JPH1050956A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH1050956A
JPH1050956A JP8203309A JP20330996A JPH1050956A JP H1050956 A JPH1050956 A JP H1050956A JP 8203309 A JP8203309 A JP 8203309A JP 20330996 A JP20330996 A JP 20330996A JP H1050956 A JPH1050956 A JP H1050956A
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JP
Japan
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film
storage electrode
insulating film
circuit device
integrated circuit
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JP8203309A
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Keizo Kawakita
惠三 川北
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】 半導体集積回路装置において、高集積化を実
現する。 【解決手段】 メモリセルアレイ部に位置する酸化シリ
コン膜１７を加工して、底部に、ｎ型半導体領域８から
なるソース／ドレイン領域に下端が導通するプラグ１６
の上端が露出した凹パターンを形成し、この凹パターン
の内部を含む全面に、薄い窒化チタン膜１９および厚い
白金膜２０を堆積した後、前記窒化チタン膜１９、白金
膜２０をＣＭＰ法により平坦化し、酸化シリコン膜１７
が露出するまで窒化チタン膜１９を除去することによ
り、凹パターンの内部に、プラグ１６を介してソース／
ドレイン領域に導通する下部容量蓄積電極２０ａを分離
形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）、ＦＲＡＭ（Ferroelectric Random Ac
cess Memory）等を有する半導体集積回路装置に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の一つに、メモリセ
ルがメモリセル選択用ＭＩＳＦＥＴ（Metal Insulator
Semiconductor Field Effet Transistor）と情報蓄積用
容量素子とで形成されたＤＲＡＭ、ＦＲＡＭがある。し
かし、ＤＲＡＭ、ＦＲＡＭはその大容量化に伴い、メモ
リセル構造の微細化が進み、情報蓄積用容量素子の蓄積
電荷量が減少するという問題がある。
【０００３】そこで、２５６Ｍｂｉｔ以上のＤＲＡＭで
は、容量蓄積膜に高誘電率膜もしくは、強誘電体膜を用
いることにより、蓄積電荷量の増大を図っている。とこ
ろが、高誘電率膜もしくは、強誘電体膜を特性の劣化等
を起こさずに形成するためには下地電極材料を選択する
必要がある。たとえば、株式会社サイエンスフォーラ
ム、１９９５年６月３０日第１版第４刷発行「強誘電体
薄膜メモリ」、Ｐ２５２〜Ｐ２６０等の文献にも記載さ
れているように、下地電極材料としては、強誘電体の成
膜時に電極表面が酸化されにくい化学的に安定な貴金属
を用いる必要がある。
【０００４】
【発明が解決しようとする課題】しかし、下地電極材料
として貴金属を用いた場合、ドライエッチング加工が困
難になる。
【０００５】本発明者は、高誘電率膜を用いたＤＲＡ
Ｍ、および強誘電体膜を用いたＦＲＡＭを開発するにあ
たり、以下の技術的課題を見い出した。
【０００６】すなわち、容量蓄積電極材料として貴金属
を用いた場合、最適なエッチング条件が見い出されてい
ないため微細加工が困難である。このため、容量蓄積電
極の加工寸法を必要以上に大きく設計する必要があり、
集積度を低下させる一因となっている。
【０００７】また、強いて、化学的に安定な貴金属のエ
ッチングを行う場合には、加工時間の増大やエッチング
プロセスの特殊化等による歩留り低下等が懸念される、
という技術的課題もある。
【０００８】本発明の目的は、容量蓄積電極として貴金
属を用いる半導体集積回路装置の高集積化を実現できる
技術を提供することにある。
【０００９】本発明の他の目的は、容量蓄積電極として
貴金属を用いる半導体集積回路装置の製造工程における
歩留りおよびスループットを向上させることが可能な技
術を提供することにある。
【００１０】本発明の他の目的は、高誘電率膜もしくは
強誘電体膜を用いた積層状の情報蓄積用容量素子を有す
るＤＲＡＭもしくはＦＲＡＭにおいて、高集積化を実現
できる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本発明の記述および添付図面から明らかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置の
製造方法は、容量絶縁膜を挟む第１および第２の容量蓄
積電極の少なくとも一方をダマシン法を用いて形成する
ものである。より具体的には、一例として、酸化膜にエ
ッチングによって微細な凹パターンを形成し、貴金属等
からなる導体膜を埋め込み、次にＣＭＰ（Chemical Mec
hanical Polishing)法を用いて凹パターン外部に堆積さ
れた導体膜を除去することで、凹パターンの内部に微細
な導体膜を下部容量蓄積電極として選択的に残存させ
る。その後、容量絶縁膜として高誘電率膜もしくは強誘
電体膜を堆積し、さらに貴金属等からなる上部容量蓄積
電極用の導体膜を堆積することにより、微細な容量蓄積
電極を備えた容量蓄積構造を形成する方法である。
【００１４】また、一例として、酸化膜にエッチングに
て所望の寸法の微細な凹パターンを形成し、この凹パタ
ーンの内部形状に沿って、下部電極材料、強誘電体膜、
上部電極材料を重ねて埋め込み、次にＣＭＰ法によっ
て、凹パターン内部以外の余分な部分を除去することに
より、凹パターン内部に、下部容量蓄積電極、強誘電体
膜、上部容量蓄積電極からなる容量蓄積構造を一括して
形成するものである。
【００１５】上記した手段によれば、エッチングが困難
な貴金属等からなる電極材料に対してエッチング等によ
る微細加工を行わずに、加工条件等が良く知られた酸化
シリコン等の酸化膜の最小加工寸法に等しい寸法まで微
細な下部容量蓄積電極や容量蓄積構造等の形成が可能で
あり、容量蓄積構造の微細化による半導体集積回路装置
の高集積化が可能である。
【００１６】特に、たとえば、容量蓄積構造をＤＲＡＭ
やＦＲＡＭ等の半導体メモリ素子における情報蓄積用の
キャパシタとして用いる場合には、半導体メモリ素子の
情報記憶容量の増大を実現できる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
【００１８】なお、以下の実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その重複した説明は省略する。
【００１９】（実施の形態１）本発明の第１の実施の形
態である半導体集積回路装置の製造方法をＦＲＡＭの製
造方法に適用した場合の一例を、図１、図２、図３、図
４、図５、図６、図７、図８、図９を用いて説明する。
【００２０】まず、半導体基板１上に周知の方法により
ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜２を
形成した後、周知の方法でＰ型ウエル３、ｎ型ウエル
（図示せず）、ゲート絶縁膜４を形成し、次いで、半導
体基板１上にＣＶＤ（ChemicalVapor Deposition)法で
多結晶シリコン膜５、酸化シリコン膜６を順次堆積し、
エッチングすることによりＭＩＳＦＥＴのゲート電極を
形成する。
【００２１】次に、酸化シリコン膜を堆積し、エッチン
グすることによりサイドウォール膜７を形成する。次
に、周知の方法により、メモリセル選択用ＭＩＳＦＥＴ
のｎ型半導体領域８（ソース、ドレイン領域）を形成す
る。
【００２２】次に、図２に示すように、半導体基板１上
に酸化シリコン膜９をＣＶＤ法で堆積した後、ＣＭＰ法
により前記酸化シリコン膜９の表面を平坦化する。次い
で、酸化シリコン膜９をパターニングされたホトレジス
ト（図示せず）をマスクにエッチングして、メモリセル
アレイ部のメモリセル選択用ＭＩＳＦＥＴの一方のｎ型
半導体領域８に達するコンタクトホール１０を形成す
る。その後、半導体基板１上に多結晶シリコン膜（図示
せず）を堆積し、続いて、この多結晶シリコンをホトレ
ジスト（図示せず）をマスクにエッチングすることによ
り、ビット線１１を形成する。
【００２３】次に、図３に示すように、半導体基板１上
に酸化シリコン膜１２を形成した後、ＣＭＰ法により前
記酸化シリコン膜１２の表面を平坦化する。次いで、窒
化シリコン膜１３、酸化シリコン膜１４をＣＶＤ法で堆
積する。
【００２４】次に、図４に示すように、酸化シリコン膜
１４、窒化シリコン膜１３、酸化シリコン膜１２をホト
レジスト（図示せず）をマスクにエッチングすることに
よりメモリセルアレイ部のメモリセル選択用ＭＩＳＦＥ
Ｔの一方のｎ型半導体領域８に達するコンタクトホール
１５を形成する。
【００２５】次に、図５に示すように、半導体基板１上
に多結晶シリコン膜を堆積し、エッチバックすることに
よりプラグ１６を形成する。
【００２６】次に、図６に示すように、酸化シリコン膜
１７を堆積し、この酸化シリコン膜１７をホトレジスト
１８をマスクにエッチングすることにより下部容量蓄積
電極領域となる凹パターン１７ａを形成する（第１の工
程）。ここで、酸化シリコン膜１７のエッチング条件は
半導体製造プロセスでは良く知られているため、下部容
量蓄積電極領域の凹パターン１７ａの幅寸法等は、必要
な寸法に、容易に、微細かつ高精度に形成することが可
能である。
【００２７】次に、図７に示すように、凹パターン１７
ａの内部を含む全域に薄い窒化チタン膜１９、および白
金膜２０を順次堆積する（第２の工程）。
【００２８】次に、図８に示すように、ＣＭＰ法により
前記白金膜２０の表面を平坦化し、さらに酸化シリコン
膜１７が露出するまでＣＭＰ法により、前記窒化チタン
膜１９の表面を除去する。これにより、下部容量蓄積電
極２０ａの領域が分離形成される（第３の工程）。
【００２９】次に、図９に示すように、強誘電体として
のＰＺＴ膜２１、および上部容量蓄積電極を形成するた
めの白金膜２２を堆積し（第４の工程；第５の工程）、
このＰＺＴ膜２１、白金膜２２をホトレジスト（図示せ
ず）をマスクにエッチングすることにより上部容量蓄積
電極２２ａを形成した後、酸化シリコン膜２３にて覆
う。これにより、下部容量蓄積電極２０ａ、ＰＺＴ膜２
１、上部容量蓄積電極２２ａからなる容量蓄積構造（キ
ャパシタ）が構成される。
【００３０】次に、半導体基板１上の酸化シリコン膜２
３の所定の位置に、上部容量蓄積電極２２ａに達する図
示しないスルーホールおよび当該スルーホールに充填さ
れる導電性のプラグを形成した後、さらに、たとえば、
アルミニウム合金またはタングステンシリサイドから成
る金属膜（図示せず）を堆積した後、この金属膜をパタ
ーニングされたホトレジスト（図示せず）をマスクにし
て加工することにより、前記プラグに接続される金属配
線層（図示せず）を形成し、最後に半導体基板１の表面
をパッシベーション膜（図示せず）で被覆することによ
り、本実施の形態のＦＲＡＭが完成する。
【００３１】このように、本第１の実施の形態では、酸
化シリコン膜１７にエッチングにて形成された凹パター
ン１７ａの内部に白金膜２０等をダマシン法にて選択的
に埋め込むことで下部容量蓄積電極２０ａを形成するの
で、難エッチング性の貴金属等からなる下部容量蓄積電
極２０ａをドライエッチングにより直接加工しないた
め、加工寸法がエッチング性能に影響されず、加工条件
等が良く知られた酸化シリコン膜１７のエッチング加工
寸法程度に微細かつ高精度に形成できるので、下部容量
蓄積電極２０ａを必要以上に大きくする必要が無くな
り、集積度の向上が可能となるとともに、歩留りも向上
する。
【００３２】（実施の形態２）本発明の第２の実施の形
態である半導体集積回路装置の製造方法をＦＲＡＭの製
造方法に適用した場合の一例を、図１０、図１１、図１
２、図１３を用いて説明する。まず、前記第１の実施の
形態で例示したＦＲＡＭの製造方法と同様に、図６に例
示された酸化シリコン膜１７に対する凹パターン１７ａ
のエッチングによる形成工程まで実施する（第１の工
程）。
【００３３】次に、図１０に示すように、凹パターン１
７ａの内部を含む全面に、窒化チタン膜２４、白金膜２
５を堆積し（第２の工程）、さらにＰＺＴ膜２６を堆積
し（第３の工程）、さらに白金膜２７を堆積する（第４
の工程）。
【００３４】次に、図１１に示すようにＣＭＰ法によ
り、前記窒化チタン膜２４、白金膜２５、ＰＺＴ膜２
６、白金膜２７を平坦化し、酸化シリコン膜１７を露出
させることにより容量絶縁膜２６ａを挟んだ下部容量蓄
積電極２５ａ、上部容量蓄積電極２７ａからなる容量蓄
積構造（キャパシタ）を形成する（第５の工程）。
【００３５】次に、図１２に示すように、酸化シリコン
膜２８を堆積する。
【００３６】次に、図１３に示すように、前記酸化シリ
コン膜２８をパターニングされたホトレジスト（図示せ
ず）をマスクにして加工することにより、上部容量蓄積
電極２７ａ上にコンタクトホール２９を形成し、チタン
膜３０、およびアルミニウム合金またはタングステンシ
リサイドから成る金属膜３１を堆積した後、この金属膜
３１をパターニングされたホトレジスト（図示せず）を
マスクにして加工することにより、コンタクトホール２
９を介して上部容量蓄積電極２７ａに導通する金属配線
層３１ａを形成し、最後に半導体基板１の表面をパッシ
ベーション膜（図示せず）で被覆することにより本第２
の実施の形態のＦＲＡＭが完成する。
【００３７】このように、本第２の実施の形態では、難
エッチング性の貴金属等からなる下部容量蓄積電極２５
ａをドライエッチングにより直接加工しないため、加工
寸法がエッチング性能に影響されない。すなわち、加工
条件等が良く知られた酸化シリコン膜１７のエッチング
による凹パターン１７ａの微細加工寸法程度まで、容易
に、エッチングの困難な貴金属等からなる下部容量蓄積
電極２５ａ等を微細加工することが可能となり、集積度
の向上が可能である。
【００３８】また、容量絶縁膜２６ａを挟んでキャパシ
タを構成する下部容量蓄積電極２５ａ、上部容量蓄積電
極２７ａ等の加工を一回のＣＭＰ加工により行えるた
め、工程数を減らすことができ、歩留りやスループット
の向上が実現できる。
【００３９】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００４０】たとえば、前述の各実施の形態では、情報
蓄積用容量素子をビット線上方に配置するキャパシタ・
オーバー・ビットライン（Capacitor Over Bitline；Ｃ
ＯＢ）構造のメモリセルを有するＦＲＡＭの製造方法を
説明したが、情報蓄積用容量素子の上方にビット線を配
置するメモリセルを有するＦＲＡＭにも適用可能であ
る。
【００４１】また、前述の各実施の形態では、ＦＲＡＭ
の製造方法を説明したがＤＲＡＭにも適用可能である。
また、前述の各実施の形態では、エッチングストッパ、
不純物拡散防止およびシリコン基板の酸化防止を目的と
して窒化シリコン膜を用いた場合を例示したが、酸化タ
ンタル膜などの誘電体膜を用いてもよい。
【００４２】また、前述の各実施の形態では、情報蓄積
用容量素子の容量絶縁膜にＰＺＴ膜を用いたが、Ｂa Ｔ
i Ｏ3 膜などの高誘電体膜あるいはこれらの膜の積層膜
を用いてもよい。
【００４３】また、前述の各実施の形態では、情報蓄積
用容量素子の容量絶縁膜にＰＺＴ膜を用いたが、ＤＲＡ
Ｍに適用する場合、酸化タンタル膜、窒化シリコン膜な
どの誘電体膜あるいはこれらの膜の積層膜を用いてもよ
い。
【００４４】また、前述の各実施の形態では、不純物拡
散防止、プラグおよびシリコン基板の酸化防止を目的と
して窒化チタン膜を用いたが、チタン膜などの導電体膜
あるいはこれらの膜の積層膜を用いてもよい。
【００４５】容量蓄積電極の材料としては、白金に限ら
ず、たとえば、ルテニウム（Ｒu ）、酸化ルテニウム
（Ｒu Ｏ）、イリジウム（Ｉr ）、酸化イリジウム（Ｉ
r Ｏ2）等、任意の貴金属およびその化合物等を用いる
ことができる。
【００４６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４７】本発明の半導体集積回路装置の製造方法に
よれば、容量蓄積電極として貴金属を用いる半導体集積
回路装置の高集積化を実現できるという効果が得られ
る。
【００４８】また容量蓄積電極として貴金属を用いる半
導体集積回路装置の製造工程における歩留りおよびスル
ープットを向上させることができる、という効果が得ら
れる。
【００４９】また、高誘電率膜もしくは強誘電体膜を用
いた積層状の情報蓄積用容量素子を有するＤＲＡＭもし
くはＦＲＡＭにおいて、高集積化を実現できる、という
効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であるＦＲＡＭの製
造工程を示す半導体基板の要部断面図である。
【図２】本発明の第１の実施の形態であるＦＲＡＭの製
造工程を示す半導体基板の要部断面図である。
【図３】本発明の第１の実施の形態であるＦＲＡＭの製
造工程を示す半導体基板の要部断面図である。
【図４】本発明の第１の実施の形態であるＦＲＡＭの製
造工程を示す半導体基板の要部断面図である。
【図５】本発明の第１の実施の形態であるＦＲＡＭの製
造工程を示す半導体基板の要部断面図である。
【図６】本発明の第１の実施の形態であるＦＲＡＭの製
造工程を示す半導体基板の要部断面図である。
【図７】本発明の第１の実施の形態であるＦＲＡＭの製
造工程を示す半導体基板の要部断面図である。
【図８】本発明の第１の実施の形態であるＦＲＡＭの製
造工程を示す半導体基板の要部断面図である。
【図９】本発明の第１の実施の形態であるＦＲＡＭの製
造工程を示す半導体基板の要部断面図である。
【図１０】本発明の第２の実施の形態であるＦＲＡＭの
製造工程を示す半導体基板の要部断面図である。
【図１１】本発明の第２の実施の形態であるＦＲＡＭの
製造工程を示す半導体基板の要部断面図である。
【図１２】本発明の第２の実施の形態であるＦＲＡＭの
製造工程を示す半導体基板の要部断面図である。
【図１３】本発明の第２の実施の形態であるＦＲＡＭの
製造工程を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ ＬＯＣＯＳ酸化膜 ３ ｐ型ウエル ４ ゲート絶縁膜 ５ 多結晶シリコン膜 ６ 酸化シリコン膜 ７ サイドウォール膜 ８ ｎ型半導体領域（ソース、ドレイン領域） ９ 酸化シリコン膜 １０ コンタクトホール １１ ビット線 １２ 酸化シリコン膜 １３ 窒化シリコン膜 １４ 酸化シリコン膜 １５ コンタクトホール １６ プラグ １７ 酸化シリコン膜（絶縁膜） １７ａ 凹パターン １８ ホトレジスト １９ 窒化チタン膜（下地薄膜） ２０ 白金膜（導体膜） ２０ａ 下部容量蓄積電極（第１の容量蓄積電極） ２１ ＰＺＴ膜（容量絶縁膜） ２２ 白金膜（導体膜） ２２ａ 上部容量蓄積電極（第２の容量蓄積電極） ２３ 酸化シリコン膜 ２４ 窒化チタン膜（下地薄膜） ２５ 白金膜（導体膜） ２５ａ 下部容量蓄積電極（第１の容量蓄積電極） ２６ ＰＺＴ膜（容量絶縁膜） ２７ 白金膜（導体膜） ２７ａ 上部容量蓄積電極（第２の容量蓄積電極） ２８ 酸化シリコン膜 ２９ コンタクトホール ３０ 窒化チタン膜 ３１ 金属膜 ３１ａ 金属配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ６２１Ｚ 27/10 ４５１ 29/78 ３７１ 21/8247 29/788 29/792

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 容量絶縁膜を挟む第１および第２の容量
    蓄積電極の少なくとも一方をダマシン法を用いて形成す
    ることを特徴とする半導体集積回路装置の製造方法。
  2. 【請求項２】 絶縁膜に凹パターンを形成する第１の工
    程と、 前記凹パターンを含む前記絶縁膜の表面に第１の容量蓄
    積電極となる導体膜を形成する第２の工程と、 前記絶縁膜の表面が露出するまで前記導体膜を平坦に除
    去することにより、前記凹パターンの内部に前記導体膜
    を選択的に残存させて前記第１の容量蓄積電極とする第
    ３の工程と、 前記絶縁膜および前記第１の容量蓄積電極の上に容量絶
    縁膜を形成する第４の工程と、 前記容量絶縁膜の上に第２の容量蓄積電極となる導体膜
    を形成する第５の工程と、 を含むことを特徴とする半導体集積回路装置の製造方
    法。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    装置の製造方法において、前記第１および第２の容量蓄
    積電極は、貴金属または貴金属を含む化合物からなるこ
    とを特徴とする半導体集積回路装置の製造方法。
  4. 【請求項４】 請求項１または２記載の半導体集積回路
    装置の製造方法において、前記容量絶縁膜は、高誘電率
    膜または強誘電体膜からなることを特徴とする半導体集
    積回路装置の製造方法。
  5. 【請求項５】 請求項２記載の半導体集積回路装置の製
    造方法において、前記第１の工程後、前記第２の工程に
    先立って、前記絶縁膜の表面に、前記凹パターンに形状
    に沿うように窒化シリコン等の下地薄膜を形成すること
    を特徴とする半導体集積回路装置の製造方法。
  6. 【請求項６】 下部容量蓄積電極膜および容量絶縁膜お
    よび上部容量蓄積電極膜を堆積した後にダマシン法を用
    いて容量蓄積構造を形成することを特徴とする半導体集
    積回路装置の製造方法。
  7. 【請求項７】 絶縁膜に凹パターンを形成する第１の工
    程と、 前記凹パターンの表面形状を反映するように、前記絶縁
    膜の表面に下部容量蓄積電極膜を薄く形成する第２の工
    程と、 前記凹パターンの表面形状を反映するように、前記下部
    容量蓄積電極膜の上に容量絶縁膜を薄く形成する第３の
    工程と、 前記凹パターンを埋め込むように、容量絶縁膜の上に上
    部容量蓄積電極膜を形成する第４の工程と、 前記絶縁膜の表面が露出するように、前記上部容量蓄積
    電極膜、前記容量絶縁膜および前記下部容量蓄積電極膜
    を平坦に除去して、前記凹パターンの内部に、前記下部
    容量蓄積電極膜、前記容量絶縁膜、および前記上部容量
    蓄積電極膜の積層構造からなる容量蓄積構造を形成する
    第５の工程と、 を含むことを特徴とする半導体集積回路装置の製造方
    法。
  8. 【請求項８】 請求項６または７記載の半導体集積回路
    装置の製造方法において、前記下部容量蓄積電極膜およ
    び上部容量蓄積電極膜は、貴金属または貴金属を含む化
    合物からなることを特徴とする半導体集積回路装置の製
    造方法。
  9. 【請求項９】 請求項６または７記載の半導体集積回路
    装置の製造方法において、前記容量絶縁膜は、高誘電率
    膜または強誘電体膜からなることを特徴とする半導体集
    積回路装置の製造方法。
  10. 【請求項１０】 請求項６または７記載の半導体集積回
    路装置の製造方法において、前記第１の工程後、前記第
    ２の工程に先立って、前記絶縁膜の表面に、前記凹パタ
    ーンに形状に沿うように窒化シリコン等の下地薄膜を形
    成することを特徴とする半導体集積回路装置の製造方
    法。
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