JP2000332201A - 半導体集積回路およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路の発生ノイズを半導体集積回
路内部の周辺セル部においてノイズ発生源の至近箇所で
適切に抑制でき、周辺セルの多様な用途にも柔軟に対応
できる半導体集積回路およびその製造方法を得る。 【解決手段】 半導体集積回路外部と内部論理回路との
入出力信号の伝達を行う周辺セル１を備えた半導体集積
回路において、前記入出力信号伝達機能を有する論理回
路領域部分１１と、ノイズ抑制機能を有する容量領域部
分１０とを、周辺セル１に設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、主に半導体集積
回路外周部に配置され半導体集積回路と外部とに入出力
信号の伝達を行うセル（以下、周辺セルという）におい
て電源ノイズ対策を実施する機能を持つ半導体集積回路
に関するものである。

【０００２】周辺セルは、ワイヤボンディング用パッド
（以下、パッドという）を備え、半導体集積回路の内部
論理回路からの出力を外部に伝えるドライバロジック、
半導体集積回路外部からの入力を内部論理回路へ伝える
ドライバロジック、および信号の入出力を制御する制御
ロジックより構成されている。

【０００３】

【従来の技術】一般に、動作中の半導体集積回路はノイ
ズを発生し、そのノイズは信号配線および電源配線等を
介して、その半導体集積回路の外へと伝搬していく。そ
のノイズが半導体集積回路の実装されているシステムの
動作，性能に対して影響を及ぼさないようにノイズを制
御する必要がある。

【０００４】従来の半導体集積回路を実装基板４０上に
実装する場合、電源ノイズ対策として、主として図１８
に示すように、半導体集積回路３９の外部において実装
基板４０上のＶＤＤ配線４１ａ−ＧＮＤ配線４１ｂ間に
電源・ＧＮＤ間容量（バイパスコンデンサ）４２を挿入
している。

【０００５】

【発明が解決しようとする課題】上記の構成では、半導
体集積回路の発生するノイズ対策を実施するために、半
導体集積回路を実装する基板上にシステム本来の機能と
は関係のない部品を実装する必要がある。

【０００６】そのため、実装基板上の部品点数の増加お
よび重量増加を招き、特に小型，軽量化が必要な携帯電
子機器において問題点となっていた。また、半導体集積
回路のパッケージとして実装基板との接続端子をパッケ
ージ面上に格子状に配置し実装面積の削減を図った、Ｂ
ａｌｌ Ｇｒｉｄ Ａｒｒａｙ（ＢＧＡ）のようなもの
を採用している場合、半導体集積回路パッケージ上の端
子の位置によっては、バイパスコンデンサを実装基板上
において有効な位置に、つまり端子近傍に配置すること
ができないという問題も生じていた。

【０００７】この発明は、上記のような問題点を解決す
るためになされたものであり、半導体集積回路が発生す
るノイズの対策を半導体集積回路外部ではなく、内部の
周辺セル部において適切に実施するための半導体集積回
路およびその製造方法を提供しようとするものである。

【０００８】

【課題を解決するための手段】第１の発明に係る半導体
集積回路では、半導体集積回路外部と内部論理回路との
入出力信号の伝達を行う周辺セルを備えた半導体集積回
路において、前記入出力信号伝達機能を有する論理回路
部分と、ノイズ抑制機能を有する容量部分とを、前記周
辺セルに設けたものである。

【０００９】第２の発明に係る半導体集積回路では、半
導体集積回路外部と内部論理回路との入出力信号の伝達
を行う周辺セルを備えた半導体集積回路において、第１
の電源配線部分と、前記第１の電源配線部分に並設され
た第２の電源配線部分とを前記周辺セルに設けるととも
に、前記入出力信号伝達機能を有する論理回路部分と、
ノイズ抑制機能を有する容量部分とを、前記周辺セルに
設けられた第１の電源配線部分と第２の電源配線部分と
の間に接続して設けたものである。

【００１０】第３の発明に係る半導体集積回路では、半
導体集積回路外部と内部論理回路との入出力信号の伝達
を行う周辺セルを備えた半導体集積回路において、第１
の電源配線部分と、前記第１の電源配線部分に並設され
た第２の電源配線部分とを前記周辺セルに設けるととも
に、前記入出力信号伝達機能を有する論理回路部分と、
ノイズ抑制機能を有する容量部分とを、前記周辺セルに
設けられた第１の電源配線部分と第２の電源配線部分と
の間に接続して設け、しかも前記第１および第２の電源
配線領域およびこれらの電源配線領域間に位置させたも
のである。

【００１１】第４の発明に係る半導体集積回路では、半
導体集積回路外部と内部論理回路との入出力信号の伝達
を行う周辺セルを備えた半導体集積回路において、第１
の電源配線部分と、前記第１の電源配線部分に並設され
た第２の電源配線部分とを前記周辺セルに設けるととも
に、前記入出力信号伝達機能を有する論理回路部分と、
ノイズ抑制機能を有する容量部分とを、互いに並置しか
つ前記周辺セルに設けられた第１の電源配線部分と第２
の電源配線部分との間に接続して設けたものである。

【００１２】第５の発明に係る半導体集積回路では、半
導体集積回路外部と内部論理回路との入出力信号の伝達
を行う周辺セルを備えた半導体集積回路において、第１
の電源配線部分と、前記第１の電源配線部分に並設され
た第２の電源配線部分とを前記周辺セルに設けるととも
に、前記入出力信号伝達機能を有する論理回路部分と、
ノイズ抑制機能を有する容量部分とを、互いに並置しか
つ前記周辺セルに設けられた第１の電源配線部分と第２
の電源配線部分との間に接続して設け、しかも前記第１
および第２の電源配線領域およびこれらの電源配線領域
間に位置させたものである。

【００１３】第６の発明に係る半導体集積回路では、半
導体集積回路外部と内部論理回路との入出力信号の伝達
を行う周辺セルを備えた半導体集積回路において、ＶＤ
Ｄ配線部分と、前記ＶＤＤ配線部分に並設されたＧＮＤ
配線部分とを前記周辺セルに設けるとともに、前記入出
力信号伝達機能を有する論理回路部分と、ノイズ抑制機
能を有する容量部分とを、互いに並置しかつ前記周辺セ
ルに設けられたＶＤＤ配線部分とＧＮＤ配線部分との間
に接続して設けたものである。

【００１４】第７の発明に係る半導体集積回路では、半
導体集積回路外部と内部論理回路との入出力信号の伝達
を行う周辺セルを備えた半導体集積回路において、ＶＤ
Ｄ配線部分と、前記ＶＤＤ配線部分に並設されたＧＮＤ
配線部分とを前記周辺セルに設けるとともに、前記入出
力信号伝達機能を有する論理回路部分と、ノイズ抑制機
能を有する容量部分とを、互いに並置しかつ前記周辺セ
ルに設けられたＶＤＤ配線部分とＧＮＤ配線部分との間
に接続して設け、しかも前記ＶＤＤ配線領域およびＧＮ
Ｄ配線領域ならびにこれらの配線領域間に位置させたも
のである。

【００１５】第８の発明に係る半導体集積回路では、前
記周辺セルに、前記論理回路部分を介して接続されるパ
ッドおよび入出力端子を設けたものである。

【００１６】第９の発明に係る半導体集積回路では、前
記周辺セルの容量部分として、ｐ型半導体領域内に形成
されたｎ型半導体領域と、このｎ型半導体領域に誘電体
を介して電気的に結合する電極とにより構成される容量
を設けたものである。

【００１７】第１０の発明に係る半導体集積回路では、
前記周辺セルの容量部分として、ｐ型ウエルに形成され
たｎ型半導体領域と、このｎ型半導体領域に誘電体を介
して電気的に結合する電極とにより構成される容量を設
けたものである。

【００１８】第１１の発明に係る半導体集積回路では、
前記周辺セルの容量部分として、ＮチャネルＭＯＳトラ
ンジスタのゲート電極をＶＤＤ配線部分に接続し、ソー
ス／ドレインをＧＮＤ配線部分に接続したものを使用し
たものである。

【００１９】第１２の発明に係る半導体集積回路では、
前記周辺セルの容量部分として、ｐ型半導体基板に形成
されたｎ型半導体領域とゲート酸化膜およびゲート電極
とから構成されるＭＯＳキャパシタからなる容量を設け
たものである。

【００２０】第１３の発明に係る半導体集積回路では、
前記周辺セルの容量部分として、第１のゲート電極と、
第２のゲート電極と、前記第１と第２のゲート電極間に
配置されている絶縁膜とから構成される容量を設けたも
のである。

【００２１】第１４の発明に係る半導体集積回路の製造
方法では、半導体集積回路外部と内部論理回路との入出
力信号の伝達を行う周辺セルを備え、前記入出力信号伝
達機能を有する論理回路部分と、ノイズ抑制機能を有す
る容量部分とを、前記周辺セルに設けた半導体集積回路
を製造するものにおいて、前記論理回路部分を構成する
半導体領域および電極を形成する工程と、前記容量部分
を構成する誘電体要素および電極を形成する工程と、前
記論理回路部分および容量部分の構成要素を電気的に接
続する配線工程とを含むものである。

【００２２】第１５の発明に係る半導体集積回路の製造
方法では、半導体集積回路外部と内部論理回路との入出
力信号の伝達を行う周辺セルを備え、前記入出力信号伝
達機能を有する論理回路部分と、ノイズ抑制機能を有す
る容量部分とを、前記周辺セルに設けた半導体集積回路
を製造するものにおいて、前記論理回路部分を構成する
半導体領域および電極を形成する論理回路部分形成工程
と、前記容量部分を構成する誘電体要素および電極を形
成する容量部分形成工程とを含み、前記論理回路部分形
成工程および容量部分形成工程の後に、前記論理回路部
分および容量部分の構成要素を電気的に接続する配線工
程を行うようにしたものである。

【００２３】第１６の発明に係る半導体集積回路の製造
方法では、半導体集積回路外部と内部論理回路との入出
力信号の伝達を行う周辺セルを備え、前記入出力信号伝
達機能を有する論理回路部分と、ノイズ抑制機能を有す
る容量部分とを、前記周辺セルに設けた半導体集積回路
を製造するものにおいて、ｐ型半導体基板にフィールド
酸化膜を形成するフィールド工程と、ｎウエルを形成す
るｎウエル形成工程と、ｐウエルを形成するｐウエル形
成工程と、ゲート電極を形成するゲート電極形成工程
と、ｎソース／ドレインを形成するｎソース／ドレイン
形成工程と、ｐソース／ドレインを形成するｐソース／
ドレイン形成工程とを含むとともに、前記ｎウエル形成
工程，ｐウエル形成工程，ゲート電極形成工程，ｎソー
ス／ドレイン形成工程およびｐソース／ドレイン形成工
程により形成される各要素を電気的に接続する配線工程
を含むものである。

【００２４】第１７の発明に係る半導体集積回路の製造
方法では、半導体集積回路外部と内部論理回路との入出
力信号の伝達を行う周辺セルを備え、前記入出力信号伝
達機能を有する論理回路部分と、ノイズ抑制機能を有す
る容量部分とを、前記周辺セルに設けた半導体集積回路
を製造するものにおいて、ｐ型半導体基板にフィールド
酸化膜を形成するフィールド工程と、ｎウエルを形成す
るｎウエル形成工程と、ｐウエルを形成するｐウエル形
成工程と、ゲート電極を形成するゲート電極形成工程
と、ｎソース／ドレインを形成するｎソース／ドレイン
形成工程と、ｐソース／ドレインを形成するｐソース／
ドレイン形成工程とを含むとともに、前記ｎウエル形成
工程，ｐウエル形成工程，ゲート電極形成工程，ｎソー
ス／ドレイン形成工程およびｐソース／ドレイン形成工
程により形成される各要素を電気的に接続する配線工程
を含み、前記ｎウエル形成工程，ｐウエル形成工程，ゲ
ート電極形成工程，ｎソース／ドレイン形成工程および
ｐソース／ドレイン形成工程の後に、前記配線工程を行
うようにしたものである。

【００２５】第１８の発明に係る半導体集積回路の製造
方法では、半導体集積回路外部と内部論理回路との入出
力信号の伝達を行う周辺セルを備え、前記入出力信号伝
達機能を有する論理回路部分と、ノイズ抑制機能を有す
る容量部分とを、前記周辺セルに設けた半導体集積回路
を製造するものにおいて、ｐ型半導体基板にフィールド
酸化膜を形成するフィールド工程と、ｎウエルを形成す
るｎウエル形成工程と、ｐウエルを形成するｐウエル形
成工程と、ゲート電極を形成するゲート電極形成工程
と、ｎソース／ドレインを形成するｎソース／ドレイン
形成工程と、ｐソース／ドレインを形成するｐソース／
ドレイン形成工程とを含むとともに、コンタクトホール
を形成するコンタクトホール形成工程と、第１層の配線
を行う第１の配線工程と、ｖｉａホールを形成するｖｉ
ａホール形成工程と、第２層の配線を行う第２の配線工
程とを含むものである。

【００２６】第１９の発明に係る半導体集積回路の製造
方法では、半導体集積回路外部と内部論理回路との入出
力信号の伝達を行う周辺セルを備え、前記入出力信号伝
達機能を有する論理回路部分と、ノイズ抑制機能を有す
る容量部分とを、前記周辺セルに設けた半導体集積回路
を製造するものにおいて、ｐ型半導体基板にフィールド
酸化膜を形成するフィールド工程と、ｎウエルを形成す
るｎウエル形成工程と、ｐウエルを形成するｐウエル形
成工程と、ゲート電極を形成するゲート電極形成工程
と、ｎソース／ドレインを形成するｎソース／ドレイン
形成工程と、ｐソース／ドレインを形成するｐソース／
ドレイン形成工程とを含むとともに、コンタクトホール
を形成するコンタクトホール形成工程と、第１層の配線
を行う第１の配線工程と、ｖｉａホールを形成するｖｉ
ａホール形成工程と、第２層の配線を行う第２の配線工
程とを含み、前記フィールド工程，ｎウエル形成工程，
ｐウエル形成工程，ゲート電極形成工程，ｎソース／ド
レイン形成工程およびｐソース／ドレイン形成工程の後
に、コンタクトホール形成工程，第１の配線工程，ｖｉ
ａホール形成工程および第２の配線工程を行うようにし
たものである。

【００２７】

【発明の実施の形態】実施の形態１.この発明の一実施
形態を図を用いて説明する。図１は、この発明の一実施
形態に係る半導体集積回路の全体構成を示したものであ
る。図１において、Ａは半導体チップ、１は半導体集積
回路外部との入出力回路を備え、かつノイズ対策用の容
量を内蔵する周辺セル、３ａは周辺セル１を隣接するよ
う並べた横方向の周辺セル列、３ｂは同じく縦方向の周
辺セル列、６は内部論理回路である。

【００２８】半導体集積回路外部との入出力回路および
ノイズ対策用の容量を備える周辺セル１は内部論理回路
６と配線７により接続されている。そして、４ａ，４ｂ
は、それぞれ横方向周辺セル列３ａおよび縦方向周辺セ
ル列３ｂ内部における周辺セル１の第１および第２の電
源配線を構成するＶＤＤ配線，ＧＮＤ配線であり、隣接
する別の周辺セル１のＶＤＤ配線４ａ，ＧＮＤ配線４ｂ
と相互に接続されている。更に、周辺セル列３ａ，３ｂ
内部における周辺セル１のＶＤＤ配線４ａ，ＧＮＤ配線
４ｂは、周辺セル列３ａ，３ｂの相互間に設けられたＶ
ＤＤ配線８ａ，ＧＮＤ配線８ｂにより相互に接続されて
いる。

【００２９】図２は、半導体集積回路外部との入出力回
路およびノイズ対策用の容量を内蔵するセル１の構成を
示す平面図である。図２において、９はパッド、４ａ，
４ｂはＶＤＤ配線およびＧＮＤ配線であり、点線で囲ま
れている１０の領域は容量領域、１１の領域は周辺セル
論理回路領域である。容量領域１０には、電源ノイズ対
策用のバイパスコンデンサとして機能するＭＯＳ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構
造からなる容量が配置されており、一方の電極をＶＤＤ
配線４ａに、他方の電極をＧＮＤ配線４ｂに接続されて
いる。

【００３０】周辺セル論理回路領域１１は、ＣＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路からなり、半導
体集積回路の内部論理回路からの出力を外部に伝えるド
ライバロジック、半導体集積回路外部からの入力を内部
論理回路６へ伝えるドライバロジック、および信号の入
出力を制御する制御ロジックより構成されている。周辺
セル論理回路領域１１を構成するＣＭＯＳ回路のＶＤ
Ｄ，ＧＮＤは、容量領域１０と同じＶＤＤ配線４ａおよ
びＧＮＤ配線４ｂに接続される。

【００３１】必要に応じて、パッド９と周辺セル論理回
路領域１１を接続する配線１２，周辺セル論理回路領域
１１と内部論理回路とを接続するための配線引き出し口
１３（以下、周辺セル上入出力端子という）が形成され
る。パッド９と周辺セル上入出力信号端子１３（および
これと接続される内部論理回路６）は周辺セル論理回路
領域１１を介して接続され、入力または出力信号が伝達
される。

【００３２】図３は、図２に示す周辺セル１の容量領域
１０におけるレイアウトの一例を示す平面図である。図
３において、４ａはＶＤＤ配線、４ｂはＧＮＤ配線、１
４はゲート電極、１５はｎ型半導体領域（ｎソース／ド
レイン）、１６はｖｉａホール、１７はコンタクトホー
ルを示している。

【００３３】図４，図５はそれぞれ図３で示したこの容
量のIV−IV断面およびＶ−Ｖ断面を示したものである。
ｐ型半導体基板２１のｐウエル１９に対して、ｎソース
／ドレイン１５が形成されており、ｎソース／ドレイン
１５間のチャネル領域上にゲート酸化膜２０およびゲー
ト電極１４を形成されたＮチャネルＭＯＳトランジスタ
の構成を持っている。

【００３４】ゲート電極１４はＶＤＤ配線４ａに、ｎソ
ース／ドレイン１５はＧＮＤ配線４ｂに接続されてお
り、図６に示される通り、このＮチャネルトランジスタ
２２は常にＯＮ状態で使用され、ゲート酸化膜２０を誘
導体とし、ゲート電極１４とｎソース／ドレイン１５間
の領域に形成される反転層を電極とする容量として機能
する。

【００３５】図では、ＶＤＤ配線，ＧＮＤ配線が第２層
目の金属配線となっているため、第１層目の金属配線１
８を介してゲート電極１４，ｎソース／ドレイン１５に
接続されているが、これは何層目の金属配線をＶＤＤ配
線，ＧＮＤ配線に使用するか限定するものではない。

【００３６】図７は、図２の周辺セル１の周辺セル論理
回路領域１１の平面図を示したものである。図８，図９
（ａ）および図９（ｂ）は、それぞれ、図７におけるVI
II−VIII断面，IX（ａ）−IX（ａ）断面およびIX（ｂ）
−IX（ｂ）断面を示したものである。

【００３７】周辺セル論理回路領域１１に形成される、
半導体集積回路の内部論理回路からの出力を外部に伝え
るドライバロジック、半導体集積回路外部からの入力を
内部論理回路へ伝えるドライバロジック、および信号の
入出力を制御する制御ロジックはＣＭＯＳ回路よりなる
ものであり、従来より使用されている構成のものであ
る。

【００３８】図７，図８，図９（ａ）および図９（ｂ）
において、４ａはＶＤＤ配線、４ｂはＧＮＤ配線、１４
はゲート電極、１５はｎ型半導体領域（ｎソース／ドレ
イン）、１６はｖｉａホール、１７はコンタクトホー
ル、１８は金属配線、２０はゲート酸化膜、２１はｐ型
半導体基板、１９，２４はそれぞれｐ型半導体基板２１
上のｐウエル，ｎウエル、２３はｐソース／ドレイン領
域、３６はフィールド酸化膜である。図では、回路構成
の詳細は示されていないが、入力ドライバロジック、出
力ドライバロジックおよび制御ロジックは周辺セル論理
回路領域１１内のＰチャネルおよびＮチャネルトランジ
スタを金属配線で接続することにより構成されている。

【００３９】上記のような構成により半導体集積回路内
のＶＤＤ配線およびＧＮＤ配線に容量（バイパスコンデ
ンサ）を挿入することができるため、周辺セル部におい
て半導体集積回路内部で発生したノイズの抑制対策の実
施が可能となる。この結果、ノイズ対策のため半導体集
積回路外部に必要であった部品（容量）の削減が可能に
なる。

【００４０】また、半導体集積回路において半導体集積
回路外部との入出力回路を備える周辺セル部は、外部に
対する信号の出力のため電流駆動能力の大きいトランジ
スタを使用しており、半導体集積回路を使用したシステ
ムで問題となるノイズの有力な発生源の一つである。図
２に示される周辺セル内に容量を配置する構成により、
ノイズ源により近い位置に容量（バイパスコンデンサ）
を付加できるため、より高いノイズ抑制効果が期待でき
る。

【００４１】さらに、図２の周辺セルの構成の利点は、
ノイズ対策用の容量の配置を容易にＧａｔｅ Ａｒｒａ
ｙ（ＧＡ）方式またはＥｍｂｅｄｄｅｄ Ｃｅｌｌ Ａ
ｒｒａｙ（ＥＣＡ）方式の設計手法に適用できることで
ある。ＧＡ方式、ＥＣＡ方式の設計手法では、半導体集
積回路の回路構成を、図１０および図１１に概要を示す
半導体集積回路の製造プロセスにおいて、コンタクトホ
ール形成以降の金属配線工程（以下、スライス工程とい
う）で変更可能なように、コンタクトホール形成以前の
図１０のフィールド工程Ｓ２５からｐソース／ドレイン
形成工程Ｓ３０までの工程（以下、マスタ工程という）
を設計する。これにより、図１０の工程分の設計が完了
した時点でウエハプロセスを開始することが可能とな
り、ウエハプロセスが図１０の工程を進んでいる間にコ
ンタクトホール形成以降の工程分の設計を行うことがで
きる。これによって、半導体集積回路の開発期間の短縮
をはかることができる。

【００４２】ここで、図１０および図１１に示す半導体
集積回路の製造プロセスフローについて説明する。図１
０において、ステップＳ２５はｐ型半導体基板にフィー
ルド酸化膜を形成するフィールド工程、ステップＳ２６
はｎウエルを形成するｎウエル形成工程、ステップＳ２
７はｐウエルを形成するｐウエル形成工程、ステップＳ
２８はゲート電極を形成するゲート電極形成工程、ステ
ップＳ２９はｎソース／ドレインを形成するｎソース／
ドレイン形成工程、ステップＳ３０はｐソース／ドレイ
ンを形成するｐソース／ドレイン形成工程である。これ
らステップＳ２５に始まり図の矢印に従って進行するス
テップＳ２５〜Ｓ３０の工程は、いわゆるマスタ工程を
構成する。

【００４３】図１１において、ステップＳ３１はコンタ
クトホールを形成するコンタクトホール形成工程、ステ
ップＳ３２は第１層の配線を行う第１の金属配線工程、
ステップＳ３３はｖｉａホールを形成するｖｉａホール
形成工程、ステップＳ３４は第２層の配線を行う第２の
金属配線工程である。これらステップＳ３１に始まり図
の矢印に従って進行するステップＳ３１〜Ｓ３４の工程
は、いわゆるスライス工程を構成する。

【００４４】フィールド工程Ｓ２５，ｎウエル形成工程
Ｓ２６，ｐウエル形成工程Ｓ２７，ゲート電極形成工程
Ｓ２８，ｎソース／ドレイン形成工程Ｓ２９およびｐソ
ース／ドレイン形成工程Ｓ３０からなるマスタ工程は、
論理回路領域部分を構成する半導体領域および電極を形
成する論理回路部分形成工程と、前記容量領域部分を構
成する誘電体要素および電極を形成する容量部分形成工
程とを含むものである。また、コンタクトホール形成工
程Ｓ３１，第１の金属配線工程Ｓ３２，ｖｉａホール形
成工程Ｓ３３および第２の金属配線工程Ｓ３４からなる
スライス工程は、全体として、前記マスタ工程によって
形成された論理回路領域部分および容量領域部分の構成
要素を電気的に接続する配線工程を含むものである。そ
して、前記マスタ工程としての論理回路領域部分形成工
程および容量領域部分形成工程の後に、論理回路領域部
分および容量領域部分の構成要素を電気的に接続する前
記スライス工程としての配線工程を行うことにより、周
辺セルにおいて入出力信号伝達機能を奏する論理回路部
分と、ノイズ抑制機能を奏する容量部分を完成するので
ある。

【００４５】図２の構成の周辺セルをＧａｔｅ Ａｒｒ
ａｙ（ＧＡ）方式またはＥｍｂｅｄｄｅｄ Ｃｅｌｌ
Ａｒｒａｙ（ＥＣＡ）方式の設計手法に適用した場合、
周辺セルが半導体集積回路の入出力端子に割り当てられ
ても、半導体集積回路外部と内部論理回路６との信号の
入出力に実際には使用されないＮＣ（Ｎｏ Ｃｏｎｔａ
ｃｔ）端子に割り当てられても、また半導体集積回路外
部との電源の接続に使用されるＶＤＤ，ＧＮＤ接続端子
に割り当てられても、何れの場合でも周辺セル内に容量
を形成しノイズ対策用にＶＤＤ配線−ＧＮＤ配線間に接
続することが可能である。周辺セルの用途により容量の
形成，接続ができないということはない。これは、容量
の形成がマスタ工程で完了しているためである。

【００４６】入出力端子に割り当てられた周辺セルの場
合ならば、電源ノイズ対策を実施しつつ半導体集積回路
外部と内部論理回路の入力および出力信号の伝搬を行う
ようにするため、スライス工程においてＶＤＤ配線４ａ
およびＧＮＤ配線４ｂに対し容量の電極の接続を実施し
た上で、周辺セル論理回路領域１１内の回路構成に必要
な金属配線、パッド９と周辺セル論理回路領域１１を接
続する配線１２と、周辺セル論理回路領域１１と内部論
理回路６とを接続する周辺セル入出力信号端子１３を形
成すればよい。

【００４７】また、ＮＣ（Ｎｏ Ｃｏｎｔａｃｔ）端子
に割り当てられた周辺セルの場合、パッド９と周辺セル
論理回路領域１１を接続する配線１２と、周辺セル論理
回路領域１１の回路構成に必要な金属配線、周辺セル上
入出力信号端子１３の形成を行う必要はなく、ＶＤＤ配
線−ＧＮＤ配線間容量挿入のため、スライス工程におい
てＶＤＤ配線４ａおよびＧＮＤ配線４ｂに対し容量の電
極の接続のみを実施すればよい。

【００４８】半導体集積回路外部との電源の接続に使用
されるＶＤＤ，ＧＮＤ接続端子に割り当てられた周辺セ
ルならば、同様にスライス工程においてＶＤＤ配線４ａ
およびＧＮＤ配線４ｂに対し容量の電極を接続した上
で、パッド９とＶＤＤ配線４ａあるいはＧＮＤ配線４ｂ
の接続をすればよい。

【００４９】上記においては半導体集積回路が外部に対
して放射するノイズを抑制する効果を述べたが、周辺セ
ル１０によりＶＤＤ配線−ＧＮＤ配線間に接続される容
量は逆に半導体集積回路外部より電源配線を半導体集積
回路の内部論理回路へと伝わってくるノイズも抑制す
る。従って、半導体集積回路外部のノイズによる内部論
理回路の誤動作を防止する効果もある。

【００５０】この発明による実施の形態１によれば、半
導体集積回路外部と内部論理回路６との入出力信号の伝
達を行う周辺セル１を備えた半導体集積回路において、
ＶＤＤ配線４ａ部分と、ＶＤＤ配線４ａ部分に並設され
たＧＮＤ配線４ｂ部分とを前記周辺セル１に設けるとと
もに、前記入出力信号伝達機能を有する論理回路部分１
１と、ノイズ抑制機能を有する容量部分１０とを、互い
に並置しかつ前記周辺セルに設けられたＶＤＤ配線４ａ
部分とＧＮＤ配線４ｂ部分との間に接続して設け、しか
もＶＤＤ配線４ａ領域およびＧＮＤ配線４ｂ領域ならび
にこれらの配線４ａ，４ｂ領域間に位置させたので、半
導体集積回路の発生ノイズを半導体集積回路内部の周辺
セル１部においてノイズ発生源の至近箇所で簡潔な構成
により適切に抑制でき、周辺セルの多様な用途にも柔軟
に対応できる半導体集積回路を得ることができる。

【００５１】また、周辺セル１の容量部分として、ｐウ
エル１９に形成されたｎ型半導体領域１５と、このｎ型
半導体領域１５に誘電体酸化膜２０を介して電気的に結
合するゲート電極１４とにより構成されるＮチャネルＭ
ＯＳトランジスタのゲート電極１４をＶＤＤ配線４ａ部
分に接続し、ソース／ドレインをＧＮＤ配線４ｂ部分に
接続したものを使用したので、周辺セル１の容量部分１
０を簡潔な構成で適切かつ容易に設けることができる。

【００５２】そして、半導体集積回路外部と内部論理回
路との入出力信号の伝達を行う周辺セル１を備え、前記
入出力信号伝達機能を有する論理回路部分１１と、ノイ
ズ抑制機能を有する容量部分１０とを、前記周辺セル１
に設けたた半導体集積回路を製造するものにおいて、ｐ
型半導体基板２１にフィールド酸化膜３６を形成するフ
ィールド工程Ｓ２５と、ｎウエル２４を形成するｎウエ
ル形成工程Ｓ２６と、ｐウエル１９を形成するｐウエル
形成工程Ｓ２７と、ゲート電極１４を形成するゲート電
極形成工程２８と、ｎソース／ドレイン１５を形成する
ｎソース／ドレイン形成工程２９と、ｐソース／ドレイ
ン２３を形成するｐソース／ドレイン形成工程Ｓ３０と
により構成され、前記論理回路部分１１を構成する半導
体領域および電極を形成する論理回路部分形成工程なら
びに前記容量部分を構成する誘電体要素および電極を形
成する容量部分形成工程とからなるマスタ工程を含むと
ともに、コンタクトホールを形成するコンタクトホール
形成工程Ｓ３１と、第１層の配線を行う第１の配線工程
Ｓ３２と、ｖｉａホールを形成するｖｉａホール形成工
程Ｓ３３と、第２層の配線を行う第２の配線工程Ｓ３４
とにより構成され、前記論理回路部分および容量部分の
構成要素を電気的に接続する配線工程からなるスライス
工程を含み、前記フィールド工程Ｓ２５，ｎウエル形成
工程Ｓ２６，ｐウエル形成工程Ｓ２７，ゲート電極形成
工程Ｓ２８，ｎソース／ドレイン形成工程Ｓ２９および
ｐソース／ドレイン形成工程Ｓ３０からなるマスタ工程
の後に、コンタクトホール形成工程Ｓ３１，第１の配線
工程Ｓ３２，ｖｉａホール形成工程Ｓ３３および第２の
配線工程Ｓ３４からなるスライス工程を行うようにした
ので、周辺セル１の多様な用途に応じて柔軟に対応でき
る半導体集積回路の製造方法を得ることができる。

【００５３】実施の形態２．実施の形態１では周辺セル
１に使用する電源ノイズ対策用内蔵容量として、Ｎチャ
ネルトランジスタをＯＮ状態にて使用する構造のゲート
容量を使用しているが、使用する容量の構造はこれに限
られるわけではない。

【００５４】図１２は、実施の形態１において周辺セル
１の容量領域１０に配置した容量とは異なる構造を有す
る容量の平面図である。図１３および図１４に、図１２
に示す容量のXIII−XIII断面およびXIV−XIV断面図を示
す。

【００５５】ｐ型半導体基板２１に形成されたｎ型半導
体領域３５上にゲート酸化膜２０およびゲート電極１４
を形成されたＭＯＳキャパシタの構成を持っている。ゲ
ート電極１４はＶＤＤ配線４ａに接続されている。ま
た、ｎ型半導体領域３５はこの容量においてゲート電極
の対向電極として働き、ｎソース／ドレイン工程におい
て形成されるｎ型領域１５を介してＧＮＤ配線４ｂに接
続されている。図１２に示す容量を実施の形態１の周辺
セル１の容量領域１０に配置すれば、実施の形態１と同
様の効果が得られる。

【００５６】この発明による実施の形態２によれば、周
辺セル１の容量部分１０として、ｐ型半導体基板２１に
形成されたｎ型半導体領域３５とゲート酸化膜２０およ
びゲート電極１４とから構成されるＭＯＳキャパシタか
らなる容量を設けたので、周辺セル１の容量部分１０を
簡潔な構成で適切かつ容易に設けることができる。

【００５７】実施の形態３．実施の形態１では、電源ノ
イズ対策のため容量内蔵周辺セル１にＮチャネルトラン
ジスタをＯＮ状態にて使用する構造のゲート容量を使用
している。また、実施の形態２ではｐ型半導体基板上の
ｎ型領域とゲート酸化膜，ゲート電極により構成される
容量を使用しているが、使用する容量の構造はこれに限
られるわけではない。

【００５８】図１５は、実施の形態１および実施の形態
２において容量を内蔵する周辺セル１の容量領域１０に
配置した容量とは異なる構造を有する容量を示す平面図
である。図１６および図１７に、図１５の容量のXVI−X
VI断面およびXVII−XVII断面図を示す。

【００５９】この実施の形態３における容量は、ｐ型半
導体基板２１に形成されたフィールド酸化膜３６上のゲ
ート電極３７およびゲート電極３７を覆うように形成さ
れた絶縁膜３８そしてそれを更に覆うように形成された
電極１４よりなり、ゲート電極１４はＶＤＤ配線４ａに
接続されている。絶縁膜３８は、ゲート電極１４とゲー
ト電極３７との間に介在して誘電体として機能し、容量
が形成されるものである。また、ゲート電極３７は絶縁
膜３８およびゲート電極１４にあけられた窓からＧＮＤ
配線４ｂに接続されている。

【００６０】図１５に示す容量を、実施の形態１または
実施の形態２の周辺セル１の容量領域１０に配置すれ
ば、実施の形態１または実施の形態２と同様の効果が得
られる。

【００６１】この発明による実施の形態３によれば、周
辺セル１の容量部分として、第１のゲート電極１４と、
第２のゲート電極３７と、前記第１と第２のゲート電極
１４，３７間に配置されている絶縁膜３８とから構成さ
れる容量を設けたので、周辺セル１の容量部分１０を簡
潔な構成で適切かつ容易に設けることができる。

【００６２】

【発明の効果】第１の発明に係る半導体集積回路によれ
ば、半導体集積回路外部と内部論理回路との入出力信号
の伝達を行う周辺セルを備えた半導体集積回路におい
て、前記入出力信号伝達機能を有する論理回路部分と、
ノイズ抑制機能を有する容量部分とを、前記周辺セルに
設けたので、半導体集積回路の発生ノイズを半導体集積
回路内部の周辺セル部においてノイズ発生源の至近箇所
で適切に抑制でき、周辺セルの多様な用途にも柔軟に対
応できる半導体集積回路を得ることができる。

【００６３】第２の発明に係る半導体集積回路によれ
ば、半導体集積回路外部と内部論理回路との入出力信号
の伝達を行う周辺セルを備えた半導体集積回路におい
て、第１の電源配線部分と、前記第１の電源配線部分に
並設された第２の電源配線部分とを前記周辺セルに設け
るとともに、前記入出力信号伝達機能を有する論理回路
部分と、ノイズ抑制機能を有する容量部分とを、前記周
辺セルに設けられた第１の電源配線部分と第２の電源配
線部分との間に接続して設けたので、半導体集積回路の
発生ノイズを半導体集積回路内部の周辺セル部において
ノイズ発生源の至近箇所で簡潔な構成によって適切に抑
制でき、周辺セルの多様な用途にも柔軟に対応できる半
導体集積回路を得ることができる。

【００６４】第３の発明に係る半導体集積回路によれ
ば、半導体集積回路外部と内部論理回路との入出力信号
の伝達を行う周辺セルを備えた半導体集積回路におい
て、第１の電源配線部分と、前記第１の電源配線部分に
並設された第２の電源配線部分とを前記周辺セルに設け
るとともに、前記入出力信号伝達機能を有する論理回路
部分と、ノイズ抑制機能を有する容量部分とを、前記周
辺セルに設けられた第１の電源配線部分と第２の電源配
線部分との間に接続して設け、しかも前記第１および第
２の電源配線領域ならびにこれらの電源配線領域間に位
置させたので、半導体集積回路の発生ノイズを半導体集
積回路内部の周辺セル部においてノイズ発生源の至近箇
所でより簡潔な構成によって適切に抑制でき、周辺セル
の多様な用途にも柔軟に対応できる半導体集積回路を得
ることができる。

【００６５】第４の発明に係る半導体集積回路によれ
ば、半導体集積回路外部と内部論理回路との入出力信号
の伝達を行う周辺セルを備えた半導体集積回路におい
て、第１の電源配線部分と、前記第１の電源配線部分に
並設された第２の電源配線部分とを前記周辺セルに設け
るとともに、前記入出力信号伝達機能を有する論理回路
部分と、ノイズ抑制機能を有する容量部分とを、互いに
並置しかつ前記周辺セルに設けられた第１の電源配線部
分と第２の電源配線部分との間に接続して設けたので、
半導体集積回路の発生ノイズを半導体集積回路内部の周
辺セル部においてノイズ発生源の至近箇所で一層簡潔な
構成によって適切に抑制でき、周辺セルの多様な用途に
も柔軟に対応できる半導体集積回路を得ることができ
る。

【００６６】第５の発明に係る半導体集積回路によれ
ば、半導体集積回路外部と内部論理回路との入出力信号
の伝達を行う周辺セルを備えた半導体集積回路におい
て、第１の電源配線部分と、前記第１の電源配線部分に
並設された第２の電源配線部分とを前記周辺セルに設け
るとともに、前記入出力信号伝達機能を有する論理回路
部分と、ノイズ抑制機能を有する容量部分とを、互いに
並置しかつ前記周辺セルに設けられた第１の電源配線部
分と第２の電源配線部分との間に接続して設け、しかも
前記第１および第２の電源配線領域ならびにこれらの電
源配線領域間に位置させたので、半導体集積回路の発生
ノイズを半導体集積回路内部の周辺セル部においてノイ
ズ発生源の至近箇所でより一層簡潔な構成によって適切
に抑制でき、周辺セルの多様な用途にも柔軟に対応でき
る半導体集積回路を得ることができる。

【００６７】第６の発明に係る半導体集積回路によれ
ば、半導体集積回路外部と内部論理回路との入出力信号
の伝達を行う周辺セルを備えた半導体集積回路におい
て、ＶＤＤ配線部分と、前記ＶＤＤ配線部分に並設され
たＧＮＤ配線部分とを前記周辺セルに設けるとともに、
前記入出力信号伝達機能を有する論理回路部分と、ノイ
ズ抑制機能を有する容量部分とを、互いに並置しかつ前
記周辺セルに設けられたＶＤＤ配線部分とＧＮＤ配線部
分との間に接続して設けたので、半導体集積回路の発生
ノイズを半導体集積回路内部の周辺セル１部においてノ
イズ発生源の至近箇所で更に簡潔な構成によって適切に
抑制でき、周辺セルの多様な用途にも柔軟に対応できる
半導体集積回路を得ることができる。

【００６８】第７の発明に係る半導体集積回路によれ
ば、半導体集積回路外部と内部論理回路との入出力信号
の伝達を行う周辺セルを備えた半導体集積回路におい
て、ＶＤＤ配線部分と、前記ＶＤＤ配線部分に並設され
たＧＮＤ配線部分とを前記周辺セルに設けるとともに、
前記入出力信号伝達機能を有する論理回路部分と、ノイ
ズ抑制機能を有する容量部分とを、互いに並置しかつ前
記周辺セルに設けられたＶＤＤ配線部分とＧＮＤ配線部
分との間に接続して設け、しかも前記ＶＤＤ配線領域お
よびＧＮＤ配線領域ならびにこれらの配線領域間に位置
させたので、半導体集積回路の発生ノイズを半導体集積
回路内部の周辺セル１部においてノイズ発生源の至近箇
所で更に一層簡潔な構成によって適切に抑制でき、周辺
セルの多様な用途にも柔軟に対応できる半導体集積回路
を得ることができる。

【００６９】第８の発明に係る半導体集積回路によれ
ば、第１ないし第４の発明に係る半導体集積回路におい
て、前記周辺セルに、前記論理回路部分を介して接続さ
れるパッドおよび入出力端子を設けたので、半導体集積
回路の発生ノイズを半導体集積回路内部の周辺セル１部
においてノイズ発生源の至近箇所で適切に抑制でき、周
辺セルの多様な用途にも柔軟に対応できるとともに、論
理回路部分の入出力信号伝達機能に寄与する入出力端子
を具備した半導体集積回路を得ることができるものであ
る。

【００７０】第９の発明に係る半導体集積回路によれ
ば、前記周辺セルの容量部分として、ｐ型半導体領域内
に形成されたｎ型半導体領域と、このｎ型半導体領域に
誘電体を介して電気的に結合する電極とにより構成され
る容量を設けたので、周辺セルの容量部分を簡潔な構成
で適切かつ容易に設けることができる。

【００７１】第１０の発明に係る半導体集積回路によれ
ば、前記周辺セルの容量部分として、ｐ型ウエルに形成
されたｎ型半導体領域と、このｎ型半導体領域に誘電体
を介して電気的に結合する電極とにより構成される容量
を設けたので、周辺セルの容量部分を簡潔な構成で適切
かつ容易に設けることができる。

【００７２】第１１の発明に係る半導体集積回路によれ
ば、前記周辺セルの容量部分として、ＮチャネルＭＯＳ
トランジスタのゲート電極をＶＤＤ配線部分に接続し、
ソース／ドレインをＧＮＤ配線部分に接続したものを使
用したので、周辺セルの容量部分を簡潔な構成で適切か
つ容易に設けることができる。

【００７３】第１２の発明に係る半導体集積回路によれ
ば、前記周辺セルの容量部分として、ｐ型半導体基板に
形成されたｎ型半導体領域とゲート酸化膜およびゲート
電極とから構成されるＭＯＳキャパシタからなる容量を
設けたので、周辺セルの容量部分を簡潔な構成で適切か
つ容易に設けることができる。

【００７４】第１３の発明に係る半導体集積回路によれ
ば、前記周辺セルの容量部分として、第１のゲート電極
と、第２のゲート電極と、前記第１と第２のゲート電極
間に配置されている絶縁膜とから構成される容量を設け
たので、周辺セルの容量部分を簡潔な構成で適切かつ容
易に設けることができる。

【００７５】第１４の発明に係る半導体集積回路の製造
方法によれば、半導体集積回路外部と内部論理回路との
入出力信号の伝達を行う周辺セルを備え、前記入出力信
号伝達機能を有する論理回路部分と、ノイズ抑制機能を
有する容量部分とを、前記周辺セルに設けた半導体集積
回路を製造するものにおいて、前記論理回路部分を構成
する半導体領域および電極を形成する工程と、前記容量
部分を構成する誘電体要素および電極を形成する工程
と、前記論理回路部分および容量部分の構成要素を電気
的に接続する配線工程とを含むようにしたので、周辺セ
ル１の多様な用途に応じて柔軟に対応できる半導体集積
回路の製造方法を得ることができる。

【００７６】第１５の発明に係る半導体集積回路の製造
方法によれば、半導体集積回路外部と内部論理回路との
入出力信号の伝達を行う周辺セルを備え、前記入出力信
号伝達機能を有する論理回路部分と、ノイズ抑制機能を
有する容量部分とを、前記周辺セルに設けた半導体集積
回路を製造するものにおいて、前記論理回路部分を構成
する半導体領域および電極を形成する論理回路部分形成
工程と、前記容量部分を構成する誘電体要素および電極
を形成する容量部分形成工程とを含み、前記論理回路部
分形成工程および容量部分形成工程の後に、前記論理回
路部分および容量部分の構成要素を電気的に接続する配
線工程を行うようにしたので、周辺セル１の多様な用途
に応じて柔軟に対応できる半導体集積回路の製造方法を
得ることができる。

【００７７】第１６の発明に係る半導体集積回路の製造
方法によれば、半導体集積回路外部と内部論理回路との
入出力信号の伝達を行う周辺セルを備え、前記入出力信
号伝達機能を有する論理回路部分と、ノイズ抑制機能を
有する容量部分とを、前記周辺セルに設けた半導体集積
回路を製造するものにおいて、ｐ型半導体基板にフィー
ルド酸化膜を形成するフィールド工程と、ｎウエルを形
成するｎウエル形成工程と、ｐウエルを形成するｐウエ
ル形成工程と、ゲート電極を形成するゲート電極形成工
程と、ｎソース／ドレインを形成するｎソース／ドレイ
ン形成工程と、ｐソース／ドレインを形成するｐソース
／ドレイン形成工程とを含むとともに、前記ｎウエル形
成工程，ｐウエル形成工程，ゲート電極形成工程，ｎソ
ース／ドレイン形成工程およびｐソース／ドレイン形成
工程により形成される各要素を電気的に接続する配線工
程を含むようにしたので、周辺セル１の多様な用途に応
じて柔軟に対応できる半導体集積回路の製造方法を得る
ことができる。

【００７８】第１７の発明に係る半導体集積回路の製造
方法によれば、半導体集積回路外部と内部論理回路との
入出力信号の伝達を行う周辺セルを備え、前記入出力信
号伝達機能を有する論理回路部分と、ノイズ抑制機能を
有する容量部分とを、前記周辺セルに設けた半導体集積
回路を製造するものにおいて、ｐ型半導体基板にフィー
ルド酸化膜を形成するフィールド工程と、ｎウエルを形
成するｎウエル形成工程と、ｐウエルを形成するｐウエ
ル形成工程と、ゲート電極を形成するゲート電極形成工
程と、ｎソース／ドレインを形成するｎソース／ドレイ
ン形成工程と、ｐソース／ドレインを形成するｐソース
／ドレイン形成工程とを含むとともに、前記ｎウエル形
成工程，ｐウエル形成工程，ゲート電極形成工程，ｎソ
ース／ドレイン形成工程およびｐソース／ドレイン形成
工程により形成される各要素を電気的に接続する配線工
程を含み、前記ｎウエル形成工程，ｐウエル形成工程，
ゲート電極形成工程，ｎソース／ドレイン形成工程およ
びｐソース／ドレイン形成工程の後に、前記配線工程を
行うようにしたので、周辺セル１の多様な用途に応じて
柔軟に対応できる半導体集積回路の製造方法を得ること
ができる。

【００７９】第１８の発明に係る半導体集積回路の製造
方法によれば、半導体集積回路外部と内部論理回路との
入出力信号の伝達を行う周辺セルを備え、前記入出力信
号伝達機能を有する論理回路部分と、ノイズ抑制機能を
有する容量部分とを、前記周辺セルに設けた半導体集積
回路を製造するものにおいて、ｐ型半導体基板にフィー
ルド酸化膜を形成するフィールド工程と、ｎウエルを形
成するｎウエル形成工程と、ｐウエルを形成するｐウエ
ル形成工程と、ゲート電極を形成するゲート電極形成工
程と、ｎソース／ドレインを形成するｎソース／ドレイ
ン形成工程と、ｐソース／ドレインを形成するｐソース
／ドレイン形成工程とを含むとともに、コンタクトホー
ルを形成するコンタクトホール形成工程と、第１層の配
線を行う第１の配線工程と、ｖｉａホールを形成するｖ
ｉａホール形成工程と、第２層の配線を行う第２の配線
工程とを含むようにしたので、周辺セル１の多様な用途
に応じて柔軟に対応できる半導体集積回路の製造方法を
得ることができる。

【００８０】第１９の発明に係る半導体集積回路の製造
方法によれば、半導体集積回路外部と内部論理回路との
入出力信号の伝達を行う周辺セルを備え、前記入出力信
号伝達機能を有する論理回路部分と、ノイズ抑制機能を
有する容量部分とを、前記周辺セルに設けた半導体集積
回路を製造するものにおいて、ｐ型半導体基板にフィー
ルド酸化膜を形成するフィールド工程と、ｎウエルを形
成するｎウエル形成工程と、ｐウエルを形成するｐウエ
ル形成工程と、ゲート電極を形成するゲート電極形成工
程と、ｎソース／ドレインを形成するｎソース／ドレイ
ン形成工程と、ｐソース／ドレインを形成するｐソース
／ドレイン形成工程とを含むとともに、コンタクトホー
ルを形成するコンタクトホール形成工程と、第１層の配
線を行う第１の配線工程と、ｖｉａホールを形成するｖ
ｉａホール形成工程と、第２層の配線を行う第２の配線
工程とを含み、前記フィールド工程，ｎウエル形成工
程，ｐウエル形成工程，ゲート電極形成工程，ｎソース
／ドレイン形成工程およびｐソース／ドレイン形成工程
の後に、コンタクトホール形成工程，第１の配線工程，
ｖｉａホール形成工程および第２の配線工程を行うよう
にしたので、周辺セル１の多様な用途に応じて柔軟に対
応できる半導体集積回路の製造方法を得ることができ
る。

【図面の簡単な説明】

【図１】 この発明の一実施形態である半導体集積回路
の全体構成図である。

【図２】 図１の半導体集積回路に配置されているこの
発明の一実施形態である半導体集積回路外部との入出力
回路および容量を内蔵した周辺セルの平面図である。

【図３】 図２の周辺セルの容量領域に配置される容量
の平面図である。

【図４】 図３の容量のIV−IV線における断面構造図で
ある。

【図５】 図３の容量のＶ−Ｖ線における断面構造図で
ある。

【図６】 図３の容量の構造を説明する回路図である。

【図７】 図２の周辺セルの周辺セル論理回路領域の平
面図である。

【図８】 図２の周辺セルの周辺セル論理回路領域のVI
II−VIII線における断面構造図である。

【図９】 図２の周辺セルの周辺セル論理回路領域のIX
−IX線における断面構造図である。

【図１０】 半導体集積回路の製造プロセスフロー(マ
スタ工程)の概要である。

【図１１】 半導体集積回路の製造プロセスフロー(ス
ライス工程)の概要である。

【図１２】 この発明による実施の形態２を示す図３と
は異なる構造の容量の平面図である。

【図１３】 図１２の容量のXIII−XIII線における断面
構造図である。

【図１４】 図１２の容量のXIV−XIV線における断面構
造図である。

【図１５】 この発明による実施の形態３を示す図３，
図１２とは異なる構造の容量の平面図である。

【図１６】 図１５の容量のXVI−XVI線における断面構
造図である。

【図１７】 図１５の容量のXVII−XVII線における断面
構造図である。

【図１８】 従来の半導体集積回路に対するノイズ対策
を示す模式図である。

【符号の説明】

Ａ 半導体チップ、１ 周辺セル、３ａ，３ｂ 周辺セ
ル列、４ａ ＶＤＤ配線、４ｂ ＧＮＤ配線、６ 内部
論理回路、１０ 容量領域、１１ 周辺セル論理回路領
域、１２ 配線、１３ 周辺セル上入出力信号端子、１
４ ゲート電極、１５ ｎ型半導体領域（ｎソース／ド
レイン）、１６ ｖｉａホール、１７コンタクトホー
ル、１８ 金属配線、２０ ゲート酸化膜、２１ ｐ型
半導体基板、１９，２４ 基板２１上のｐウエル，ｎウ
エル、２３ ｐソース／ドレイン領域、３６ フィール
ド酸化膜。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC03 AC08 AC14 BH03 BH19 CA02 CA03 CA05 CA10 CD02 EZ20 5F048 AB06 AB07 AC03 BB01 BE03 BF16 CC05 CC19 5F064 CC12 CC23 DD05 DD25 DD33 EE27 EE45 EE52

Claims (19)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路外部と内部論理回路との
   入出力信号の伝達を行う周辺セルを備えた半導体集積回
   路において、前記入出力信号伝達機能を有する論理回路
   部分と、ノイズ抑制機能を有する容量部分とを、前記周
   辺セルに設けたことを特徴とする半導体集積回路。
2. 【請求項２】 半導体集積回路外部と内部論理回路との
   入出力信号の伝達を行う周辺セルを備えた半導体集積回
   路において、第１の電源配線部分と、前記第１の電源配
   線部分に並設された第２の電源配線部分とを前記周辺セ
   ルに設けるとともに、前記入出力信号伝達機能を有する
   論理回路部分と、ノイズ抑制機能を有する容量部分と
   を、前記周辺セルに設けられた第１の電源配線部分と第
   ２の電源配線部分との間に接続して設けたことを特徴と
   する半導体集積回路。
3. 【請求項３】 半導体集積回路外部と内部論理回路との
   入出力信号の伝達を行う周辺セルを備えた半導体集積回
   路において、第１の電源配線部分と、前記第１の電源配
   線部分に並設された第２の電源配線部分とを前記周辺セ
   ルに設けるとともに、前記入出力信号伝達機能を有する
   論理回路部分と、ノイズ抑制機能を有する容量部分と
   を、前記周辺セルに設けられた第１の電源配線部分と第
   ２の電源配線部分との間に接続して設け、しかも前記第
   １および第２の電源配線領域ならびにこれらの電源配線
   領域間に位置させたことを特徴とする半導体集積回路。
4. 【請求項４】 半導体集積回路外部と内部論理回路との
   入出力信号の伝達を行う周辺セルを備えた半導体集積回
   路において、第１の電源配線部分と、前記第１の電源配
   線部分に並設された第２の電源配線部分とを前記周辺セ
   ルに設けるとともに、前記入出力信号伝達機能を有する
   論理回路部分と、ノイズ抑制機能を有する容量部分と
   を、互いに並置しかつ前記周辺セルに設けられた第１の
   電源配線部分と第２の電源配線部分との間に接続して設
   けたことを特徴とする半導体集積回路。
5. 【請求項５】 半導体集積回路外部と内部論理回路との
   入出力信号の伝達を行う周辺セルを備えた半導体集積回
   路において、第１の電源配線部分と、前記第１の電源配
   線部分に並設された第２の電源配線部分とを前記周辺セ
   ルに設けるとともに、前記入出力信号伝達機能を有する
   論理回路部分と、ノイズ抑制機能を有する容量部分と
   を、互いに並置しかつ前記周辺セルに設けられた第１の
   電源配線部分と第２の電源配線部分との間に接続して設
   け、しかも前記第１および第２の電源配線領域ならびに
   これらの電源配線領域間に位置させたことを特徴とする
   半導体集積回路。
6. 【請求項６】 半導体集積回路外部と内部論理回路との
   入出力信号の伝達を行う周辺セルを備えた半導体集積回
   路において、ＶＤＤ配線部分と、前記ＶＤＤ配線部分に
   並設されたＧＮＤ配線部分とを前記周辺セルに設けると
   ともに、前記入出力信号伝達機能を有する論理回路部分
   と、ノイズ抑制機能を有する容量部分とを、互いに並置
   しかつ前記周辺セルに設けられたＶＤＤ配線部分とＧＮ
   Ｄ配線部分との間に接続して設けたことを特徴とする半
   導体集積回路。
7. 【請求項７】 半導体集積回路外部と内部論理回路との
   入出力信号の伝達を行う周辺セルを備えた半導体集積回
   路において、ＶＤＤ配線部分と、前記ＶＤＤ配線部分に
   並設されたＧＮＤ配線部分とを前記周辺セルに設けると
   ともに、前記入出力信号伝達機能を有する論理回路部分
   と、ノイズ抑制機能を有する容量部分とを、互いに並置
   しかつ前記周辺セルに設けられたＶＤＤ配線部分とＧＮ
   Ｄ配線部分との間に接続して設け、しかも前記ＶＤＤ配
   線領域およびＧＮＤ配線領域ならびにこれらの配線領域
   間に位置させたことを特徴とする半導体集積回路。
8. 【請求項８】 前記周辺セルに、前記論理回路部分を介
   して接続されるパッドおよび入出力端子を設けたことを
   特徴とする請求項１ないし請求項７に記載の半導体集積
   回路。
9. 【請求項９】 前記周辺セルの容量部分として、ｐ型半
   導体領域内に形成されたｎ型半導体領域と、このｎ型半
   導体領域に誘電体を介して電気的に結合する電極とによ
   り構成される容量を設けたことを特徴とする請求項１な
   いし請求項８のいずれかに記載の半導体集積回路。
10. 【請求項１０】 前記周辺セルの容量部分として、ｐウ
    エルに形成されたｎ型半導体領域と、このｎ型半導体領
    域に誘電体を介して電気的に結合する電極とにより構成
    される容量を設けたことを特徴とする請求項１ないし請
    求項８のいずれかに記載の半導体集積回路。
11. 【請求項１１】 前記周辺セルの容量部分として、Ｎチ
    ャネルＭＯＳトランジスタのゲート電極をＶＤＤ配線部
    分に接続し、ソース／ドレインをＧＮＤ配線部分に接続
    したものを使用したことを特徴とする請求項６に記載の
    半導体集積回路。
12. 【請求項１２】 前記周辺セルの容量部分として、ｐ型
    半導体基板に形成されたｎ型半導体領域とゲート酸化膜
    およびゲート電極とから構成されるＭＯＳキャパシタか
    らなる容量を設けたことを特徴とする請求項１ないし請
    求項８のいずれかに記載の半導体集積回路。
13. 【請求項１３】 前記周辺セルの容量部分として、第１
    のゲート電極と、第２のゲート電極と、前記第１と第２
    のゲート電極間に配置されている絶縁膜とから構成され
    る容量を設けたことを特徴とする請求項１ないし請求項
    ８のいずれかに記載の半導体集積回路。
14. 【請求項１４】 半導体集積回路外部と内部論理回路と
    の入出力信号の伝達を行う周辺セルを備え、前記入出力
    信号伝達機能を有する論理回路部分と、ノイズ抑制機能
    を有する容量部分とを、前記周辺セルに設けた半導体集
    積回路を製造するものにおいて、前記論理回路部分を構
    成する半導体領域および電極を形成する工程と、前記容
    量部分を構成する誘電体要素および電極を形成する工程
    と、前記論理回路部分および容量部分の構成要素を電気
    的に接続する配線工程とを含むことを特徴とする半導体
    集積回路の製造方法。
15. 【請求項１５】 半導体集積回路外部と内部論理回路と
    の入出力信号の伝達を行う周辺セルを備え、前記入出力
    信号伝達機能を有する論理回路部分と、ノイズ抑制機能
    を有する容量部分とを、前記周辺セルに設けた半導体集
    積回路を製造するものにおいて、前記論理回路部分を構
    成する半導体領域および電極を形成する論理回路部分形
    成工程と、前記容量部分を構成する誘電体要素および電
    極を形成する容量部分形成工程とを含み、前記論理回路
    部分形成工程および容量部分形成工程の後に、前記論理
    回路部分および容量部分の構成要素を電気的に接続する
    配線工程を行うことを特徴とする半導体集積回路の製造
    方法。
16. 【請求項１６】 半導体集積回路外部と内部論理回路と
    の入出力信号の伝達を行う周辺セルを備え、前記入出力
    信号伝達機能を有する論理回路部分と、ノイズ抑制機能
    を有する容量部分とを、前記周辺セルに設けた半導体集
    積回路を製造するものにおいて、ｐ型半導体基板にフィ
    ールド酸化膜を形成するフィールド工程と、ｎウエルを
    形成するｎウエル形成工程と、ｐウエルを形成するｐウ
    エル形成工程と、ゲート電極を形成するゲート電極形成
    工程と、ｎソース／ドレインを形成するｎソース／ドレ
    イン形成工程と、ｐソース／ドレインを形成するｐソー
    ス／ドレイン形成工程とを含むとともに、前記ｎウエル
    形成工程，ｐウエル形成工程，ゲート電極形成工程，ｎ
    ソース／ドレイン形成工程およびｐソース／ドレイン形
    成工程により形成される各要素を電気的に接続する配線
    工程を含むことを特徴とする半導体集積回路の製造方
    法。
17. 【請求項１７】 半導体集積回路外部と内部論理回路と
    の入出力信号の伝達を行う周辺セルを備え、前記入出力
    信号伝達機能を有する論理回路部分と、ノイズ抑制機能
    を有する容量部分とを、前記周辺セルに設けた半導体集
    積回路を製造するものにおいて、ｐ型半導体基板にフィ
    ールド酸化膜を形成するフィールド工程と、ｎウエルを
    形成するｎウエル形成工程と、ｐウエルを形成するｐウ
    エル形成工程と、ゲート電極を形成するゲート電極形成
    工程と、ｎソース／ドレインを形成するｎソース／ドレ
    イン形成工程と、ｐソース／ドレインを形成するｐソー
    ス／ドレイン形成工程とを含むとともに、前記ｎウエル
    形成工程，ｐウエル形成工程，ゲート電極形成工程，ｎ
    ソース／ドレイン形成工程およびｐソース／ドレイン形
    成工程により形成される各要素を電気的に接続する配線
    工程を含み、前記ｎウエル形成工程，ｐウエル形成工
    程，ゲート電極形成工程，ｎソース／ドレイン形成工程
    およびｐソース／ドレイン形成工程の後に、前記配線工
    程を行うことを特徴とする半導体集積回路の製造方法。
18. 【請求項１８】 半導体集積回路外部と内部論理回路と
    の入出力信号の伝達を行う周辺セルを備え、前記入出力
    信号伝達機能を有する論理回路部分と、ノイズ抑制機能
    を有する容量部分とを、前記周辺セルに設けた半導体集
    積回路を製造するものにおいて、ｐ型半導体基板にフィ
    ールド酸化膜を形成するフィールド工程と、ｎウエルを
    形成するｎウエル形成工程と、ｐウエルを形成するｐウ
    エル形成工程と、ゲート電極を形成するゲート電極形成
    工程と、ｎソース／ドレインを形成するｎソース／ドレ
    イン形成工程と、ｐソース／ドレインを形成するｐソー
    ス／ドレイン形成工程とを含むとともに、コンタクトホ
    ールを形成するコンタクトホール形成工程と、第１層の
    配線を行う第１の配線工程と、ｖｉａホールを形成する
    ｖｉａホール形成工程と、第２層の配線を行う第２の配
    線工程とを含むことを特徴とする半導体集積回路の製造
    方法。
19. 【請求項１９】 半導体集積回路外部と内部論理回路と
    の入出力信号の伝達を行う周辺セルを備え、前記入出力
    信号伝達機能を有する論理回路部分と、ノイズ抑制機能
    を有する容量部分とを、前記周辺セルに設けた半導体集
    積回路を製造するものにおいて、ｐ型半導体基板にフィ
    ールド酸化膜を形成するフィールド工程と、ｎウエルを
    形成するｎウエル形成工程と、ｐウエルを形成するｐウ
    エル形成工程と、ゲート電極を形成するゲート電極形成
    工程と、ｎソース／ドレインを形成するｎソース／ドレ
    イン形成工程と、ｐソース／ドレインを形成するｐソー
    ス／ドレイン形成工程とを含むとともに、コンタクトホ
    ールを形成するコンタクトホール形成工程と、第１層の
    配線を行う第１の配線工程と、ｖｉａホールを形成する
    ｖｉａホール形成工程と、第２層の配線を行う第２の配
    線工程とを含み、前記フィールド工程，ｎウエル形成工
    程，ｐウエル形成工程，ゲート電極形成工程，ｎソース
    ／ドレイン形成工程およびｐソース／ドレイン形成工程
    の後に、コンタクトホール形成工程，第１の配線工程，
    ｖｉａホール形成工程および第２の配線工程を行うこと
    を特徴とする半導体集積回路の製造方法。