JPH10321831A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10321831A JPH10321831A JP9125928A JP12592897A JPH10321831A JP H10321831 A JPH10321831 A JP H10321831A JP 9125928 A JP9125928 A JP 9125928A JP 12592897 A JP12592897 A JP 12592897A JP H10321831 A JPH10321831 A JP H10321831A
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- well
- type
- output
- type region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 バックゲート効果を軽減する。
【解決手段】 Ｎ型基板１上に形成される共通Ｐウェル
２に、配線３、パッド４、また、高濃度Ｎ型領域１１，
１２，１３，１５、高濃度Ｐ型領域１６，１７、ゲート
１８，１９により構成されるＦＥＴ及び保護素子を配置
することにより、これらを上記Ｎ型基板１から電気的に
分離する。
２に、配線３、パッド４、また、高濃度Ｎ型領域１１，
１２，１３，１５、高濃度Ｐ型領域１６，１７、ゲート
１８，１９により構成されるＦＥＴ及び保護素子を配置
することにより、これらを上記Ｎ型基板１から電気的に
分離する。
Description
【０００１】
【発明の属する技術分野】この発明は、第１導電型基板
に、少なくとも出力部第２導電型ウェル領域と、保護素
子第２導電型ウェル領域とが形成された半導体装置に関
する。
に、少なくとも出力部第２導電型ウェル領域と、保護素
子第２導電型ウェル領域とが形成された半導体装置に関
する。
【０００２】
【従来の技術】従来、ＭＯＳ集積回路においては、出力
段として、Ｎ型基板にＰウェルを形成し、このＰウェル
に高濃度のＮ型不純物を拡散したソース領域及びドレイ
ン領域を埋め込み、この間のチャンネルにＭＯＳ構造の
ゲートを配してなるＮチャンネルＦＥＴが利用されてい
る。
段として、Ｎ型基板にＰウェルを形成し、このＰウェル
に高濃度のＮ型不純物を拡散したソース領域及びドレイ
ン領域を埋め込み、この間のチャンネルにＭＯＳ構造の
ゲートを配してなるＮチャンネルＦＥＴが利用されてい
る。
【０００３】このようなＭＯＳ集積回路の一例として
は、図３に示す半導体装置が挙げられる。
は、図３に示す半導体装置が挙げられる。
【０００４】この半導体装置は、Ｎ型基板１上に、出力
段としてのＮチャンネルＦＥＴを備える出力部Ｐウェル
６と、保護素子としてのトランジスタを備える保護素子
Ｐウェル５と、外部からのワイヤが接続されるパッド４
と、これらＦＥＴ及びトランジスタとパッド４とを接続
して出力電圧を伝送する配線３とが形成されたものであ
る。
段としてのＮチャンネルＦＥＴを備える出力部Ｐウェル
６と、保護素子としてのトランジスタを備える保護素子
Ｐウェル５と、外部からのワイヤが接続されるパッド４
と、これらＦＥＴ及びトランジスタとパッド４とを接続
して出力電圧を伝送する配線３とが形成されたものであ
る。
【０００５】出力部Ｐ型ウェル６には、第１の高濃度Ｎ
型領域１１と、第２の高濃度Ｎ型領域１２と、第３の高
濃度Ｎ型領域１３と、第１の高濃度Ｐ型領域１４と、第
１のゲート１８と、第２のゲート１９とが形成されてい
る。
型領域１１と、第２の高濃度Ｎ型領域１２と、第３の高
濃度Ｎ型領域１３と、第１の高濃度Ｐ型領域１４と、第
１のゲート１８と、第２のゲート１９とが形成されてい
る。
【０００６】第１の高濃度Ｎ型領域１１と、第３の高濃
度Ｎ型領域１３とは、所定距離離間されて形成され、こ
れらの間のチャンネルには絶縁層を介して第１のゲート
１８が被着され、ＮチャンネルＦＥＴを構成している。
この第１の高濃度Ｎ型領域１１はソース端子２１に、第
３の高濃度Ｎ型領域１３は上記配線３に、第１のゲート
１８はゲート端子２３に、それぞれ接続している。
度Ｎ型領域１３とは、所定距離離間されて形成され、こ
れらの間のチャンネルには絶縁層を介して第１のゲート
１８が被着され、ＮチャンネルＦＥＴを構成している。
この第１の高濃度Ｎ型領域１１はソース端子２１に、第
３の高濃度Ｎ型領域１３は上記配線３に、第１のゲート
１８はゲート端子２３に、それぞれ接続している。
【０００７】第２の高濃度Ｎ型領域１２と、第３の高濃
度Ｎ型領域１３とは、所定距離離間されて形成され、こ
れらの間のチャンネルには絶縁層を介して第２のゲート
１９が被着され、ＮチャンネルＦＥＴを構成している。
この第２の高濃度Ｎ型領域１２はドレイン端子２２に、
第３の高濃度Ｎ型領域１３は上記配線３に、第１のゲー
ト１９は入力端子２３に、それぞれ接続している。ま
た、第１の高濃度Ｐ型領域１４は、出力部Ｐウェル端子
２５に接続されている。
度Ｎ型領域１３とは、所定距離離間されて形成され、こ
れらの間のチャンネルには絶縁層を介して第２のゲート
１９が被着され、ＮチャンネルＦＥＴを構成している。
この第２の高濃度Ｎ型領域１２はドレイン端子２２に、
第３の高濃度Ｎ型領域１３は上記配線３に、第１のゲー
ト１９は入力端子２３に、それぞれ接続している。ま
た、第１の高濃度Ｐ型領域１４は、出力部Ｐウェル端子
２５に接続されている。
【０００８】保護素子Ｐウェル５は、上記出力部Ｐウェ
ル６と所定距離離間され、第４の高濃度Ｎ型領域１５
と、第２の高濃度Ｐ型領域１６と、第３の高濃度Ｐ型領
域１７とが形成されている。
ル６と所定距離離間され、第４の高濃度Ｎ型領域１５
と、第２の高濃度Ｐ型領域１６と、第３の高濃度Ｐ型領
域１７とが形成されている。
【０００９】第４の高濃度Ｎ型領域１５と第２の高濃度
Ｐ型領域１６、同じく第４の高濃度Ｎ型領域１５と第３
の高濃度Ｐ型領域１７は、それぞれ所定距離離間されて
形成され、保護トランジスタを構成している。
Ｐ型領域１６、同じく第４の高濃度Ｎ型領域１５と第３
の高濃度Ｐ型領域１７は、それぞれ所定距離離間されて
形成され、保護トランジスタを構成している。
【００１０】第４の高濃度Ｎ型領域１５は上記配線３
と、第２の高濃度Ｐ型領域１６及び第３の高濃度Ｐ型領
域１７は、保護素子Ｐウェル端子２６と接続されてい
る。この保護素子Ｐウェル端子２６には、所定の電圧Ｖ
Ｌが印加される場合もある。この場合には、この保護素
子Ｐウェル５と、出力部Ｐウェル６との電位が異なるた
め、これらのＰウェルが分離して形成される。
と、第２の高濃度Ｐ型領域１６及び第３の高濃度Ｐ型領
域１７は、保護素子Ｐウェル端子２６と接続されてい
る。この保護素子Ｐウェル端子２６には、所定の電圧Ｖ
Ｌが印加される場合もある。この場合には、この保護素
子Ｐウェル５と、出力部Ｐウェル６との電位が異なるた
め、これらのＰウェルが分離して形成される。
【００１１】上記配線３は、絶縁層を介してこの基板上
に形成された導電層であり、第３の高濃度Ｎ型領域１３
と、第４の高濃度Ｎ型領域１５と、パッド４とを接続し
ている。
に形成された導電層であり、第３の高濃度Ｎ型領域１３
と、第４の高濃度Ｎ型領域１５と、パッド４とを接続し
ている。
【００１２】このＮ型基板１には、複数の高濃度Ｎ型領
域３１が形成され、それぞれサブストレート電圧端子２
７に接続されている。
域３１が形成され、それぞれサブストレート電圧端子２
７に接続されている。
【００１３】
【発明が解決しようとする課題】ところで、上述の半導
体装置においては、いわゆるバックゲート効果が知られ
ている。バックゲート効果とは、Ｎ型基板１のサブスト
レート電位の変動がパッド４に出力電圧の変動として現
れる現象をいう。
体装置においては、いわゆるバックゲート効果が知られ
ている。バックゲート効果とは、Ｎ型基板１のサブスト
レート電位の変動がパッド４に出力電圧の変動として現
れる現象をいう。
【００１４】バックゲート効果の一例としては、ＣＣＤ
固体撮像素子部を含む半導体装置において、サブストレ
ートに加わる電子シャッタのパルスが、出力段のＦＥＴ
を介して映像信号に影響を及ぼすことがある。
固体撮像素子部を含む半導体装置において、サブストレ
ートに加わる電子シャッタのパルスが、出力段のＦＥＴ
を介して映像信号に影響を及ぼすことがある。
【００１５】また、バックゲート効果としては、半導体
装置に配設された配線、抵抗、容量等の出力回りの部分
に対して、サブストレート電位の変動として直接に影響
を及ぼす場合がある。このようなバックゲート効果によ
り、出力信号の特性が劣化することがある。
装置に配設された配線、抵抗、容量等の出力回りの部分
に対して、サブストレート電位の変動として直接に影響
を及ぼす場合がある。このようなバックゲート効果によ
り、出力信号の特性が劣化することがある。
【００１６】この発明は、上述の課題を解決するために
なされるもので、バックゲート効果、特に上記出力回り
の部分に及ぼす影響を抑制された半導体装置を提供する
ことを目的とする。
なされるもので、バックゲート効果、特に上記出力回り
の部分に及ぼす影響を抑制された半導体装置を提供する
ことを目的とする。
【００１７】
【発明を解決するための手段】この発明は、上述の課題
を解決するために、Ｎ型基板に、少なくとも出力部Ｐウ
ェル領域と、保護素子Ｐウェル領域とを形成された半導
体装置において、上記出力部Ｐウェル領域と、保護素子
Ｐウェル領域とは共通Ｐウェル領域とされ、出力信号を
伝送する配線及びこの配線に接続する素子は、上記共通
Ｐウェル領域に形成されるものである。
を解決するために、Ｎ型基板に、少なくとも出力部Ｐウ
ェル領域と、保護素子Ｐウェル領域とを形成された半導
体装置において、上記出力部Ｐウェル領域と、保護素子
Ｐウェル領域とは共通Ｐウェル領域とされ、出力信号を
伝送する配線及びこの配線に接続する素子は、上記共通
Ｐウェル領域に形成されるものである。
【００１８】
【発明の実施の形態】以下、この発明に係る半導体装置
の実施の形態の一例について、詳細に説明する。
の実施の形態の一例について、詳細に説明する。
【００１９】この半導体装置は、図１に示すように、Ｎ
型基板１の共通Ｐウェル２に、出力段としてのＮチャン
ネルＦＥＴと、保護素子としてのトランジスタと、これ
らＦＥＴ及びトランジスタとパッド４とを接続する配線
３とが形成されたものである。
型基板１の共通Ｐウェル２に、出力段としてのＮチャン
ネルＦＥＴと、保護素子としてのトランジスタと、これ
らＦＥＴ及びトランジスタとパッド４とを接続する配線
３とが形成されたものである。
【００２０】即ち、この半導体装置は、上記図３におい
て示した従来の半導体装置における出力部Ｐウェル６
と、保護素子Ｐウェル５とが連結されて共通Ｐウェル２
とされたものである。
て示した従来の半導体装置における出力部Ｐウェル６
と、保護素子Ｐウェル５とが連結されて共通Ｐウェル２
とされたものである。
【００２１】共通Ｐ型ウェル２には、第１の高濃度Ｎ型
領域１１と、第２の高濃度Ｎ型領域１２と、第３の高濃
度Ｎ型領域１３と、第４の高濃度Ｎ型領域１５と、第１
の高濃度Ｐ型領域１４と、第２の高濃度Ｐ型領域１６
と、第３の高濃度Ｐ型領域１７と、第１のゲート１８
と、第２のゲート１９とが形成されている。
領域１１と、第２の高濃度Ｎ型領域１２と、第３の高濃
度Ｎ型領域１３と、第４の高濃度Ｎ型領域１５と、第１
の高濃度Ｐ型領域１４と、第２の高濃度Ｐ型領域１６
と、第３の高濃度Ｐ型領域１７と、第１のゲート１８
と、第２のゲート１９とが形成されている。
【００２２】第１の高濃度Ｎ型領域１１と、第３の高濃
度Ｎ型領域１３とは、所定距離離間されて形成され、こ
れらの間のチャンネルには絶縁層を介して第１のゲート
１８が被着され、ＮチャンネルＦＥＴを構成している。
この第１の高濃度Ｎ型領域１１はソース端子２１に、第
３の高濃度Ｎ型領域１３は上記配線３に、第１のゲート
１８はゲート端子２３に、それぞれ接続している。
度Ｎ型領域１３とは、所定距離離間されて形成され、こ
れらの間のチャンネルには絶縁層を介して第１のゲート
１８が被着され、ＮチャンネルＦＥＴを構成している。
この第１の高濃度Ｎ型領域１１はソース端子２１に、第
３の高濃度Ｎ型領域１３は上記配線３に、第１のゲート
１８はゲート端子２３に、それぞれ接続している。
【００２３】第２の高濃度Ｎ型領域１２と、第３の高濃
度Ｎ型領域１３とは、所定距離離間されて形成され、こ
れらの間のチャンネルには絶縁層を介して第２のゲート
１９が被着され、ＮチャンネルＦＥＴを構成している。
この第２の高濃度Ｎ型領域１２はドレイン端子２２に、
第３の高濃度Ｎ型領域１３は上記配線３に、第１のゲー
ト１９は入力端子２３に、それぞれ接続している。ま
た、第１の高濃度Ｐ型領域１４は、出力部Ｐウェル端子
２５に接続されている。
度Ｎ型領域１３とは、所定距離離間されて形成され、こ
れらの間のチャンネルには絶縁層を介して第２のゲート
１９が被着され、ＮチャンネルＦＥＴを構成している。
この第２の高濃度Ｎ型領域１２はドレイン端子２２に、
第３の高濃度Ｎ型領域１３は上記配線３に、第１のゲー
ト１９は入力端子２３に、それぞれ接続している。ま
た、第１の高濃度Ｐ型領域１４は、出力部Ｐウェル端子
２５に接続されている。
【００２４】第４の高濃度Ｎ型領域１５と第２の高濃度
Ｐ型領域１６、同じく第４の高濃度Ｎ型領域１５と第３
の高濃度Ｐ型領域１７は、それぞれ所定距離離間されて
形成され、保護トランジスタを構成している。
Ｐ型領域１６、同じく第４の高濃度Ｎ型領域１５と第３
の高濃度Ｐ型領域１７は、それぞれ所定距離離間されて
形成され、保護トランジスタを構成している。
【００２５】第４の高濃度Ｎ型領域１５は上記配線３
と、第２の高濃度Ｐ型領域１６及び第３の高濃度Ｐ型領
域１７は保護素子Ｐウェル端子２６と接続されている。
と、第２の高濃度Ｐ型領域１６及び第３の高濃度Ｐ型領
域１７は保護素子Ｐウェル端子２６と接続されている。
【００２６】上記配線３は、絶縁層を介してこの基板上
に形成された導電層であり、第３の高濃度Ｎ型領域１３
と、第４の高濃度Ｎ型領域１５と、パッド４とを接続し
ている。
に形成された導電層であり、第３の高濃度Ｎ型領域１３
と、第４の高濃度Ｎ型領域１５と、パッド４とを接続し
ている。
【００２７】第１の高濃度Ｐ型領域１４は、出力部Ｐウ
ェル端子２５に接続されている。また、このＮ型基板１
には、複数の高濃度Ｎ型領域３１が形成され、それぞれ
サブストレート電圧端子２７に接続されている。
ェル端子２５に接続されている。また、このＮ型基板１
には、複数の高濃度Ｎ型領域３１が形成され、それぞれ
サブストレート電圧端子２７に接続されている。
【００２８】このように、この半導体装置においては、
上記配線３と、パッド４との出力回りの部分が、Ｎ型基
板１から共通Ｐウェル２を介して隔てられ、電気的に隔
離されている。従って、例えばＣＣＤ固体撮像素子部の
電子シャッタのパルスによってＮ型基板１に加えられる
サブストレート電位の変動が、出力信号にバックゲート
効果として反映する程度は縮減される。
上記配線３と、パッド４との出力回りの部分が、Ｎ型基
板１から共通Ｐウェル２を介して隔てられ、電気的に隔
離されている。従って、例えばＣＣＤ固体撮像素子部の
電子シャッタのパルスによってＮ型基板１に加えられる
サブストレート電位の変動が、出力信号にバックゲート
効果として反映する程度は縮減される。
【００２９】次に、ＣＣＤ固体撮像素子部から供給され
る信号に対して上記ＦＥＴを出力段として用いる形態の
一例について説明する。
る信号に対して上記ＦＥＴを出力段として用いる形態の
一例について説明する。
【００３０】このＣＣＤ固体撮像素子部１０２は、図２
に示すように、この半導体装置を構成する半導体チップ
１０１の一部として一体に形成されたものである。ここ
では、簡単のために第１のＦＥＴ１０３と、第２のＦＥ
Ｔ１０４とが図示され、保護トランジスタは省略されて
いる。
に示すように、この半導体装置を構成する半導体チップ
１０１の一部として一体に形成されたものである。ここ
では、簡単のために第１のＦＥＴ１０３と、第２のＦＥ
Ｔ１０４とが図示され、保護トランジスタは省略されて
いる。
【００３１】このＩＣチップ１０１は、端子としては、
ソース電圧端子２１と、ゲート電圧端子２３と、ドレイ
ン電圧端子２２と、ウェルグランド端子２５と、サブス
トレート電圧端子２７と、出力電圧端子１０５とを有し
ている。
ソース電圧端子２１と、ゲート電圧端子２３と、ドレイ
ン電圧端子２２と、ウェルグランド端子２５と、サブス
トレート電圧端子２７と、出力電圧端子１０５とを有し
ている。
【００３２】このＩＣチップ１０１における各部の働き
を信号の流れに従って説明すると、ＣＣＤ固体撮像素子
部１０２から、第１のＦＥＴ１０３のゲートに入力した
信号は、この第１のＦＥＴ１０３のソースに接続する出
力電圧端子１０５から出力される。この第１のＦＥＴ１
０３のソース及び出力電圧端子１０５にドレインが接続
される第２のＦＥＴ１０４は、ゲート電圧端子ＶＧＧか
ら印加されるゲート電圧により制御され、上記第１のＦ
ＥＴ１０３の負荷として作用する。
を信号の流れに従って説明すると、ＣＣＤ固体撮像素子
部１０２から、第１のＦＥＴ１０３のゲートに入力した
信号は、この第１のＦＥＴ１０３のソースに接続する出
力電圧端子１０５から出力される。この第１のＦＥＴ１
０３のソース及び出力電圧端子１０５にドレインが接続
される第２のＦＥＴ１０４は、ゲート電圧端子ＶＧＧか
ら印加されるゲート電圧により制御され、上記第１のＦ
ＥＴ１０３の負荷として作用する。
【００３３】上記第１のＦＥＴ１０３のドレインにはド
レイン電圧端子２２からドレイン電圧ＶＤＤが、第２の
ＦＥＴのソースにはソース電圧端子２１からソース電圧
ＶＳＳがそれぞれ供給される。なお、出力電圧端子１０
５とウェルグランド端子２５間には、保護素子として図
示されないトランジスタが形成されている。
レイン電圧端子２２からドレイン電圧ＶＤＤが、第２の
ＦＥＴのソースにはソース電圧端子２１からソース電圧
ＶＳＳがそれぞれ供給される。なお、出力電圧端子１０
５とウェルグランド端子２５間には、保護素子として図
示されないトランジスタが形成されている。
【００３４】続いて、このＩＣチップ１０１における、
図１に示した半導体装置の構造について説明する。
図１に示した半導体装置の構造について説明する。
【００３５】上述したように、このＩＣチップ１０１
は、同図にて示した出力段のＦＥＴに加えてＣＣＤ固体
撮像部１０２を有するものである。具体的には、同図に
おける第２の高濃度Ｎ型領域１２、第２のゲート１９、
第３の高濃度型領域１３からなるＮチャンネルＦＥＴ
は、このＩＣチップ１０１の第１のＦＥＴ１０３に対応
している。また、同図おける第３の高濃度Ｎ型領域１
３、第１のゲート１８、第１の高濃度型領域１１からな
るＮチャンネルＦＥＴは、このＩＣチップ１０１の第２
のＦＥＴ１０４に対応している。
は、同図にて示した出力段のＦＥＴに加えてＣＣＤ固体
撮像部１０２を有するものである。具体的には、同図に
おける第２の高濃度Ｎ型領域１２、第２のゲート１９、
第３の高濃度型領域１３からなるＮチャンネルＦＥＴ
は、このＩＣチップ１０１の第１のＦＥＴ１０３に対応
している。また、同図おける第３の高濃度Ｎ型領域１
３、第１のゲート１８、第１の高濃度型領域１１からな
るＮチャンネルＦＥＴは、このＩＣチップ１０１の第２
のＦＥＴ１０４に対応している。
【００３６】さらに、同図の共通Ｐウェル２に形成され
た配線３及びパッド４は、このＩＣチップ１０１の出力
電圧端子１０５に接続するものである。また、同図の第
４の高濃度Ｎ型領域１５、第２の高濃度Ｐ型領域１６、
第３の高濃度Ｐ型領域１７にてなるトランジスタは、図
示されていないが、このＩＣチップ１０１の出力電圧端
子１０５とウェルグランド端子２５との間に挿入されて
保護素子となる。
た配線３及びパッド４は、このＩＣチップ１０１の出力
電圧端子１０５に接続するものである。また、同図の第
４の高濃度Ｎ型領域１５、第２の高濃度Ｐ型領域１６、
第３の高濃度Ｐ型領域１７にてなるトランジスタは、図
示されていないが、このＩＣチップ１０１の出力電圧端
子１０５とウェルグランド端子２５との間に挿入されて
保護素子となる。
【００３７】そして、このＩＣチップ１０１において
は、共通Ｐウェル２を形成し、配線、パッド等の出力回
りの部分はこの共通Ｐウェル２に形成している。
は、共通Ｐウェル２を形成し、配線、パッド等の出力回
りの部分はこの共通Ｐウェル２に形成している。
【００３８】なお、同図中のソース電圧端子２１、ドレ
イン電圧端子２２、ゲート電圧端子２３、ウェルグラン
ド電圧端子２５、サブストレート電圧端子２７は、この
ＩＣチップ１０１におけるそれぞれ同じ番号を付した箇
所に接続している。
イン電圧端子２２、ゲート電圧端子２３、ウェルグラン
ド電圧端子２５、サブストレート電圧端子２７は、この
ＩＣチップ１０１におけるそれぞれ同じ番号を付した箇
所に接続している。
【００３９】このようなＩＣチップ１０１は、上述の半
導体装置の特徴を備えている。即ち、このＩＣチップ１
０９は、ＣＣＤ撮像素子部１０２の電子シャッタのパル
スによってサブストレート電位が変動する場合にも、出
力電圧端子１０５に接続する配線、パッド等の出力回り
の部分を共通Ｐウェルに形成し、サブストレートと電気
的に隔離しているので、サブストレート電位の変動が出
力信号を変調するバックゲート効果の影響が軽減されて
いる。
導体装置の特徴を備えている。即ち、このＩＣチップ１
０９は、ＣＣＤ撮像素子部１０２の電子シャッタのパル
スによってサブストレート電位が変動する場合にも、出
力電圧端子１０５に接続する配線、パッド等の出力回り
の部分を共通Ｐウェルに形成し、サブストレートと電気
的に隔離しているので、サブストレート電位の変動が出
力信号を変調するバックゲート効果の影響が軽減されて
いる。
【００４０】なお、この実施の形態においては、第１の
導電型としてはＮ型、第２の導電型としてはＰ型として
例示したが、第１の導電型をＰ型、第２の導電型をＮ型
としてもよいことはもちろんである。
導電型としてはＮ型、第２の導電型としてはＰ型として
例示したが、第１の導電型をＰ型、第２の導電型をＮ型
としてもよいことはもちろんである。
【００４１】また、上記実施の形態においては出力電圧
の配線３及びパッド４について例示したが、抵抗、容
量、また、ソース電圧、ゲート電圧、ドレイン電圧の配
線及びパッド、その他の出力回りの部分もＰウェル２に
よってＮ型基板１より電気的に分離することによってバ
ックゲート効果の軽減を図ることができる。
の配線３及びパッド４について例示したが、抵抗、容
量、また、ソース電圧、ゲート電圧、ドレイン電圧の配
線及びパッド、その他の出力回りの部分もＰウェル２に
よってＮ型基板１より電気的に分離することによってバ
ックゲート効果の軽減を図ることができる。
【００４２】さらに、この発明はＣＣＤ撮像素子部１０
２に限られず、サブストレート電位が変動するような他
の装置に対して用いることにより、該装置のバックゲー
ト効果を縮減することができる。
２に限られず、サブストレート電位が変動するような他
の装置に対して用いることにより、該装置のバックゲー
ト効果を縮減することができる。
【００４３】そして、この発明は上記実施の形態におい
て示した領域の配置に限定されない。例えば、図１中の
Ｎ型基板１に形成された高濃度Ｎ型領域３１は、島上の
コンタクト領域を設けることにより、保護素子の近くで
コンタクトとを取ることが可能である。
て示した領域の配置に限定されない。例えば、図１中の
Ｎ型基板１に形成された高濃度Ｎ型領域３１は、島上の
コンタクト領域を設けることにより、保護素子の近くで
コンタクトとを取ることが可能である。
【００４４】
【発明の効果】以上述べたように、この発明に係る半導
体装置は、サブストレート電位の変動により出力信号が
変調されるバックゲート効果を軽減することができる。
従って、例えばＣＣＤ撮像素子のように電子シャッタの
パルスによりサブストレート電位が変動する素子におい
ては、外部のデカップリング容量付加が不要になり、部
品点数の削減のみならず、ＣＣＤ撮像素子側の端子数を
削減することができる。
体装置は、サブストレート電位の変動により出力信号が
変調されるバックゲート効果を軽減することができる。
従って、例えばＣＣＤ撮像素子のように電子シャッタの
パルスによりサブストレート電位が変動する素子におい
ては、外部のデカップリング容量付加が不要になり、部
品点数の削減のみならず、ＣＣＤ撮像素子側の端子数を
削減することができる。
【００４５】また、Ｎ型基板のＰウェルの共通化によ
り、Ｐウェルの分離用の基板領域が不要になるので、こ
の半導体装置のチップサイズを縮小することができる。
り、Ｐウェルの分離用の基板領域が不要になるので、こ
の半導体装置のチップサイズを縮小することができる。
【図１】この発明に係る半導体装置の実施の形態の一例
の断面図である。
の断面図である。
【図２】ＣＣＤ撮像素子部を有する上記半導体装置の回
路図である。
路図である。
【図３】従来の半導体装置の断面図である。
１ Ｎ型基板、２ 共通Ｐウェル、３ 配線、４ パッ
ド、１０２ ＣＣＤ撮像素子部
ド、１０２ ＣＣＤ撮像素子部
Claims (4)
- 【請求項１】 第１導電型基板に、少なくとも、出力段
の能動素子を形成された出力部第２導電型ウェル領域
と、保護素子を形成された保護素子第２導電型ウェル領
域とを形成された半導体装置において、 上記出力部第２導電型ウェル領域と、保護素子第２導電
型ウェル領域とは共通第２導電型ウェル領域とされ、 出力信号を伝送する配線及びこの配線に接続する素子
は、上記共通第２導電型ウェル領域に形成されることを
特徴とする半導体装置。 - 【請求項２】 上記第１の導電型はＮ型、上記第２の導
電型はＰ型であることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 上記第１の導電型はＰ型、上記第２の導
電型はＮ型であることを特徴とする請求項１記載の半導
体装置。 - 【請求項４】 電子シャッタ機能を有するＣＣＤ撮像素
子部を備え、このＣＣＤ撮像素子部からの信号が上記出
力段に供給されることを特徴とする請求項２記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12592897A JP3680488B2 (ja) | 1997-05-15 | 1997-05-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12592897A JP3680488B2 (ja) | 1997-05-15 | 1997-05-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321831A true JPH10321831A (ja) | 1998-12-04 |
| JP3680488B2 JP3680488B2 (ja) | 2005-08-10 |
Family
ID=14922432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12592897A Expired - Fee Related JP3680488B2 (ja) | 1997-05-15 | 1997-05-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3680488B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11312822A (ja) * | 1998-04-28 | 1999-11-09 | Seiko Instruments Inc | イメージセンサー |
| KR20020089587A (ko) * | 2001-05-23 | 2002-11-30 | 삼성전자 주식회사 | 공유벌크로 형성된 섹터구조를 갖는 불휘발성 반도체메모리 장치 |
| JP2005136290A (ja) * | 2003-10-31 | 2005-05-26 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
-
1997
- 1997-05-15 JP JP12592897A patent/JP3680488B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11312822A (ja) * | 1998-04-28 | 1999-11-09 | Seiko Instruments Inc | イメージセンサー |
| KR20020089587A (ko) * | 2001-05-23 | 2002-11-30 | 삼성전자 주식회사 | 공유벌크로 형성된 섹터구조를 갖는 불휘발성 반도체메모리 장치 |
| JP2005136290A (ja) * | 2003-10-31 | 2005-05-26 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3680488B2 (ja) | 2005-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH021928A (ja) | 半導体集積回路 | |
| KR100203311B1 (ko) | 배선 캐패시턴스를 감소시키기 위한 구조의 반도체 장치 | |
| US5087955A (en) | Input-output circuit of reduced device area for semicustom semiconductor integrated circuit | |
| US5663678A (en) | ESD protection device | |
| KR100197989B1 (ko) | 정전기 보호회로를 구비한 반도체장치 | |
| US6541840B1 (en) | On-chip capacitor | |
| JP3267479B2 (ja) | 半導体集積回路装置 | |
| JP3680488B2 (ja) | 半導体装置 | |
| JPH10125801A (ja) | 半導体集積回路装置 | |
| JP2602974B2 (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| US4868627A (en) | Complementary semiconductor integrated circuit device capable of absorbing noise | |
| US6771112B1 (en) | Semiconductor integrated circuit having pads with less input signal attenuation | |
| JPH08115985A (ja) | 低雑音の半導体集積回路 | |
| JP2000332201A (ja) | 半導体集積回路およびその製造方法 | |
| US7388401B2 (en) | Input/output circuit device | |
| JP3010911B2 (ja) | 半導体装置 | |
| JPH09232547A (ja) | 半導体集積回路 | |
| JP3349451B2 (ja) | 電荷転送素子 | |
| JP3186300B2 (ja) | 半導体装置 | |
| US7317238B2 (en) | Intrinsic decoupling capacitor | |
| JP3805662B2 (ja) | 半導体集積回路 | |
| JP3264370B2 (ja) | 半導体装置 | |
| JP2000252369A (ja) | 半導体装置 | |
| KR940004255B1 (ko) | 반도체 집적회로장치 | |
| JPH05326862A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050222 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050406 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050426 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050509 |
|
| LAPS | Cancellation because of no payment of annual fees |