JP2000332213A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 容量コンタクトと容量下部電極とを確実に接
続する際の工程数が多く、また、所望の蓄積容量を得る
ためには、シリンダの高さをより高くする必要があっ
た。 【解決手段】 容量キャパシタを形成する領域の下層に
あらかじめポリシリパッドを形成しておき、容量下部電
極形成時のエッチング時に、そのポリシリコンパッドを
同時にエッチバックすることでビット線と容量キャパシ
タ間の層間領域にも容量キャパシタを形成することを特
徴とする。
続する際の工程数が多く、また、所望の蓄積容量を得る
ためには、シリンダの高さをより高くする必要があっ
た。 【解決手段】 容量キャパシタを形成する領域の下層に
あらかじめポリシリパッドを形成しておき、容量下部電
極形成時のエッチング時に、そのポリシリコンパッドを
同時にエッチバックすることでビット線と容量キャパシ
タ間の層間領域にも容量キャパシタを形成することを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、とく
にＤＲＡＭのような記憶装置を構成する半導体装置の製
造方法に関し、チップサイズの低減や記憶容量の増大が
可能な方法に関する。
にＤＲＡＭのような記憶装置を構成する半導体装置の製
造方法に関し、チップサイズの低減や記憶容量の増大が
可能な方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックＲＡＭ）のセル
サイズは、チップサイズの低減や記憶容量の増大のた
め、縮小化が求められている。しかしながら、セルサイ
ズを縮小すると、容量キャパシタの表面積が小さくな
り、蓄積容量も低下してしまう。このため、シリンダや
フィンなどの構造にしたり、容量下部電極の表面を凸凹
にするＨＳＧを用いたりすることによって、容量キャパ
シタの表面積を大きくとり、蓄積容量を大きくする工夫
がなされている。
サイズは、チップサイズの低減や記憶容量の増大のた
め、縮小化が求められている。しかしながら、セルサイ
ズを縮小すると、容量キャパシタの表面積が小さくな
り、蓄積容量も低下してしまう。このため、シリンダや
フィンなどの構造にしたり、容量下部電極の表面を凸凹
にするＨＳＧを用いたりすることによって、容量キャパ
シタの表面積を大きくとり、蓄積容量を大きくする工夫
がなされている。
【０００３】図１０〜図１７に、従来のシリンダ型キャ
パシタの形成方法の工程の一例を示す。図１０に示すよ
うに、半導体基板２０１上に、素子分離膜２０２、拡散
層２０３、ゲート電極２０４、パッドコンタクト２０
７、およびビットコンタクト２０９が形成されている。
パシタの形成方法の工程の一例を示す。図１０に示すよ
うに、半導体基板２０１上に、素子分離膜２０２、拡散
層２０３、ゲート電極２０４、パッドコンタクト２０
７、およびビットコンタクト２０９が形成されている。
【０００４】次にビット線２１０を形成するために、フ
ォトレジスト（図示せず）をパターニングし、フォトレ
ジストをマスクにしてエッチングする。フォトレジスト
を除去後、絶縁層間膜２１１を成膜する。パッドコンタ
クト２０７と容量下部電極を電気的に接続するために、
容量コンタクトを形成する。
ォトレジスト（図示せず）をパターニングし、フォトレ
ジストをマスクにしてエッチングする。フォトレジスト
を除去後、絶縁層間膜２１１を成膜する。パッドコンタ
クト２０７と容量下部電極を電気的に接続するために、
容量コンタクトを形成する。
【０００５】さらに、層間絶縁膜２１１上にフォトレジ
スト２１２を塗布し、パターニングする。このフォトレ
ジスト２１２をマスクにして、パッドコンタクト２０７
の上面が露出するまで、層間膜膜２１２をエッチングす
る。フォトレジスト２１２除去後、図１２に示すよう
に、ビット線と容量コンタクトとのショートを防ぐた
め、容量コンタクト側壁に、窒化膜サイドウォール２１
３を形成し、容量コンタクト内にドープドポリシリコン
を埋め込み、ポリシリコンプラグ２１４を形成する。
スト２１２を塗布し、パターニングする。このフォトレ
ジスト２１２をマスクにして、パッドコンタクト２０７
の上面が露出するまで、層間膜膜２１２をエッチングす
る。フォトレジスト２１２除去後、図１２に示すよう
に、ビット線と容量コンタクトとのショートを防ぐた
め、容量コンタクト側壁に、窒化膜サイドウォール２１
３を形成し、容量コンタクト内にドープドポリシリコン
を埋め込み、ポリシリコンプラグ２１４を形成する。
【０００６】次に容量下部電極を形成する。まず、図１
３に示すように、層間絶縁膜２１２上に層間絶縁膜２１
５を０．６μｍ〜１．０μｍ成膜する。その後、フォト
レジスト２１６を塗布。パターニングする。フォトレジ
スト２１６をマスクにし、層間絶縁膜２１５をポリプラ
グ２１４が露出するまでエッチングする。フォトレジス
ト２１６除去後、図１４に示すように、ドープドポリシ
リコン２１７を５０ｎｍ〜０．１μｍ程度の膜厚で全面
に堆積させる。
３に示すように、層間絶縁膜２１２上に層間絶縁膜２１
５を０．６μｍ〜１．０μｍ成膜する。その後、フォト
レジスト２１６を塗布。パターニングする。フォトレジ
スト２１６をマスクにし、層間絶縁膜２１５をポリプラ
グ２１４が露出するまでエッチングする。フォトレジス
ト２１６除去後、図１４に示すように、ドープドポリシ
リコン２１７を５０ｎｍ〜０．１μｍ程度の膜厚で全面
に堆積させる。
【０００７】シリンダ型の下部電極を形成するために、
図１５のように、シリンダ内にエッチバック保護層２１
８を埋め込み、余分なドープドポリシリコン２１７をエ
ッチバックする。エッチバック保護層２１８は、例えば
フォトレジストなどを用いる。フォトレジストを全面に
塗布、露光することによって、シリンダ内部だけにフォ
トレジストを残すことでエッチバック保護層とする。
図１５のように、シリンダ内にエッチバック保護層２１
８を埋め込み、余分なドープドポリシリコン２１７をエ
ッチバックする。エッチバック保護層２１８は、例えば
フォトレジストなどを用いる。フォトレジストを全面に
塗布、露光することによって、シリンダ内部だけにフォ
トレジストを残すことでエッチバック保護層とする。
【０００８】ついで、図１６のように、ドープドポリシ
リコン２１７をエッチバックし、エッチバック保護層２
１８を除去後、容量窒化膜（図示せず）を成膜し、図１
７に示すように、容量上部電極２２０を形成する。その
後、層間絶縁膜２２１を成膜する。
リコン２１７をエッチバックし、エッチバック保護層２
１８を除去後、容量窒化膜（図示せず）を成膜し、図１
７に示すように、容量上部電極２２０を形成する。その
後、層間絶縁膜２２１を成膜する。
【０００９】
【発明が解決しようとする課題】このような従来の製造
方法の場合、 容量コンタクトと容量下部電極との接続
領域は小さく、両者を確実に接続するためには、エッチ
バック保護層によって、シリンダ内部に埋め込まれたド
ープドポリシリコンをエッチングされないようにする必
要があり、容量キャパシタ形成の工程数が多くなってし
まう。また、容量下部電極とビット線間を容量キャパシ
タとすることができず、所望の蓄積容量を得るために
は、シリンダの高さをより高くする必要を生じてしま
う。
方法の場合、 容量コンタクトと容量下部電極との接続
領域は小さく、両者を確実に接続するためには、エッチ
バック保護層によって、シリンダ内部に埋め込まれたド
ープドポリシリコンをエッチングされないようにする必
要があり、容量キャパシタ形成の工程数が多くなってし
まう。また、容量下部電極とビット線間を容量キャパシ
タとすることができず、所望の蓄積容量を得るために
は、シリンダの高さをより高くする必要を生じてしま
う。
【００１０】
【課題を解決するための手段】本発明によれば、素子分
離膜、拡散層、ゲート電極およびパッドコンタクトが形
成された半導体基板上に、ビット線を形成し、絶縁層間
膜を成膜後、パターニングを行い、パッドコンタクトの
上面が露出するまで、層間絶縁膜をエッチングし、ドー
プドポリシリコンを堆積させたのち、全面をエッチバッ
クしてポリシリコンパッドを形成する工程を備えた半導
体装置の製造方法において、前記ポリシリコンパッド上
に層間膜絶縁膜を成膜し、ついでドープドポリシリコン
を成膜し、フォトレジストをマスクにして、まず前記ド
ープドポリシリコンをエッチングし、さらに前記ポリシ
リコンパッドの上面が露出するまで前記層間膜絶縁膜を
エッチングし、前記フォトレジスト除去後、ドープドポ
リシリコンを堆積し、その後、前記ドープドポリシリコ
ンを全面エッチバックして容量下部電極を形成し、前記
容量下部電極上に容量上部電極を形成し、これによりビ
ット線と容量キャパシタ間の層間領域にも容量キャパシ
タを形成することを特徴とする半導体装置の製造方法が
提供される。
離膜、拡散層、ゲート電極およびパッドコンタクトが形
成された半導体基板上に、ビット線を形成し、絶縁層間
膜を成膜後、パターニングを行い、パッドコンタクトの
上面が露出するまで、層間絶縁膜をエッチングし、ドー
プドポリシリコンを堆積させたのち、全面をエッチバッ
クしてポリシリコンパッドを形成する工程を備えた半導
体装置の製造方法において、前記ポリシリコンパッド上
に層間膜絶縁膜を成膜し、ついでドープドポリシリコン
を成膜し、フォトレジストをマスクにして、まず前記ド
ープドポリシリコンをエッチングし、さらに前記ポリシ
リコンパッドの上面が露出するまで前記層間膜絶縁膜を
エッチングし、前記フォトレジスト除去後、ドープドポ
リシリコンを堆積し、その後、前記ドープドポリシリコ
ンを全面エッチバックして容量下部電極を形成し、前記
容量下部電極上に容量上部電極を形成し、これによりビ
ット線と容量キャパシタ間の層間領域にも容量キャパシ
タを形成することを特徴とする半導体装置の製造方法が
提供される。
【００１１】すなわち本発明の特徴は、容量キャパシタ
を形成する領域に、あらかじめポリシリコンパッドを形
成しておき、そのポリシリコンパッド上に容量キャパシ
タを形成することにある。
を形成する領域に、あらかじめポリシリコンパッドを形
成しておき、そのポリシリコンパッド上に容量キャパシ
タを形成することにある。
【００１２】本発明方法の工程を示すと、素子分離、ゲ
ート電極、パッドコンタクト、ビットコンタクト、ビッ
ト線が形成されている半導体基板上に、フォトレジスト
をパターニングする。このフォトレジストをマスクにし
て、層間絶縁膜をエッチングし、フォトレジストを除去
後、ドープドポリシリコンを堆積し、エッチバックする
ことでポリシリコンパッドを形成する。ポリシリコンパ
ッド上に酸化膜、ドープドポリシリコンを成膜し、フォ
トレジストをパターニングする。その後、ドープドポリ
シリコン、酸化膜を順次エッチングし、ドープドポリシ
リコンを堆積する。容量下部電極を形成するために、ド
ープドポリシリコンをエッチバックする。
ート電極、パッドコンタクト、ビットコンタクト、ビッ
ト線が形成されている半導体基板上に、フォトレジスト
をパターニングする。このフォトレジストをマスクにし
て、層間絶縁膜をエッチングし、フォトレジストを除去
後、ドープドポリシリコンを堆積し、エッチバックする
ことでポリシリコンパッドを形成する。ポリシリコンパ
ッド上に酸化膜、ドープドポリシリコンを成膜し、フォ
トレジストをパターニングする。その後、ドープドポリ
シリコン、酸化膜を順次エッチングし、ドープドポリシ
リコンを堆積する。容量下部電極を形成するために、ド
ープドポリシリコンをエッチバックする。
【００１３】本発明によれば、容量キャパシタを形成す
る領域の下層全面にポリシリコンパッドを形成してある
ため、容量下部電極形成時にエッチバック保護層を必要
としない。また、ドープドポリシリコンのエッチバック
時にポリシリコンパッドをエッチングするため、容量下
部電極とビット線間を容量キャパシタとすることがで
き、シリンダの高さを高くせずに蓄積容量を増大するこ
とができる。
る領域の下層全面にポリシリコンパッドを形成してある
ため、容量下部電極形成時にエッチバック保護層を必要
としない。また、ドープドポリシリコンのエッチバック
時にポリシリコンパッドをエッチングするため、容量下
部電極とビット線間を容量キャパシタとすることがで
き、シリンダの高さを高くせずに蓄積容量を増大するこ
とができる。
【００１４】
【発明の実施の形態】本発明の一実施の形態について図
１〜図９を用いて説明する。
１〜図９を用いて説明する。
【００１５】まず、図１に示すように、半導体基板１０
１上に、素子分離膜１０２、拡散層１０３、ゲート電極
１０４およびパッドコンタクト１０７を形成する。
１上に、素子分離膜１０２、拡散層１０３、ゲート電極
１０４およびパッドコンタクト１０７を形成する。
【００１６】素子分離膜１０２は、ＬＯＣＯＳ法あるい
はＳＴＩ(Shallow Trench Isolation)によって形成す
る。ゲート電極１０４は、例えば、ゲート酸化膜５ｎｍ
〜１０ｎｍ、ポリシリコン０．１μｍ、タングステンシ
リサイド０．１２μｍを順次堆積することによって形成
される、ポリサイド構造を用いて形成する。
はＳＴＩ(Shallow Trench Isolation)によって形成す
る。ゲート電極１０４は、例えば、ゲート酸化膜５ｎｍ
〜１０ｎｍ、ポリシリコン０．１μｍ、タングステンシ
リサイド０．１２μｍを順次堆積することによって形成
される、ポリサイド構造を用いて形成する。
【００１７】本実施の形態では、ゲート電極１０４をシ
リコン窒化膜からなるマスク窒化膜１０５で包んだセル
フアライン構造が採用されている。また、パッドコンタ
クト１０７は、層間絶縁膜１０６にコンタクトを開口
し、ドープドポリシリコン０．５μｍ〜０．８μｍ堆積
し、エッチバックすることで形成する。
リコン窒化膜からなるマスク窒化膜１０５で包んだセル
フアライン構造が採用されている。また、パッドコンタ
クト１０７は、層間絶縁膜１０６にコンタクトを開口
し、ドープドポリシリコン０．５μｍ〜０．８μｍ堆積
し、エッチバックすることで形成する。
【００１８】次に図２に示すように、ビット線１１０を
形成する。ビット線１１０も、ゲート電極と同様に、ビ
ット線をシリコン窒化膜からなるマスク窒化膜１１１で
包み、セルフアライン構造とする。ビット線１１０を形
成後、絶縁層間膜１１２を成膜する。層間絶縁膜１０
６、１０８、１１２は、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、Ｕ
ＳＧなどの酸化膜を用いる。
形成する。ビット線１１０も、ゲート電極と同様に、ビ
ット線をシリコン窒化膜からなるマスク窒化膜１１１で
包み、セルフアライン構造とする。ビット線１１０を形
成後、絶縁層間膜１１２を成膜する。層間絶縁膜１０
６、１０８、１１２は、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、Ｕ
ＳＧなどの酸化膜を用いる。
【００１９】絶縁層間膜１１２を成膜後、図３に示すよ
うに、フォトレジスト１１３を塗布してパターニングを
行い、フォトレジスト１１３をマスクにして、図４に示
すように、パッドコンタクト１０７の上面が露出するま
で、層間絶縁膜１１２、１０８、１０６をエッチングす
る。ついでフォトレジスト１１３を除去後、ドープドポ
リシリコンを０．５μｍ〜１μｍ堆積させ、全面をエッ
チバックし、ポリシリコンパッド１１４を形成する。
うに、フォトレジスト１１３を塗布してパターニングを
行い、フォトレジスト１１３をマスクにして、図４に示
すように、パッドコンタクト１０７の上面が露出するま
で、層間絶縁膜１１２、１０８、１０６をエッチングす
る。ついでフォトレジスト１１３を除去後、ドープドポ
リシリコンを０．５μｍ〜１μｍ堆積させ、全面をエッ
チバックし、ポリシリコンパッド１１４を形成する。
【００２０】ついで、ポリシリコンパッド１１４上に容
量下部電極を形成するために、図５に示すように、層間
膜絶縁膜１１５を０．５μｍ〜１μｍ、ついで、ドープ
ドポリシリコン１１６を０．１μｍ〜０．２μｍ成膜
し、フォトレジスト１１７を塗布、パターニングする。
次に図６に示すように、フォトレジスト１１７をマスク
にし、まずドープドポリシリコン１１６をエッチング
し、さらにポリシリコンパッド１１４の上面が露出する
まで層間膜絶縁膜１１５をエッチングする。
量下部電極を形成するために、図５に示すように、層間
膜絶縁膜１１５を０．５μｍ〜１μｍ、ついで、ドープ
ドポリシリコン１１６を０．１μｍ〜０．２μｍ成膜
し、フォトレジスト１１７を塗布、パターニングする。
次に図６に示すように、フォトレジスト１１７をマスク
にし、まずドープドポリシリコン１１６をエッチング
し、さらにポリシリコンパッド１１４の上面が露出する
まで層間膜絶縁膜１１５をエッチングする。
【００２１】その後、フォトレジスト１１７を除去し、
ドープドポリシリコン１１８を５０ｎｍ〜１００ｎｍ堆
積する。図７に示すように、ドープドポリシリコン１１
６および１１８を全面エッチバックすることによって、
容量下部電極１１９を形成する。図８は、図７のビット
線を垂直方向からみた断面構造を示している。
ドープドポリシリコン１１８を５０ｎｍ〜１００ｎｍ堆
積する。図７に示すように、ドープドポリシリコン１１
６および１１８を全面エッチバックすることによって、
容量下部電極１１９を形成する。図８は、図７のビット
線を垂直方向からみた断面構造を示している。
【００２２】その後、容量下部電極１１９上に、容量窒
化膜（図示せず）を成膜後、容量上部電極１２０を形成
し、ついで全体を覆う層間膜絶縁膜を形成する。
化膜（図示せず）を成膜後、容量上部電極１２０を形成
し、ついで全体を覆う層間膜絶縁膜を形成する。
【００２３】
【発明の効果】以上に説明したように本発明の半導体の
製造方法によれば、容量キャパシタを形成する領域の下
層にあらかじめポリシリパッドを形成しておき、容量下
部電極形成時のエッチング時に、そのポリシリコンパッ
ドを同時にエッチバックすることでビット線と容量キャ
パシタ間の層間領域にも容量キャパシタを形成すること
により、下部電極の形成時に、エッチバック保護層は必
要でなくなり、キャパシタ容量を形成するのに必要な工
程数を低減させることができる。また、ドープドポリシ
リコンのエッチバック時にポリシリコンパッドをエッチ
ングするため、容量下部電極とビット線間を容量キャパ
シタとすることができ、シリンダの高さを高くせずに蓄
積容量を増大することができる。
製造方法によれば、容量キャパシタを形成する領域の下
層にあらかじめポリシリパッドを形成しておき、容量下
部電極形成時のエッチング時に、そのポリシリコンパッ
ドを同時にエッチバックすることでビット線と容量キャ
パシタ間の層間領域にも容量キャパシタを形成すること
により、下部電極の形成時に、エッチバック保護層は必
要でなくなり、キャパシタ容量を形成するのに必要な工
程数を低減させることができる。また、ドープドポリシ
リコンのエッチバック時にポリシリコンパッドをエッチ
ングするため、容量下部電極とビット線間を容量キャパ
シタとすることができ、シリンダの高さを高くせずに蓄
積容量を増大することができる。
【図１】本発明の一実施の形態による半導体の製造方法
における工程断面図。
における工程断面図。
【図２】本発明の一実施の形態による半導体の製造方法
における工程断面図。
における工程断面図。
【図３】本発明の一実施の形態による半導体の製造方法
における工程断面図。
における工程断面図。
【図４】本発明の一実施の形態による半導体の製造方法
における工程断面図。
における工程断面図。
【図５】本発明の一実施の形態による半導体の製造方法
における工程断面図。
における工程断面図。
【図６】本発明の一実施の形態による半導体の製造方法
における工程断面図。
における工程断面図。
【図７】本発明の一実施の形態による半導体の製造方法
における工程断面図。
における工程断面図。
【図８】本発明の一実施の形態による半導体の製造方法
における工程断面図。
における工程断面図。
【図９】本発明の一実施の形態による半導体の製造方法
における工程断面図。
における工程断面図。
【図１０】従来の半導体の製造方法における工程断面
図。
図。
【図１１】従来の半導体の製造方法における工程断面
図。
図。
【図１２】従来の半導体の製造方法における工程断面
図。
図。
【図１３】従来の半導体の製造方法における工程断面
図。
図。
【図１４】従来の半導体の製造方法における工程断面
図。
図。
【図１５】従来の半導体の製造方法における工程断面
図。
図。
【図１６】従来の半導体の製造方法における工程断面
図。
図。
【図１７】従来の半導体の製造方法における工程断面
図。
図。
１０１ 半導体基板 １０２ 素子分離膜 １０３ 拡散層 １０４ ゲート電極 １０５，１１１ マスク窒化膜 １０６，１０８，１１２，１１５，１２０ 絶縁層間膜 １０７ パッドコンタクト １０９ ビットコンタクト １１０ ビット線 １１３，１１７ フォトレジスト １１４ ポリシリコンパッド １１６，１１８ ドープドポリシリコン １１８ 容量下部電極 １１９ 容量上部電極
Claims (1)
- 【請求項１】 素子分離膜、拡散層、ゲート電極および
パッドコンタクトが形成された半導体基板上に、ビット
線を形成し、絶縁層間膜を成膜後、パターニングを行
い、パッドコンタクトの上面が露出するまで、層間絶縁
膜をエッチングし、ドープドポリシリコンを堆積させた
のち、全面をエッチバックしてポリシリコンパッドを形
成する工程を備えた半導体装置の製造方法において、 前記ポリシリコンパッド上に層間膜絶縁膜を成膜し、つ
いでドープドポリシリコンを成膜し、フォトレジストを
マスクにして、まず前記ドープドポリシリコンをエッチ
ングし、さらに前記ポリシリコンパッドの上面が露出す
るまで前記層間膜絶縁膜をエッチングし、前記フォトレ
ジスト除去後、ドープドポリシリコンを堆積し、その
後、前記ドープドポリシリコンを全面エッチバックして
容量下部電極を形成し、前記容量下部電極上に容量上部
電極を形成し、これによりビット線と容量キャパシタ間
の層間領域にも容量キャパシタを形成することを特徴と
する半導体装置の製造方法。
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