JPH11330400A - ダイナミックｒａｍセルキャパシタの製造方法 - Google Patents
ダイナミックｒａｍセルキャパシタの製造方法Info
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- JPH11330400A JPH11330400A JP11072638A JP7263899A JPH11330400A JP H11330400 A JPH11330400 A JP H11330400A JP 11072638 A JP11072638 A JP 11072638A JP 7263899 A JP7263899 A JP 7263899A JP H11330400 A JPH11330400 A JP H11330400A
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
(57)【要約】 （修正有）
【課題】 ダイナミックＲＡＭセルキャパシタの製造方
法を提供する。 【解決手段】 半導体基板上に形成された第１絶縁膜１
０８がエッチングされてストレージコンタクトホール１
２０が形成され、これが第１導電膜に充填されてストレ
ージコンタクトプラグ１２２が形成され、これを含んで
第１絶縁膜上に第２導電膜１２４及び所定厚さを有する
厚い第２絶縁膜１２６が順次形成され、ストレージノー
ド形成領域１２７にある第２導電膜が露出されるように
マスクが使用されて第２絶縁膜１２６がエッチングされ
る。露出された領域が第３導電膜に充填され、第２絶縁
膜が除去されて第３導電膜パターンが形成され、この両
側の第１絶縁膜が露出されるように第２導電膜がエッチ
ングされ、第２導電膜と第３導電膜で構成されるストレ
ージノードが形成される。
法を提供する。 【解決手段】 半導体基板上に形成された第１絶縁膜１
０８がエッチングされてストレージコンタクトホール１
２０が形成され、これが第１導電膜に充填されてストレ
ージコンタクトプラグ１２２が形成され、これを含んで
第１絶縁膜上に第２導電膜１２４及び所定厚さを有する
厚い第２絶縁膜１２６が順次形成され、ストレージノー
ド形成領域１２７にある第２導電膜が露出されるように
マスクが使用されて第２絶縁膜１２６がエッチングされ
る。露出された領域が第３導電膜に充填され、第２絶縁
膜が除去されて第３導電膜パターンが形成され、この両
側の第１絶縁膜が露出されるように第２導電膜がエッチ
ングされ、第２導電膜と第３導電膜で構成されるストレ
ージノードが形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、より具体的にはＤＲＡＭセルキャパシタの
製造方法に関する。
方法に係り、より具体的にはＤＲＡＭセルキャパシタの
製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭの集積度が１Ｇレベルに増加さ
れながら、セルトランジスタの大きさだけではなく、セ
ルトランジスタが占めうる面積も縮んだ。これにより、
セルトランジスタの大きさも減って、隣接した二個のセ
ルトランジスタ間にある絶縁層の幅も縮んだ。
れながら、セルトランジスタの大きさだけではなく、セ
ルトランジスタが占めうる面積も縮んだ。これにより、
セルトランジスタの大きさも減って、隣接した二個のセ
ルトランジスタ間にある絶縁層の幅も縮んだ。
【０００３】ところが、セルトランジスタの間の絶縁層
は、ストレージノードとセルトランジスタを電気的に連
結させるストレージコンタクトが形成される領域なの
で、ＤＲＡＭ装置の性能に影響を与えない限度内でスト
レージコンタクト直径の減少は必至であった。
は、ストレージノードとセルトランジスタを電気的に連
結させるストレージコンタクトが形成される領域なの
で、ＤＲＡＭ装置の性能に影響を与えない限度内でスト
レージコンタクト直径の減少は必至であった。
【０００４】又、セルトランジスタの大きさは減って
も、セルキャパシタのキャパシタンスは減り得ないので
セルキャパシタのキャパシタンスが確保できるいろいろ
なＤＲＡＭセルキャパシタの製造方法が考案された。そ
の中の一つがストレージノードの表面積がＸ軸、Ｙ軸へ
縮む量だけ、Ｚ軸へストレージノードを高め、縮んだ表
面積を補償することにより、セルキャパシタのキャパシ
タンスを確保する方法である。
も、セルキャパシタのキャパシタンスは減り得ないので
セルキャパシタのキャパシタンスが確保できるいろいろ
なＤＲＡＭセルキャパシタの製造方法が考案された。そ
の中の一つがストレージノードの表面積がＸ軸、Ｙ軸へ
縮む量だけ、Ｚ軸へストレージノードを高め、縮んだ表
面積を補償することにより、セルキャパシタのキャパシ
タンスを確保する方法である。
【０００５】しかし、これは前述したようにストレージ
コンタクトの直径が小さくなり、ストレージノードの高
さは増加することにより異なる新たな問題点が発生す
る。
コンタクトの直径が小さくなり、ストレージノードの高
さは増加することにより異なる新たな問題点が発生す
る。
【０００６】図１は、従来によるＤＲＡＭセルキャパシ
タを示す図面である。
タを示す図面である。
【０００７】図１を参照すると、半導体基板１０上にゲ
−ト酸化膜(図示せず)を間に置いてゲ−ト電極１４が形
成される。ゲ−ト電極１４両側にある半導体基板１０内
にソ−ス／ドレ−ン領域１６が形成される。ゲ−ト電極
１６を含んで半導体基板１０上に酸化膜１８が形成され
る。
−ト酸化膜(図示せず)を間に置いてゲ−ト電極１４が形
成される。ゲ−ト電極１４両側にある半導体基板１０内
にソ−ス／ドレ−ン領域１６が形成される。ゲ−ト電極
１６を含んで半導体基板１０上に酸化膜１８が形成され
る。
【０００８】酸化膜１８を突き抜けてソ−ス／ドレ−ン
領域１６と電気的に接続されるようにストレージコンタ
クトプラグ２２が形成される。ストレージコンタクトプ
ラグ２２を含んで絶縁膜１８上にポリシリコン膜が１０
０００オングストロームの厚さで形成され、ポリシリコ
ン膜上にストレージノードを定義してホトレジスト膜が
パタ−ニングされ、ストレージノードを除外したポリシ
リコン膜をエッチバック工程でエッチングしてストレー
ジノード２４が形成される。
領域１６と電気的に接続されるようにストレージコンタ
クトプラグ２２が形成される。ストレージコンタクトプ
ラグ２２を含んで絶縁膜１８上にポリシリコン膜が１０
０００オングストロームの厚さで形成され、ポリシリコ
ン膜上にストレージノードを定義してホトレジスト膜が
パタ−ニングされ、ストレージノードを除外したポリシ
リコン膜をエッチバック工程でエッチングしてストレー
ジノード２４が形成される。
【０００９】ポリシリコン膜がエッチングされる工程に
おいて、ストレージノード即ち、ポリシリコン膜１００
００オングストロームに対するエッチバック工程（約１
５０００オングストロームの厚さのポリシリコン膜除去
工程が適用される）が遂行されるので、ストレージコン
タクトプラグの上部領域と酸化膜界面領域でのポリシリ
コン膜に対して相当な過エッチングが発生する。
おいて、ストレージノード即ち、ポリシリコン膜１００
００オングストロームに対するエッチバック工程（約１
５０００オングストロームの厚さのポリシリコン膜除去
工程が適用される）が遂行されるので、ストレージコン
タクトプラグの上部領域と酸化膜界面領域でのポリシリ
コン膜に対して相当な過エッチングが発生する。
【００１０】ストレージコンタクトプラグに対してスト
レージノードが誤整列（ｍｉｓ−ａｌｉｇｎｍｅｎｔ）
された場合、過エッチングによりストレージコンタクト
プラグの上部領域と酸化膜界面部位のストレージノー
ド、ポリシリコン膜がさらに過エッチングされる。これ
により、図１に示されたように、ストレージコンタクト
プラグの上部領域と酸化膜界面部位は高さが１００００
オングストロームのストレージノードを支える能力を喪
失する。これにより、後続洗浄工程でストレージノード
は倒れ、ＤＲＡＭ装置に所望でない電気的ショ−トが発
生し、不良なメモリセルが形成される問題が発生する。
レージノードが誤整列（ｍｉｓ−ａｌｉｇｎｍｅｎｔ）
された場合、過エッチングによりストレージコンタクト
プラグの上部領域と酸化膜界面部位のストレージノー
ド、ポリシリコン膜がさらに過エッチングされる。これ
により、図１に示されたように、ストレージコンタクト
プラグの上部領域と酸化膜界面部位は高さが１００００
オングストロームのストレージノードを支える能力を喪
失する。これにより、後続洗浄工程でストレージノード
は倒れ、ＤＲＡＭ装置に所望でない電気的ショ−トが発
生し、不良なメモリセルが形成される問題が発生する。
【００１１】
【発明が解決しようとする課題】本発明の目的は、スト
レージノードの形成のためのポリシリコン膜のエッチン
グ工程でストレージコンタクトの入口部分と酸化膜界面
部位のポリシリコン膜が過エッチングされ、後続洗浄工
程でストレージノードが倒れることが防止できるＤＲＡ
Ｍセルキャパシタ製造方法を提供することにある。
レージノードの形成のためのポリシリコン膜のエッチン
グ工程でストレージコンタクトの入口部分と酸化膜界面
部位のポリシリコン膜が過エッチングされ、後続洗浄工
程でストレージノードが倒れることが防止できるＤＲＡ
Ｍセルキャパシタ製造方法を提供することにある。
【００１２】本発明の他の目的は、良好なパターンのス
トレージノードが形成できるＤＲＡＭセルキャパシタの
製造方法を提供することにある。
トレージノードが形成できるＤＲＡＭセルキャパシタの
製造方法を提供することにある。
【００１３】
【課題を解決するための手段】前述した目的を達成する
ため提案された本発明の特徴によると、ＤＲＡＭセルキ
ャパシタの製造方法は半導体基板上に形成された第１絶
縁膜をエッチングしてストレージコンタクトホールを形
成する工程と、ストレージコンタクトホールを第１導電
膜に充填してストレージコンタクトプラグを形成する工
程と、ストレージコンタクトプラグを含んで、第１絶縁
膜上に第２導電膜及び所定の厚さを有する厚い第２絶縁
膜を順次に形成する工程と、ストレージノード形成領域
にある第２導電膜が露出されるように、ストレージノー
ド形成用マスクを使用して第２絶縁膜をエッチングする
工程と、露出された領域を第３導電膜に充填する工程
と、第２絶縁膜を除去して第３導電膜パターンを形成す
る工程と、第３導電膜パターンの両側にある第１絶縁膜
が露出されるように第２導電膜をエッチングして、第２
導電膜と第３導電膜に構成されるストレージノードを形
成する工程とを含む。
ため提案された本発明の特徴によると、ＤＲＡＭセルキ
ャパシタの製造方法は半導体基板上に形成された第１絶
縁膜をエッチングしてストレージコンタクトホールを形
成する工程と、ストレージコンタクトホールを第１導電
膜に充填してストレージコンタクトプラグを形成する工
程と、ストレージコンタクトプラグを含んで、第１絶縁
膜上に第２導電膜及び所定の厚さを有する厚い第２絶縁
膜を順次に形成する工程と、ストレージノード形成領域
にある第２導電膜が露出されるように、ストレージノー
ド形成用マスクを使用して第２絶縁膜をエッチングする
工程と、露出された領域を第３導電膜に充填する工程
と、第２絶縁膜を除去して第３導電膜パターンを形成す
る工程と、第３導電膜パターンの両側にある第１絶縁膜
が露出されるように第２導電膜をエッチングして、第２
導電膜と第３導電膜に構成されるストレージノードを形
成する工程とを含む。
【００１４】前述した目的を達成するため提案された本
発明の特徴によると、半導体基板上に形成された第１絶
縁膜をエッチングしてストレージコンタクトホールを形
成する工程と、ストレージコンタクトホールが充填され
るように、ストレージコンタクトホールを含んで第１絶
縁膜上に第１導電膜を形成する工程と、第１導電膜上に
第２絶縁膜を形成する工程と、ストレージノード形成領
域の第１導電膜が露出されるように所定厚さの第２絶縁
膜をエッチングする工程と、第１導電膜が露出された領
域を第２導電膜に充填する工程と、第２絶縁膜を除去し
て第２導電膜パターンを形成する工程と、第２導電膜パ
ターンの両側にある第１絶縁膜が露出されるように第１
導電膜をエッチングして、第１導電膜と第２導電膜に構
成されるストレージノードを形成する工程とを含む。
発明の特徴によると、半導体基板上に形成された第１絶
縁膜をエッチングしてストレージコンタクトホールを形
成する工程と、ストレージコンタクトホールが充填され
るように、ストレージコンタクトホールを含んで第１絶
縁膜上に第１導電膜を形成する工程と、第１導電膜上に
第２絶縁膜を形成する工程と、ストレージノード形成領
域の第１導電膜が露出されるように所定厚さの第２絶縁
膜をエッチングする工程と、第１導電膜が露出された領
域を第２導電膜に充填する工程と、第２絶縁膜を除去し
て第２導電膜パターンを形成する工程と、第２導電膜パ
ターンの両側にある第１絶縁膜が露出されるように第１
導電膜をエッチングして、第１導電膜と第２導電膜に構
成されるストレージノードを形成する工程とを含む。
【００１５】図４を参照すると、本発明による新たなＤ
ＲＡＭセルキャパシタの製造方法は、ストレージコンタ
クトプラグを含んで、第１絶縁膜上に第２導電膜及び所
定厚さを有する厚い第２絶縁膜が順次に形成される。ス
トレージノード形成領域にある第２導電膜が露出される
ように第２絶縁膜がエッチングされる。第２導電膜が露
出された領域の第３導電膜に充填される。第２絶縁膜が
除去されて第３導電膜パターンが形成される。第３導電
膜パターンの両側にある第１絶縁膜が露出されるように
第２導電膜がエッチングされ、第２導電膜と第３導電膜
に構成されるストレージノードが形成される。このよう
なＤＲＡＭセルキャパシタの製造方法により、酸化膜が
エッチングしてストレージノード型が形成され、型内に
ポリシリコン膜が形成されることにより、既存のストレ
ージノードの高さ、即ち１００００オングストロームを
基準として遂行された過エッチング工程が排除できる。
従って、コンタクトプラグ入口部分でポリシリコン膜の
損傷が防止できて、後続洗浄工程でストレージノードが
倒れることが防止できる。
ＲＡＭセルキャパシタの製造方法は、ストレージコンタ
クトプラグを含んで、第１絶縁膜上に第２導電膜及び所
定厚さを有する厚い第２絶縁膜が順次に形成される。ス
トレージノード形成領域にある第２導電膜が露出される
ように第２絶縁膜がエッチングされる。第２導電膜が露
出された領域の第３導電膜に充填される。第２絶縁膜が
除去されて第３導電膜パターンが形成される。第３導電
膜パターンの両側にある第１絶縁膜が露出されるように
第２導電膜がエッチングされ、第２導電膜と第３導電膜
に構成されるストレージノードが形成される。このよう
なＤＲＡＭセルキャパシタの製造方法により、酸化膜が
エッチングしてストレージノード型が形成され、型内に
ポリシリコン膜が形成されることにより、既存のストレ
ージノードの高さ、即ち１００００オングストロームを
基準として遂行された過エッチング工程が排除できる。
従って、コンタクトプラグ入口部分でポリシリコン膜の
損傷が防止できて、後続洗浄工程でストレージノードが
倒れることが防止できる。
【００１６】
【発明の実施の形態】以下、図２乃至図５を参照して本
発明の実施形態を詳細に説明する。
発明の実施形態を詳細に説明する。
【００１７】図２乃至図５は、本発明によるＤＲＡＭセ
ルキャパシタの製造方法を順次に示した断面図である。
ルキャパシタの製造方法を順次に示した断面図である。
【００１８】先ず、図２を参照すると、本発明の実施形
態によるＤＲＡＭセルストレージノードの製造方法は、
半導体基板１００上に活性領域と非活性領域とを定義し
て素子隔離領域１０２が形成され、活性領域にゲ−ト酸
化膜を間に置いてゲ−ト電極１４が形成される。
態によるＤＲＡＭセルストレージノードの製造方法は、
半導体基板１００上に活性領域と非活性領域とを定義し
て素子隔離領域１０２が形成され、活性領域にゲ−ト酸
化膜を間に置いてゲ−ト電極１４が形成される。
【００１９】ゲ−ト電極１４の両側にある半導体基板１
００内にソ−ス／ドレ−ン領域１０６が形成される。
００内にソ−ス／ドレ−ン領域１０６が形成される。
【００２０】ゲ−ト電極１４を含んで半導体基板１００
上に第１絶縁膜１０８の酸化膜が形成される。ソ−ス／
ドレ−ン１０６の表面が露出されるようにストレージコ
ンタクトホール１２０が形成される。この場合、ストレ
ージコンタクトホール１２０の上部直径は１００ｎｍ−
１３０ｎｍ範囲を有する。
上に第１絶縁膜１０８の酸化膜が形成される。ソ−ス／
ドレ−ン１０６の表面が露出されるようにストレージコ
ンタクトホール１２０が形成される。この場合、ストレ
ージコンタクトホール１２０の上部直径は１００ｎｍ−
１３０ｎｍ範囲を有する。
【００２１】図３を参照すると、ストレージコンタクト
ホール１２０が第１導電膜のポリシリコン膜に充填され
てストレージコンタクトプラグ１２２が形成され、スト
レージコンタクトプラグ１２２を含んで酸化膜１０８上
にエッチストップポリシリコン膜１２４が形成される
が、この場合二つの方法でエッチストップポリシリコン
膜１２４が形成できる。
ホール１２０が第１導電膜のポリシリコン膜に充填され
てストレージコンタクトプラグ１２２が形成され、スト
レージコンタクトプラグ１２２を含んで酸化膜１０８上
にエッチストップポリシリコン膜１２４が形成される
が、この場合二つの方法でエッチストップポリシリコン
膜１２４が形成できる。
【００２２】第１の方法では、ストレージコンタクトホ
ール１２０を含んで酸化膜１０８上にポリシリコン膜１
２４が形成され、ポリシリコン膜の上部一部分がＣＭＰ
工程かポリエッチバック工程で平坦化エッチングされ
る。これにより、ストレージコンタクトプラグ１２２と
２００オングストローム−５００オングストローム範囲
の厚さを有するエッチストップポリシリコン膜１２４が
同時に形成される。
ール１２０を含んで酸化膜１０８上にポリシリコン膜１
２４が形成され、ポリシリコン膜の上部一部分がＣＭＰ
工程かポリエッチバック工程で平坦化エッチングされ
る。これにより、ストレージコンタクトプラグ１２２と
２００オングストローム−５００オングストローム範囲
の厚さを有するエッチストップポリシリコン膜１２４が
同時に形成される。
【００２３】第２の方法では、ストレージコンタクトホ
ール１２０が充填されるように酸化膜１０８上に第１ポ
リシリコン膜が形成され、酸化膜１０８上にある第１ポ
リシリコン膜がＣＭＰ工程かポリエッチバック工程に除
去されてストレージコンタクトプラグ１２２が形成され
る。ストレージコンタクトプラグ１２２を含んで酸化膜
１０８上に第２ポリシリコン膜が形成される。第２ポリ
シリコン膜が ＣＭＰ工程かポリエッチバック工程に平
坦化エッチングされて２００オングストローム−５００
オングストローム範囲の厚さを有するエッチストップポ
リシリコン膜１２４が形成される。
ール１２０が充填されるように酸化膜１０８上に第１ポ
リシリコン膜が形成され、酸化膜１０８上にある第１ポ
リシリコン膜がＣＭＰ工程かポリエッチバック工程に除
去されてストレージコンタクトプラグ１２２が形成され
る。ストレージコンタクトプラグ１２２を含んで酸化膜
１０８上に第２ポリシリコン膜が形成される。第２ポリ
シリコン膜が ＣＭＰ工程かポリエッチバック工程に平
坦化エッチングされて２００オングストローム−５００
オングストローム範囲の厚さを有するエッチストップポ
リシリコン膜１２４が形成される。
【００２４】図４を参照すると、エッチストップポリシ
リコン膜１２４上に酸化膜及びシリコン窒化膜のうち、
いずれか一つの膜が形成される。後続工程でストレージ
パターン１２８ａが過エッチングされる場合を勘案して
４００オングストローム−１０００オングストロームの
厚さを足した１０４００オングストローム−１１０００
オングストローム範囲を有する厚さで第２絶縁膜１２６
が形成される。
リコン膜１２４上に酸化膜及びシリコン窒化膜のうち、
いずれか一つの膜が形成される。後続工程でストレージ
パターン１２８ａが過エッチングされる場合を勘案して
４００オングストローム−１０００オングストロームの
厚さを足した１０４００オングストローム−１１０００
オングストローム範囲を有する厚さで第２絶縁膜１２６
が形成される。
【００２５】第２絶縁膜１２６がよく知られるフォト工
程でエッチングされてストレージノード形成領域１２７
が形成され、ストレージノード形成領域１２７が充填さ
れるようにストレージノード形成領域１２７を含んで第
２絶縁膜１２６上に第３導電膜のストレージノードポリ
シリコン膜が形成される。これにより、第３導電膜パタ
ーンのストレージノードパターン１２８が形成される。
程でエッチングされてストレージノード形成領域１２７
が形成され、ストレージノード形成領域１２７が充填さ
れるようにストレージノード形成領域１２７を含んで第
２絶縁膜１２６上に第３導電膜のストレージノードポリ
シリコン膜が形成される。これにより、第３導電膜パタ
ーンのストレージノードパターン１２８が形成される。
【００２６】ストレージノードパターン１２８と第２絶
縁膜１２６上のストレージノードポリシリコン膜がポリ
エッチバック工程かＣＭＰ工程で除去される。
縁膜１２６上のストレージノードポリシリコン膜がポリ
エッチバック工程かＣＭＰ工程で除去される。
【００２７】図５を参照すると、エッチストップポリシ
リコン膜１２４上に第２絶縁膜１２６がよく知られた湿
式エッチング方法で除去される。この場合、エッチスト
ップポリシリコン膜１２４がエッチング停止層として作
用されて酸化膜１０８が保護される。その後、ストレー
ジパターン１２８の上部一部、即ち４００オングストロ
ーム−１０００オングストローム範囲の厚さを有する上
部ストレージパターン１２８と２００オングストローム
−５００オングストロームの厚さのエッチストップポリ
シリコン膜１２４がポリエッチバック技術として除去さ
れる。これにより、エッチストップポリシリコン膜１２
４とストレージパターン１２８で構成されるストレージ
ノード１２８ａが形成される。
リコン膜１２４上に第２絶縁膜１２６がよく知られた湿
式エッチング方法で除去される。この場合、エッチスト
ップポリシリコン膜１２４がエッチング停止層として作
用されて酸化膜１０８が保護される。その後、ストレー
ジパターン１２８の上部一部、即ち４００オングストロ
ーム−１０００オングストローム範囲の厚さを有する上
部ストレージパターン１２８と２００オングストローム
−５００オングストロームの厚さのエッチストップポリ
シリコン膜１２４がポリエッチバック技術として除去さ
れる。これにより、エッチストップポリシリコン膜１２
４とストレージパターン１２８で構成されるストレージ
ノード１２８ａが形成される。
【００２８】この場合、エッチストップポリシリコン膜
１２４とストレージパターン１２８が除去される厚さの
差は過エッチングにより発生される。即ち、ストレージ
パターン１２８はストップエッチポリシリコン膜の厚
さ、２００オングストローム−５００オングストローム
範囲を勘案した過エッチング工程で、４００オングスト
ローム−１０００オングストロームの厚さがさらにエッ
チングされる。
１２４とストレージパターン１２８が除去される厚さの
差は過エッチングにより発生される。即ち、ストレージ
パターン１２８はストップエッチポリシリコン膜の厚
さ、２００オングストローム−５００オングストローム
範囲を勘案した過エッチング工程で、４００オングスト
ローム−１０００オングストロームの厚さがさらにエッ
チングされる。
【００２９】このような方法により、ポリシリコン膜が
１００００オングストロームの厚さに形成された後、ス
トレージノード形成部位のポリシリコン膜を除外した１
００００オングストロームのポリシリコン膜がポリエッ
チング技術でエッチングされてストレージノードが形成
される方法に反して、絶縁膜がストレージノード型に使
用され、ストレージノード型にポリシリコン膜を蒸着す
る方法でストレージノードが形成される。
１００００オングストロームの厚さに形成された後、ス
トレージノード形成部位のポリシリコン膜を除外した１
００００オングストロームのポリシリコン膜がポリエッ
チング技術でエッチングされてストレージノードが形成
される方法に反して、絶縁膜がストレージノード型に使
用され、ストレージノード型にポリシリコン膜を蒸着す
る方法でストレージノードが形成される。
【００３０】
【発明の効果】前述したように、本発明は従来のＤＲＡ
Ｍセルキャパシタの製造方法において、ストレージノー
ド形成工程中、ストレージノードとストレージコンタク
トプラグが誤整列された場合、ストレージノード１００
００オングストロームを基準として遂行されるポリシリ
コンエッチング工程によりストレージコンタクト上部領
域が過エッチングされることにより、後続洗浄工程でス
トレージノードが倒れる問題点が解決し、絶縁膜が先ず
形成され、エッチングされてストレージノードが形成さ
れる型を作った後、型にポリシリコン膜が蒸着されて既
存のストレージノード１００００オングストロームを基
準として遂行されるポリエッチング工程が排除できる。
従って、ストレージコンタクト上部が過エッチングされ
ることが防止でき、後続洗浄工程中ストレージノードが
倒れることが防止できる。
Ｍセルキャパシタの製造方法において、ストレージノー
ド形成工程中、ストレージノードとストレージコンタク
トプラグが誤整列された場合、ストレージノード１００
００オングストロームを基準として遂行されるポリシリ
コンエッチング工程によりストレージコンタクト上部領
域が過エッチングされることにより、後続洗浄工程でス
トレージノードが倒れる問題点が解決し、絶縁膜が先ず
形成され、エッチングされてストレージノードが形成さ
れる型を作った後、型にポリシリコン膜が蒸着されて既
存のストレージノード１００００オングストロームを基
準として遂行されるポリエッチング工程が排除できる。
従って、ストレージコンタクト上部が過エッチングされ
ることが防止でき、後続洗浄工程中ストレージノードが
倒れることが防止できる。
【図１】 従来のＤＲＡＭセルキャパシタを示す図面で
ある。
ある。
【図２】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造工程を示す図面である。
シタの製造工程を示す図面である。
【図３】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造工程を示す図面である。
シタの製造工程を示す図面である。
【図４】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造工程を示す図面である。
シタの製造工程を示す図面である。
【図５】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造工程を示す図面である。
シタの製造工程を示す図面である。
１０、１００ ： 半導体基板 １２、１０２ ： 素子隔離領域 １４、１０４ ： ゲ−ト電極 １６、１０６ ： ソ−ス／ドレ−ン領域 １８、１０８、１２６： 絶縁膜 ２０、１２０ ： ストレージコンタクトホール ２２、１２２ ： ストレージコンタクトプラグ ２４、１２４、１２８： ポリシリコン膜
Claims (10)
- 【請求項１】 半導体基板上に形成された第１絶縁膜を
エッチングしてストレージコンタクトホールを形成する
工程と、 前記ストレージコンタクトホールを第１導電膜に充填し
てストレージコンタクトプラグを形成する工程と、 前記ストレージコンタクトプラグを含んで、第１絶縁膜
上に第２導電膜及び所定の厚さを有する厚い第２絶縁膜
を順次に形成する工程と、 ストレージノード形成領域にある前記第２導電膜が露出
されるようにストレージノード形成用マスクを使用して
第２絶縁膜をエッチングする工程と、 前記露出された領域を第３導電膜に充填する工程と、 前記第２絶縁膜を除去して第３導電膜パターンを形成す
る工程と、 前記第３導電膜パターン両側にある第１絶縁膜が露出さ
れるように前記第２導電膜をエッチングし、前記第２導
電膜と第３導電膜で構成されるストレージノードを形成
する工程とを含むことを特徴とするＤＲＡＭセルキャパ
シタの製造方法。 - 【請求項２】 前記第１絶縁膜は、酸化膜であることを
特徴とする請求項１に記載のＤＲＡＭセルキャパシタの
製造方法。 - 【請求項３】 前記ストレージコンタクトプラグの上部
直径は、１００ｎｍ−１３０ｎｍの範囲を有することを
特徴とする請求項１に記載の ＤＲＡＭセルキャパシタ
の製造方法。 - 【請求項４】 前記第２導電膜は、２００オングストロ
ーム−５００オングストローム範囲の厚さを有して、前
記第２絶縁膜は、１０４００オングストローム−１１０
００オングストロームの範囲の厚さで形成されるシリコ
ン窒化膜及び酸化膜の中いずれか一つであることを特徴
とする請求項１に記載のＤＲＡＭセルキャパシタの製造
方法。 - 【請求項５】 前記第２絶縁膜は、湿式エッチング工程
で除去することを特徴とする請求項１に記載のＤＲＡＭ
セルキャパシタの製造方法。 - 【請求項６】 前記第２導電膜のエッチングは、エッチ
バック工程で遂行されることを特徴とする請求項１に記
載のＤＲＡＭセルキャパシタの製造方法。 - 【請求項７】 前記第２導電膜は、前記第２絶縁膜のエ
ッチング工程でエッチング停止層として作用することを
特徴とする請求項１に記載のＤＲＡＭセルキャパシタの
製造方法。 - 【請求項８】 前記ストレージノードは、約１００００
オングストロームの厚さで形成されることを特徴とする
請求項１に記載のＤＲＡＭセルキャパシタの製造方法。 - 【請求項９】 半導体基板上に形成された第１絶縁膜を
エッチングしてストレージコンタクトホールを形成する
工程と、 前記ストレージコンタクトホールが充填されるように、
前記ストレージコンタクトホールを含んで前記第１絶縁
膜上に第１導電膜を形成する工程と、 前記第１導電膜上に第２絶縁膜を形成する工程と、 ストレージノード形成領域にある前記第１導電膜が露出
されるように所定厚さの第２絶縁膜をエッチングする工
程と、 前記第１導電膜が露出された領域を第２導電膜に充填す
る工程と、 前記第２絶縁膜を除去して第２導電膜パターンを形成す
る工程と、 前記第２導電膜パターン両側の第１絶縁膜が露出される
ように前記第１導電膜をエッチングして前記第１導電膜
と第２導電膜で構成されるストレージノードを形成する
工程とを含むことを特徴とするＤＲＡＭセルキャパシタ
の製造方法。 - 【請求項１０】 前記第１導電膜は、前記第２絶縁膜の
エッチング工程からエッチング停止層として作用するこ
とを特徴とする請求項９に記載のＤＲＡＭセルキャパシ
タの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199810987 | 1998-03-30 | ||
| KR1019980010987A KR100303059B1 (ko) | 1998-03-30 | 1998-03-30 | 디램셀커패시터의제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330400A true JPH11330400A (ja) | 1999-11-30 |
Family
ID=19535558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11072638A Pending JPH11330400A (ja) | 1998-03-30 | 1999-03-17 | ダイナミックｒａｍセルキャパシタの製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6080622A (ja) |
| JP (1) | JPH11330400A (ja) |
| KR (1) | KR100303059B1 (ja) |
| TW (1) | TW432699B (ja) |
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|---|---|---|---|---|
| KR100299594B1 (ko) * | 1998-07-13 | 2001-09-22 | 윤종용 | 디램 장치의 제조 방법 |
| KR100356136B1 (ko) | 1999-12-23 | 2002-10-19 | 동부전자 주식회사 | 반도체 장치 제조 방법 |
| KR100388682B1 (ko) * | 2001-03-03 | 2003-06-25 | 삼성전자주식회사 | 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법 |
| US8697557B2 (en) | 2011-06-07 | 2014-04-15 | Globalfoundries Inc. | Method of removing gate cap materials while protecting active area |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146291A (en) * | 1988-08-31 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | MIS device having lightly doped drain structure |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| US5032233A (en) * | 1990-09-05 | 1991-07-16 | Micron Technology, Inc. | Method for improving step coverage of a metallization layer on an integrated circuit by use of a high melting point metal as an anti-reflective coating during laser planarization |
| KR960001601B1 (ko) * | 1992-01-23 | 1996-02-02 | 삼성전자주식회사 | 반도체 장치의 접촉구 매몰방법 및 구조 |
| US5331116A (en) * | 1992-04-30 | 1994-07-19 | Sgs-Thomson Microelectronics, Inc. | Structure and method for forming contact structures in integrated circuits |
| KR970007601B1 (en) * | 1993-03-15 | 1997-05-13 | Hyundai Electronics Ind | Method of forming contact hall of a semiconductor device |
| US5498889A (en) * | 1993-11-29 | 1996-03-12 | Motorola, Inc. | Semiconductor device having increased capacitance and method for making the same |
| JPH07161813A (ja) * | 1993-12-08 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| US5449644A (en) * | 1994-01-13 | 1995-09-12 | United Microelectronics Corporation | Process for contact hole formation using a sacrificial SOG layer |
| KR100215759B1 (ko) * | 1994-12-19 | 1999-08-16 | 모리시타 요이치 | 반도체 장치 및 그 제조방법 |
| US5529946A (en) * | 1995-06-30 | 1996-06-25 | United Microelectronics Corporation | Process of fabricating DRAM storage capacitors |
| JPH0927598A (ja) * | 1995-07-12 | 1997-01-28 | Sony Corp | キャパシタ電極を有する半導体装置の製造方法 |
| KR0161422B1 (ko) * | 1995-07-31 | 1999-02-01 | 김광호 | 접촉창을 용이하게 매몰한 반도체 장치 및 그 제조 방법 |
| US5710073A (en) * | 1996-01-16 | 1998-01-20 | Vanguard International Semiconductor Corporation | Method for forming interconnections and conductors for high density integrated circuits |
| KR100190111B1 (ko) * | 1996-11-13 | 1999-06-01 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| KR100219507B1 (ko) * | 1996-12-17 | 1999-09-01 | 윤종용 | 강유전체 커패시터의 하부전극용 물질층으로 된로컬 인터커넥션을 구비한 반도체장치의 금속배선구조체 및 그 제조방법 |
| US5994181A (en) * | 1997-05-19 | 1999-11-30 | United Microelectronics Corp. | Method for forming a DRAM cell electrode |
| US5989954A (en) * | 1998-03-05 | 1999-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a cylinder capacitor in the dram process |
-
1998
- 1998-03-30 KR KR1019980010987A patent/KR100303059B1/ko not_active Expired - Fee Related
- 1998-11-11 TW TW087118741A patent/TW432699B/zh not_active IP Right Cessation
-
1999
- 1999-03-17 JP JP11072638A patent/JPH11330400A/ja active Pending
- 1999-03-30 US US09/281,575 patent/US6080622A/en not_active Expired - Fee Related
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|---|---|
| TW432699B (en) | 2001-05-01 |
| KR100303059B1 (ko) | 2001-11-30 |
| US6080622A (en) | 2000-06-27 |
| KR19990076226A (ko) | 1999-10-15 |
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