JP2000332218A

JP2000332218A - 半導体装置、記憶装置及び半導体装置の製造方法

Info

Publication number: JP2000332218A
Application number: JP11139147A
Authority: JP
Inventors: Nobuaki Shigematsu; 伸明重松
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 1999-05-19
Filing date: 1999-05-19
Publication date: 2000-11-30

Abstract

(57)【要約】【課題】半導体装置におけるジャンクションリークを
抑える。【解決手段】メモリセルのスイッチを構成するトラン
ジスタ１３の拡散層領域１３１と容量１５の一方の電極
を構成するストレージノード１５１を酸素を含有する薄
い酸素含有層１５１ａと酸素を含有していない酸素非含
有層１５１ｂとから形成する。ストレージノード１５１
の形成後の熱処理工程で、ストレージノード１５１中の
Ｎ型不純物の拡散が酸素含有層１５１ａ中の酸素により
抑制され、ジャンクションリークが防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置、記憶装
置とその製造方法に関し、特に、ジャンクションリーク
を防止できる半導体装置の製造方法とその製造方法を可
能とする半導体装置及び記憶装置に関する。

【０００２】

【従来の技術】従来のＤＲＡＭ（Dynamic Random Acces
s Memory）の１セル分の断面構造の一例を図８に示す。
図示するように、各メモリセルは、スイッチ用のＭＯＳ
トランジスタ３１０と、トランジスタ３１０に接続され
た容量（コンデンサ；キャパシタ）３３０とから構成さ
れている。各容量３３０は、トランジスタ３１０の拡散
層３１１に接続されたストレージノード３３１と、スト
レージノード３３１に容量絶縁膜３３３を介して対向し
て配置された上部電極３３５とより構成されている。

【０００３】トランジスタ３１０のゲート電極３１３は
ワードラインであり、トランジスタ３１０の拡散層３１
５には、ビットライン３１７が接続されている。

【０００４】各容量３３０は、１ビット分の情報を、蓄
積電荷の有無により記憶する。図示せぬリード／ライト
制御回路は、ワードライン３１３を介してトランジスタ
３１０のゲートにゲートパルスを印加して、トランジス
タ３１０をオンすることにより、容量３３０に記憶（蓄
積）されている情報（電荷）を読み出し、又は、容量３
３０に情報（電荷）を書き込む。

【０００５】

【発明が解決しようとする課題】図８に示す従来のメモ
リセルにおいては、トランジスタ３１０の拡散層３１１
はＮ型で、ストレージノード３３１も高濃度のＮ型であ
る。このため、ストレージノード３３１の形成後の熱処
理の工程で、ストレージノード３３１内のリンなどのＮ
型不純物が拡散層３１１に再拡散してしまい、いわゆる
ジャンクションリークが発生する。このため、トランジ
スタ３１０が、設計通りの特性を得ることができないと
いう問題がある。

【０００６】ストレージノード３３１から拡散層３１１
へのＮ型不純物の再拡散を防止するため、ストレージノ
ード３３１の濃度を低下させることも可能である。しか
し、この方法では、ストレージノード３３１の抵抗率が
大きくなり、メモリセルの特性が劣化する。

【０００７】また、ストレージノード３３１と拡散層３
１１との間に、不純物を含まない真性シリコン層を形成
することも可能である。しかし、リンなどのＮ型不純物
は拡散しやすく、真性半導体層を介して、拡散層３１１
に容易に拡散してしまう。このため、真性半導体層の厚
さやストレージノード３３１の不純物濃度の正確な制御
が必要であり、記憶装置の製造が困難である。

【０００８】この発明は、上記実情に鑑みてなされたも
のであり、ジャンクションリークを抑えることができる
半導体装置とその製造方法を提供することを目的とす
る。また、この発明は、より高性能の記憶装置を提供す
ることを他の目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかる半導体装置は、半導体
基板と、前記半導体基板の表面領域に形成された不純物
拡散領域と、前記半導体基板に形成され、前記不純物拡
散領域に至るコンタクトホールを備える絶縁層と、前記
コンタクトホール内の前記不純物拡散領域上に形成さ
れ、酸素を含む第１の不純物半導体層と、前記コンタク
トホール内の前記第１の不純物半導体層の上に形成され
た第２の不純物半導体層と、を備えることを特徴とす
る。

【００１０】この構成によれば、第１の不純物半導体層
に含まれている酸素が不純物原子の拡散を抑制する。従
って、第１の不純物半導体層や第２の不純物半導体層に
含まれている不純物原子が不純物拡散領域に再拡散した
り、不純物拡散領域中の不純物が第１の不純物半導体層
や第２の不純物半導体層に拡散する事態も防止できる。
従って、いわゆるジャンクションリークによる特性変化
などを防止できる。なお、前記第２の不純物半導体層は
実質的に酸素を含んでいない。すなわち、少なくとも不
純物原子の拡散を妨げるほどの酸素は含んでいない。

【００１１】例えば、前記不純物拡散領域と第１の不純
物半導体層と第２の不純物半導体層とは実質的に同一の
半導体型であり、前記第２の不純物半導体層の不純物濃
度は、前記第１の不純物拡散領域の不純物濃度よりも高
く、前記第２の不純物半導体層は実質的に酸素を含んで
いない。

【００１２】例えば、前記不純物拡散領域は、ヒ素やリ
ンなどのＮ型の不純物を拡散した領域から構成され、第
１の不純物半導体層と第２の不純物半導体層とは、リン
を含むＮ型シリコン層から構成される。

【００１３】前記第２の不純物半導体層上に形成された
容量絶縁膜と、該容量絶縁膜を介して前記第２の半導体
層に対向する導電層と、を配置し、前記不純物拡散領域
が、トランジスタの電流路の一端（ソース又はドレイ
ン、エミッタ又はコレクタ）を形成するように構成し
てもよい。この構成により、容量とトランジスタとが接
続されたメモリセルが構成される。このメモリセルのト
ランジスタの電流路の一端を構成する領域とストレージ
のノードとの間に、酸素を含有する領域が配置されるこ
とになり、不純物の再拡散が抑制され、所望の特性のメ
モリセルが得られる。

【００１４】前記第１の不純物半導体層は酸素を含有し
ているため、同一不純物濃度であれば、前記第２の不純
物半導体層よりも、高い抵抗率を有する。従って、全体
の厚さが定まっている場合に、前記第１の不純物半導体
層を第２の不純物半導体層よりも薄く形成することによ
り、不純物の再拡散を抑えつつ、全体的な抵抗率を抑え
ることができる。

【００１５】上記目的を達成するため、本発明の第２の
観点にかかる記憶装置は、半導体基板の表面領域に、チ
ャネル領域を挟んで形成された第１導電型の第１の領域
と第２の領域と、前記チャネル領域上に絶縁膜を介して
形成されたゲート電極と、を備えるトランジスタと、前
記半導体基板上に形成され、前記第１の領域に至るコン
タクトホールを備える絶縁層と、前記コンタクトホール
内で、前記第１の領域上に形成され、酸素を含む第１導
電型の第１の半導体層と、前記コンタクトホール内で、
前記第１の半導体層の上に形成され、前記第１の半導体
層よりも酸素濃度の低い、第１導電型の第２の半導体層
と、該第２の半導体層上に形成された容量絶縁膜と、該
容量絶縁膜を介して前記第２の半導体層に対向する導電
層と、を備える容量と、から構成されるメモリセルを備
えることを特徴とする。

【００１６】この構成によれば、メモリセルを構成する
トランジスタ（スイッチ）と容量との間の接続部分に、
酸素を含有する領域が形成されている。この酸素によ
り、拡散層とストレージノードとの接合面での不純物の
再拡散が抑えられる。従って、ジャンクションリークを
防止し、所期の特性を得ることができる。

【００１７】上記構成は、例えば、前記半導体基板がシ
リコン基板から構成され、前記第１と第２の領域は、ヒ
素やリンなどのＮ型不純物の拡散領域から形成されてお
り、前記第１と第２の半導体層が、リンを含む多結晶シ
リコン層から構成されている場合に、特に有効である。

【００１８】前記第１の半導体層は、たとえば、前記第
２の半導体層よりも、高い抵抗率を有し、前記第１の半
導体層は前記第２の半導体層よりも薄く形成される。第
１の半導体層は酸素を含有しているため、同一不純物濃
度であれば、第２の半導体層よりも、高い抵抗率を有す
る。従って、全体の厚さが定まっている場合に、前記第
１の半導体層を前記第２の半導体層よりも薄く形成する
ことにより、不純物の再拡散を抑えつつ、拡散層とスト
レージノードとの間の抵抗を抑制することができる。

【００１９】また、本発明の第３の観点にかかる半導体
装置の製造方法は、不純物半導体から構成される半導体
領域を用意する工程と、前記半導体領域上に酸素を含む
不純物半導体からなる第１の半導体層を堆積する工程
と、前記第１の半導体層上に、不純物半導体からなる第
２の半導体層を堆積する工程と、結果物を熱処理する工
程と、を備えることを特徴とする。

【００２０】この構成によれば、第１の半導体層が酸素
を含んでいるので、熱処理の際に、第２の半導体層中の
不純物が半導体領域に拡散するいわゆるジャンクション
リークを防止できる。

【００２１】上記目的を達成するため、本発明の第４の
観点にかかる半導体装置の製造方法は、第１導電型の半
導体領域を表面領域に備える半導体基板を用意する工程
と、前記半導体基板上に絶縁膜を形成し、前記半導体領
域に至るコンタクトホールを形成する工程と、前記コン
タクトホール内に酸素を含む第１導電型の半導体物質か
らなり、前記半導体領域に接合した第１の半導体層を堆
積する工程と、前記コンタクトホール内の、前記第１の
半導体層上に、第１導電型の半導体物質からなる第２の
半導体層を堆積する工程と、を備えることを特徴とす
る。

【００２２】この製造方法によれば、酸素を含む第１の
半導体層により、前記第２の半導体層を形成した後の熱
処理工程での第２の半導体層から半導体領域への不純物
の再拡散（いわゆるジャンクションリーク）が防止さ
れ、所期の特性を有する素子が得られる。

【００２３】第３及び第４の観点の製造方法において、
例えば、前記半導体基板はシリコン基板から構成され、
前記半導体領域は、ヒ素やリンなどのＮ型不純物の拡散
領域から構成され、前記第１と第２の半導体層は、リン
を含むシリコン層から構成される。

【００２４】前記第１の半導体層を形成する工程と前記
第２の半導体層を形成する工程とは、例えば、反応ガス
を切り替えて、同一の反応装置で、前記第１の半導体層
と前記第２の半導体層とを順次堆積する工程から構成さ
れる。

【００２５】前記第１の半導体層を形成する工程は、Ｓ
iＨ₄、Ｓｉ₂Ｈ_６などのシラン系ガスとフォスフィン
（ＰＨ₃）ガスと酸素をＮ₂Ｏなどの酸素を含むガスとを
反応ガスとするＣＶＤ工程から構成され、前記第２の半
導体層を形成する工程は、シラン系ガスとフォスフィン
ガスとを反応ガスとするＣＶＤ工程から構成される。

【００２６】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態にかかる半導体装置について説明する。
図１は、この発明の実施の形態にかかるＤＲＡＭの１ビ
ット分のメモリセル１の断面構造を示す。図示するよう
に、メモリセル１は、半導体基板１１と、半導体基板１
１に形成されたトランジスタ１３と、容量（コンデン
サ；キャパシタ）１５とから構成される。

【００２７】半導体基板１１は、Ｐ型不純物がドープさ
れた単結晶シリコン基板から構成されている。トランジ
スタ１３は、電流路の一端及び他端として機能する不純
物拡散層領域１３１と１３２と、半導体基板１１上に形
成されたゲート絶縁膜１３３と、ゲート絶縁膜１３３上
に形成されたゲート電極１３４とから構成されたＭＯＳ
トランジスタからなる。

【００２８】拡散層領域１３１及び拡散層領域１３２
は、トランジスタ１３のドレイン領域又はソース領域と
して機能し、３〜４×１０^１９atm/cm^３程度のヒ素（Ａ
ｓ）、リン（Ｐ）などのＮ型不純物が拡散されて、構成
されている。

【００２９】トランジスタ１３の上には、ＢＰＳＧ（Bo
ro-PhosphoSilicate glass film)やＳiＯ_２などから構
成される第１の層間絶縁膜２１が形成されている。第１
の層間絶縁膜２１には、トランジスタ１３の拡散層領域
１３２に至るコンタクトホール２１ａが形成されてい
る。コンタクトホール２１ａを介して、ビットライン２
２がトランジスタ１３の拡散層領域１３２に接続されて
いる。

【００３０】第１の層間絶縁膜２１及びビットライン２
２の上には、ＢＰＳＧやＳiＯ_２などから構成される第
２の層間絶縁膜２３が形成されている。

【００３１】一方、容量１５は、ストレージノード１５
１と、容量絶縁膜１５２と、上部電極１５３とから構成
される。

【００３２】ストレージノード１５１は、第１と第２の
層間絶縁膜２１と２３に、トランジスタ１３の拡散層領
域１３１に至るように形成されたコンタクトホール２３
ａと、コンタクトホール２３ａの底部及び内壁上に形成
され、酸素（Ｏ）を含み、リンなどのＮ型不純物がドー
プされたポリシリコンから構成された酸素含有層１５１
ａと、酸素含有層１５１ａ上に形成され、酸素を含んで
いないＮ型の酸素非含有層１５１ｂとから構成される。

【００３３】コンタクトホール２３ａは、例えば、その
内径が０．１５〜０．３０μｍ（望ましくは、０．２０
〜０．２２μｍ）程度である。酸素含有層１５１ａは、
１〜６０ｎｍ（望ましくは、２〜３０ｎｍ）の厚さに薄
く形成されており、３×１０^２０〜６×１０^２１atm/cm
³（望ましくは、７×１０^２０〜２×１０^２１atm/cm³）
程度の酸素、６×１０^１８〜１×１０^２１atm/cm³（望
ましくは、８×１０^１９〜２×１０^２１atm/cm³）程度
のリンを含み、１×１０^−３〜５×１０^−３ohm・cm
（望ましくは、３×１０^−３〜４×１０⁻ ^３ohm・cm）
程度の抵抗率を有する。

【００３４】酸素非含有層１５１ｂは、実質的に酸素を
含有しておらず、６×１０^１８〜１×１０^２１atm/cm³
（望ましくは、８×１０^１９〜２×１０^２１atm/cm³程
度）程度のリンを含み、１×１０^−４〜５×１０^−４oh
m・cm（望ましくは、３×１０ ^−４〜４×１０^−４ohm・
cm）程度の抵抗率を有する。なお、ここで、「実質的に
酸素を含有していない」とは、酸素原子を全く含有して
いないという意味ではなく、リンの再拡散を抑制できる
程度の濃度の酸素を含有していないという意味である。

【００３５】容量絶縁膜１５２は、ストレージノード１
５１の上端部を覆うシリコン酸化膜やシリコン窒化膜か
ら構成され、容量１５の誘電体としても機能する。上部
電極１５３は、不純物がドープされたポリシリコンなど
から構成され、容量絶縁膜１５２を介してストレージノ
ード１５１に対向し、その間で、電荷を蓄積する。

【００３６】メモリセル１において、ストレージノード
１５１にドープされているＮ型不純物が拡散層領域１３
１に拡散し、いわゆるジャンクションリークが起こる
と、拡散層領域１３１の不純物濃度及びその深さが変化
してしまう。このため、トランジスタ１３の特性が変化
し、さらには、ストレージノード１５１と拡散層領域１
３１との間の接合特性が変化し、設計値通りの特性が得
られなくなるおそれがある。

【００３７】しかし、この実施の形態によれば、ストレ
ージノード１５１を構成する酸素非含有層１５１ｂと拡
散層領域１３１との間に、酸素を含有する酸素含有層１
５１ａが配置されている。ポリシリコン層中の酸素は、
Ｎ型不純物、特に、リンの拡散を抑制する機能を有す
る。従って、酸素含有層１５１ａ及び酸素非含有層１５
１ｂ中のＮ型不純物が、後工程の熱処理で拡散層領域１
３１に再拡散し、いわゆるジャンクションリークを引き
起こし、メモリセルの特性を劣化させる事態を防止でき
る。従って、設計値に近い特性のメモリセルを得ること
ができる。

【００３８】リンの再拡散を防止するだけならば、スト
レージノード１５１全体に酸素をドープすればよい。し
かし、リンの濃度が同一ならば、酸素を含むポリシリコ
ンは、酸素を含んでいないポリシリコンよりも抵抗率が
高い。従って、ストレージノード１５１全体を酸素ドー
プポリシリコンで形成すると、トランジスタ１３と容量
１５との間に抵抗が介挿され、メモリセル１の特性が低
下してしまう。この構成によれば、薄い酸素含有層１５
１ａにより、リンの再拡散を抑えつつ、ストレージノー
ド１５１のほぼ全体を酸素非含有ポリシリコンで形成し
ているので、ストレージノード１５１の全体としての抵
抗を抑えることができる。

【００３９】また、ストレージノード全体を、酸素含有
ポリシリコンで形成し、抵抗を低下させるために、リン
の濃度を高くすることも考えられる。しかし、リンの原
子がポリシリコンの堆積を阻害する要因となり、ポリシ
リコンの堆積時間が長くなってしまう。この実施の形態
の構成によれば、酸素非含有ポリシリコンを使用するの
で、リンの濃度を抑えることができ、ポリシリコンの堆
積速度を向上できる。

【００４０】上記構成のメモリセル１の製造方法につい
て図２（ａ）〜（ｃ）を参照して説明する。まず、Ｎ型
の半導体基板（ウエハ）１１の全面にゲート絶縁膜１３
３を形成し、さらに、この上に、ゲート電極を形成する
ためにＮ型不純物をドープしたポリシリコン膜を形成す
る。このポリシリコン膜をパターニングし、ゲート電極
及びワードライン（ゲートライン）１３４を形成する。

【００４１】次に、フォトレジスト膜を形成し、これを
パターニングしてソース形成領域とドレイン形成領域を
露出した状態のイオン注入マスクを形成する。このイオ
ン注入マスクを使用して、イオン注入を行って、ゲート
電極１３４に対してセルフアライメントされた不純物拡
散層領域１３１と１３２とを形成する。

【００４２】半導体基板１１の全面に、ＣＶＤ（Chemic
al Vapor Deposition）などにより、第１の層間絶縁膜
２１を堆積する。第１の層間絶縁膜２１の所定領域にコ
ンタクトホール２１ａを開口する。次に、ＣＶＤまたは
真空蒸着により、全面にＮ型不純物をドープしたポリシ
リコン膜を堆積し、このポリシリコン膜をパターニング
してビットライン２２を形成する。続いて、ＣＶＤなど
により、第２の層間絶縁膜２３を形成する。

【００４３】その後、図２（ａ）に示すように、第１と
第２の層間絶縁膜２１、２３及びゲート絶縁膜１３３
に、拡散層領域１３１に至るコンタクトホール２３ａを
形成する。

【００４４】以上の処理が施された半導体基板（ウエ
ハ）１１上に、酸素含有層１５１ａと酸素非含有層１５
１ｂとを順次形成するため、半導体基板１１を図３に示
す熱処理装置のウエハボート３０１に搭載し、反応管３
０３内に配置すると共にヒータ３０５で半導体基板１１
が約５００〜７００℃（望ましくは、５５０〜６５０
℃）となるように、雰囲気を加熱する。

【００４５】続いて、排気管３０７から排気することに
より、反応管３０３内を、たとえば、１ｍｍＴｏｒｒ程
度まで真空引きする。成膜用ガス導入管３１１、ドープ
用ガス導入管３１３、酸素ガス導入管３１５より、それ
ぞれ、モノシラン（ＳiＨ_４）ガス、フォスフィン（Ｐ
Ｈ_３）ガス、亜酸化窒素（Ｎ_２Ｏ）ガスを、おのおの、
８００〜１５００ＳＣＣＭ、１２０〜１８０ＳＣＣＭ、
１〜５０（望ましくは１０〜５０）ＳＣＣＭの流量で反
応管３０３に導入し、反応管３０３内がたとえば１Ｔｏ
ｒｒの圧力となるように排気を行いながら、３０分程度
成膜を行う。

【００４６】このような成膜処理により、反応管３０３
内で、リンと酸素がドープされたアモルファスポリシリ
コンがコンタクトホール２３ａ内を含む半導体基板１１
の全面に堆積する。

【００４７】アモルファスシリコンが、例えば、２〜３
０ｎｍ堆積すると、Ｎ_２Ｏガスの供給を停止し、成膜用
のモノシランガスとフォスフィンガスとの供給を続行し
て、成膜処理を続行する。このとき、反応管３０３内で
は、リンがドープされたアモルファスシリコンが半導体
基板１１の全面に堆積する。

【００４８】このようにして、図２（ｂ）に示すよう
に、コンタクトホール２３ｂ内を含む、半導体基板１１
の全面に、リンと酸素とがドープされたアモルファスシ
リコン層２１１と、リンがドープされ、酸素を含有しな
いアモルファスシリコン層２１３とが順次堆積される。
アモルファスシリコン層２１１と２１３とを、一括して
パターニングし、ストレージノード１５１を形成する。

【００４９】次に、ストレージノード１５１を構成する
アモルファスシリコンを多結晶化すると共にドープされ
ているリンを活性するための熱処理を８００℃で約２０
分間行う。この熱処理の間、ストレージノード１５１中
のリンが再拡散しようとするが、酸素含有層１５１ａ中
の酸素原子により、その拡散が妨げられ、拡散層領域１
３１へのリンの拡散が抑えられる。従って、ジャンクシ
ョンリークは起こらない。

【００５０】続いて、半導体基板１１の全面にＣＶＤな
どにより、シリコン酸化膜などの絶縁膜２１３を堆積
し、図２（ｃ）に示すように、これをパターニングし
て、容量絶縁膜１５２を形成する。

【００５１】次に、容量絶縁膜１５２を７００℃で約１
５分間アニールする。このアニールの際も、ストレージ
ノード１５１中のリンが再拡散するが、酸素含有層１５
１ａ中の酸素原子により、拡散層領域１３１への拡散が
抑えられる。

【００５２】続いて、半導体基板１１の全面に高濃度の
不純物を含んで抵抗率の小さいポリシリコン層を堆積
し、これをパターニングして、上部電極１５３を形成す
る。続いて、この上部電極１５３をアニールする。この
際も、酸素含有層１５１ａにより、拡散層領域１３１へ
のリンの拡散が抑えられる。

【００５３】以上の工程により、図１に示すメモリセル
が完成する。

【００５４】上述した酸素含有層を成膜する際のＮ_２Ｏ
ガスの流量と成膜されたシリコン層中の酸素の濃度との
関係の一例を図４に示す。また、Ｎ_２Ｏの流量とその後
のアニール温度と酸素含有層の抵抗率の関係を図５に示
す。さらに、フォスフィン（ＰＨ_３）ガスの流量と、成
膜された酸素含有層中のリンの濃度及びアニール後の抵
抗率の一例を図６（ａ）、（ｂ）に示す。

【００５５】これらの図に示すように、成膜時に、Ｎ_２
Ｏの流量が増加するに従って、酸素の濃度が上昇し、抵
抗率が上昇する。すなわち、酸素含有量が増加するに従
って抵抗率が上昇する。また、ＰＨ_３の流量が上昇する
に従って、ドープされたリンの濃度が上昇し、抵抗率が
低下する。ただし、リンの濃度はＮ_２Ｏの流量にあまり
影響を受けない。また、一般的には、成膜後のアニール
温度が上昇するに従って、抵抗率は低下する。従って、
図１に示すメモリセルを製造する場合にも、後工程での
アニール温度を考慮し、最終的に所期の抵抗率が得られ
るように、Ｎ_２Ｏガス及びフォスフィン（ＰＨ_３）ガス
の流量を制御して、成膜処理を行う。

【００５６】以上説明したように、この実施の形態のメ
モリセルの製造方法によれば、ストレージノード１５１
を形成した後の、熱工程で、拡散層領域１３１へのリン
の拡散を酸素含有層１５１ａにより抑えることができ
る。従って、スイッチングトランジスタ１３の所期の特
性を得ることができる。また、拡散層領域１３１とスト
レージノード１５１との間の接合特性も所期の特性を得
ることができる。さらに、ジャンクションリークのおそ
れが緩和されるため、酸素非含有層１５１ｂのリンの濃
度を比較的高くとることができ、その抵抗率を低く抑え
ることができる。また、トランジスタ１３の拡散層領域
１３１へのリンの再拡散を防止するために、微妙な濃度
制御や温度制御を行う必要がなく、製造工程を簡略化す
ることができる。

【００５７】また、ストレージノード形成後の熱処理工
程を高温、長時間にすることができ、熱履歴の面で有利
である。

【００５８】上記実施の形態で示した各材質、厚さ、濃
度、流量、温度、時間、などはすべて例示であり、これ
らに限定されるものではない。

【００５９】たとえば、成膜用ガスとして、モノシラン
ガスＳiＨ₄を使用する例を示したが、これに限定され
ず、ジシラン（ＳiＨ₆）ガスなどのシラン系ガスを使用
することができる。また、リンをドープするためのドー
プ用ガスもフォスフィンに限定されない。さらに、酸素
を添加するためのドープガスも、Ｎ_２Ｏガスに限定され
ず、ＮＯガス、Ｏ_２ガス、ＣＯ_２ガスなどを使用するこ
とができる。この発明は、ウエハに限らず、液晶パネル
のガラス基板などの任意の基板上のジャンクションリー
クの防止にも適用可能である。

【００６０】また、トランジスタ１３や容量１５の構成
も上述の例に限定されない。例えば、トランジスタはバ
イポーラトランジスタでもよく、容量１５は、トレンチ
構造であってもよい。また、半導体基板はボール形であ
ってもよい。

【００６１】なお、酸素をドープしたポリシリコン層と
ドープしていないポリシリコン層との積層構造自体は、
例えば、特開平１−１９１４４６号公報に開示されてい
る。しかし、この公報に開示された技術は、酸素添加量
を制御することにより、抵抗率を調整する技術であり、
ジャンクションリークを防止するための本願発明の技術
とは全く異なる。ただし、酸素をドープしたポリシリコ
ン層とドープしていないポリシリコン層を積層するため
の手法は、この公報に開示されたものを応用することが
できる。

【００６２】

【実施例】この実施の形態のメモリセルの特性を評価す
るため、この発明に基づく第１〜第３の実施例と、比較
例とを製造し以下の実験を行った。まず、第１の実施例
では、シリコン基板上に、２×１０^２０atm/cm³の酸素
がドープされた（Ｎ_２Ｏの流量が約１ＳＣＣＭ）第１の
Ｎ型層を形成した。第２の実施例では、８×１０^２０at
m/cm³の酸素がドープされた（Ｎ_２Ｏの流量が約１０Ｓ
ＣＣＭ）第２のＮ型層を形成した。第３の実施例では、
２．５×１０^２１atm/cm³の酸素がドープされた（Ｎ_２
Ｏの流量が約５０ＳＣＣＭ）第３のＮ型層を形成した。
また、比較例では、酸素がドープされていない第４のＮ
型層を形成した。第１〜第４のＮ型層の厚さは、ほぼ、
３００ｎｍ、リンの濃度は５×１０^２０atm/cm³であっ
た。

【００６３】第１〜第３実施例と比較例とのＮ型層と基
板との深さ方向へのリンの濃度プロファイルを図７
（ａ）に示す。図７（ａ）に示すように、各実施例の濃
度、厚さなどは実質的に同一である。

【００６４】次に、第１〜第３の実施例と比較例に、８
００℃で３０分間の熱処理を施した。熱処理後の、リン
の濃度プロファイルを図７（ｂ）に示す。図示するよう
に、酸素がドープされていないＮ型層が形成された比較
例では、リンが基板の表面から７００ｎｍ（Ｎ型層の表
面から１０００ｎｍ）程度まで深くかつ高濃度で拡散し
ている。これに対して、高濃度の酸素がドープされてい
るＮ型層が形成された第２及び第３の実施例では、リン
が基板内に拡散してはいるが、比較例よりも拡散の度合
いははるかに低い。また、低濃度の酸素がドープされた
第１の実施例でも、拡散の度合いは比較例よりも低い。

【００６５】この実験からも、酸素含有層を設けること
により、ストレージノードから基板への不純物の拡散を
抑制し、設計仕様に近いメモリセルが形成できることが
確認された。また、酸素含有層の酸素含有量は、特に限
定されないが、５×１０^２０〜８×１０^２１atm/cm^３程
度が特に有効である。

【００６６】

【発明の効果】以上説明したように、本発明によれば、
ジャンクションリークを防止することができ、所期の特
性を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる半導体装置
（メモリセル）の断面構造を示す図である。

【図２】（ａ）〜（ｃ）は、図１に示す半導体装置（メ
モリセル）の製造工程を、工程順に示す断面図である。

【図３】ＣＶＤ成膜装置の概略構成を示す図である。

【図４】ＣＶＤ成膜時の、Ｎ_２Ｏの流量と膜中の酸素濃
度との関係を示す図である。

【図５】酸素含有層の成膜時のＮ_２Ｏの流量とその後の
アニール温度と酸素含有層の抵抗率との関係を示す図で
ある。

【図６】（ａ）と（ｂ）は、酸素含有層の成膜時のＰＨ
_３ガスの流量とドープされたリンの濃度及び抵抗率を示
す図であり、（ａ）はＮ_２Ｏの流量が１０ＳＣＣＭ、
（ｂ）はＮ_２Ｏの流量が５０ＳＣＣＭの場合の図であ
る。

【図７】この発明の実施例及び比較例のリンのノードプ
ロファイルを示す図であり、（ａ）は熱処理前の濃度プ
ロファイル、（ｂ）は熱処理後の濃度プロファイルであ
る。

【図８】従来のメモリセルの構成を示す断面図である。

【符号の説明】

１メモリセル１１半導体基板１３ＭＯＳトランジスタ１５容量２１第１の層間絶縁膜２３第２の層間絶縁膜２１ａコンタクトホール２３ａコンタクトホール１３１拡散層領域１３２拡散層領域１３３ゲート絶縁膜１３４ゲート電極１５１ストレージノード１５１ａ酸素含有層１５１ｂ酸素非含有層１５２容量絶縁膜１５３上部電極

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 AA01 BB01 BB39 BB40 CC01 CC05 DD16 DD19 DD45 DD79 EE12 EE15 FF13 FF16 FF22 GG16 HH10 5F045 AA06 AB04 AC01 AC11 AC19 AD09 AD10 AE21 AF03 BB16 DA52 DA66 DP19 5F083 AD42 AD48 AD49 GA02 GA25 JA19 JA32 JA56 MA05 MA17 PR21 PR33

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板の表面領域に形成された不純物拡散領域
と、前記半導体基板に形成され、前記不純物拡散領域に至る
コンタクトホールを備える絶縁層と、前記コンタクトホール内の前記不純物拡散領域上に形成
され、酸素を含む第１の不純物半導体層と、前記コンタクトホール内の前記第１の不純物半導体層の
上に形成された第２の不純物半導体層と、を備えることを特徴とする半導体装置。
【請求項２】前記不純物拡散領域と第１の不純物半導体
層と第２の不純物半導体層とは実質的に同一の半導体型
であり、前記第２の不純物半導体層の不純物濃度は、前記第１の
不純物拡散領域の不純物濃度よりも高く、前記第２の不純物半導体層は実質的に酸素を含んでいな
い、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】前記不純物拡散領域は、Ｎ型の不純物拡散
領域から構成され、第１の不純物半導体層と第２の不純物半導体層とは、リ
ンを含むＮ型シリコン層から構成されている、ことを特徴とする請求項１または２に記載の半導体装
置。
【請求項４】前記第２の不純物半導体層上に形成された
容量絶縁膜と、該容量絶縁膜を介して前記第２の不純物
半導体層に対向する導電層と、をさらに備え、前記不純物拡散領域は、トランジスタの電流路の一端を
形成する、ことを特徴とする請求項１、２または３に記
載の半導体装置。
【請求項５】前記第１の不純物半導体層は、前記第２の
不純物半導体層よりも、高い抵抗率を有し、前記第１の不純物半導体層は前記第２の不純物半導体層
よりも薄く形成されている、ことを特徴とする請求項１乃至４のいずれか１項に記載
の半導体装置。
【請求項６】半導体基板の表面領域に、チャネル領域を
挟んで形成された第１導電型の第１の領域と第２の領域
と、前記チャネル領域上に絶縁膜を介して形成されたゲ
ート電極と、を備えるトランジスタと、前記半導体基板上に形成され、前記第１の領域に至るコ
ンタクトホールを備える絶縁層と、前記コンタクトホー
ル内で、前記第１の領域上に形成され、酸素を含む第１
導電型の第１の半導体層と、前記コンタクトホール内
で、前記第１の半導体層の上に形成され、前記第１の半
導体層よりも酸素濃度の低い、第１導電型の第２の半導
体層と、該第２の半導体層上に形成された容量絶縁膜
と、該容量絶縁膜を介して前記第２の半導体層に対向す
る導電層と、を備える容量と、から構成されるメモリセルを備えることを特徴とする記
憶装置。
【請求項７】前記半導体基板は、シリコン基板から構成
され、前記第１と第２の領域は、Ｎ型不純物の拡散領域から形
成されており、前記第１と第２の半導体層は、リンを含むシリコン層か
ら構成されている、ことを特徴とする請求項６に記載の記憶装置。
【請求項８】前記第１の半導体層は、前記第２の半導体
層よりも、高い抵抗率を有し、前記第１の半導体層は、前記第２の半導体層よりも薄く
形成されている、ことを特徴とする請求項６又は７に記載の記憶装置。
【請求項９】不純物半導体から構成される半導体領域を
用意する工程と、前記半導体領域上に酸素を含む不純物半導体からなる第
１の半導体層を堆積する工程と、前記第１の半導体層上に、不純物半導体からなる第２の
半導体層を堆積する工程と、結果物を熱処理する工程と、を備えることを特徴とする
半導体装置の製造方法。
【請求項１０】第１導電型の半導体領域を表面領域に備
える半導体基板を用意する工程と、前記半導体基板上に絶縁膜を形成し、前記半導体領域に
至るコンタクトホールを形成する工程と、前記コンタクトホール内に酸素を含む第１導電型の半導
体物質からなり、前記半導体領域に接合した第１の半導
体層を堆積する工程と、前記コンタクトホール内の、前記第１の半導体層上に、
第１導電型の半導体物質からなる第２の半導体層を堆積
する工程と、を備えることを特徴とする半導体装置の製
造方法。
【請求項１１】前記第２の半導体層を形成した後に、前
記第１の半導体層により、前記第２の半導体層から前記
半導体領域への不純物の拡散を抑えつつ、製造過程の半
導体装置を熱処理する工程をさらに備える、ことを特徴
とする請求項９または１０に記載の半導体装置の製造方
法。
【請求項１２】前記半導体基板は、シリコン基板から構
成され、前記半導体領域は、Ｎ型不純物拡散領域から構成され、前記第１と第２の半導体層とは、リンを含むシリコン層
から構成されている、ことを特徴とする請求項９、１０又は１１に記載の半導
体装置の製造方法。
【請求項１３】前記第１の半導体層を形成する工程と前
記第２の半導体層を形成する工程とは、反応ガスを切り
替えて、同一の反応装置で、前記第１の半導体層と前記
第２の半導体層とを順次堆積する工程から構成される、ことを特徴とする請求項９，１０、１１または１２に記
載の半導体装置の製造方法。
【請求項１４】前記第１の半導体層を形成する工程は、
シラン系ガスとフォスフィンガスと酸素を含むガスとを
反応ガスとするＣＶＤ工程から構成され、前記第２の半導体層を形成する工程は、シラン系ガスと
フォスフィンガスとを反応ガスとするＣＶＤ工程から構
成される、ことを特徴とする請求項９乃至１３のいずれか１項に記
載の半導体装置の製造方法。