JPH08139278A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08139278A JPH08139278A JP6277778A JP27777894A JPH08139278A JP H08139278 A JPH08139278 A JP H08139278A JP 6277778 A JP6277778 A JP 6277778A JP 27777894 A JP27777894 A JP 27777894A JP H08139278 A JPH08139278 A JP H08139278A
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- film
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- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/712—Electrodes having non-planar surfaces, e.g. formed by texturisation being rough surfaces, e.g. using hemispherical grains
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Abstract
(57)【要約】
【目的】 半導体装置を製造する際に、製造コストを低
減し、容量部の占有面積を増加させることなく電極の表
面積を増加させる。 【構成】 半導体基板上に、第１の不純物が含まれてい
て、複数の島状の第１のポリシリコン膜５を形成するこ
とができるグレインサイズを有する第１のポリシリコン
膜４を形成する工程と、第１のポリシリコン膜４をリン
酸溶液に浸して複数に分離し、複数の島状の第１のポリ
シリコン膜５を形成する工程と、複数の島状の第１のポ
リシリコン膜５の上に第２のポリシリコン膜６を形成す
る工程と、第２のポリシリコン膜６に第２の不純物を導
入する工程と、第２の不純物を導入した第２のポリシリ
コン膜６をリン酸溶液に浸して表面に凹凸を形成し、表
面積を増加させた第２のポリシリコン膜７を形成する工
程とを有する。
減し、容量部の占有面積を増加させることなく電極の表
面積を増加させる。 【構成】 半導体基板上に、第１の不純物が含まれてい
て、複数の島状の第１のポリシリコン膜５を形成するこ
とができるグレインサイズを有する第１のポリシリコン
膜４を形成する工程と、第１のポリシリコン膜４をリン
酸溶液に浸して複数に分離し、複数の島状の第１のポリ
シリコン膜５を形成する工程と、複数の島状の第１のポ
リシリコン膜５の上に第２のポリシリコン膜６を形成す
る工程と、第２のポリシリコン膜６に第２の不純物を導
入する工程と、第２の不純物を導入した第２のポリシリ
コン膜６をリン酸溶液に浸して表面に凹凸を形成し、表
面積を増加させた第２のポリシリコン膜７を形成する工
程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に容量部を有する半導体装置の製造方法に関
する。
に関し、特に容量部を有する半導体装置の製造方法に関
する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体装置では、スタック
キャパシタ、トレンチキャパシタ等を有する容量部を設
ける必要がある。このうちスタックキャパシタは通常、
以下のようにして形成される。半導体基板上に絶縁膜を
介してポリシリコン膜を成長させた後、リン等の不純物
をポリシリコン膜中に導入する。次に、フォトレジスト
膜を用いてプラズマエッチング技術等によってポリシリ
コン膜のパターニングを行い、下部電極を形成する。さ
らに、下部電極の表面を窒化膜、酸化膜等からなる誘電
体膜で被覆し、下部電極の形成方法と同様の方法を用い
て上部電極を形成する。
キャパシタ、トレンチキャパシタ等を有する容量部を設
ける必要がある。このうちスタックキャパシタは通常、
以下のようにして形成される。半導体基板上に絶縁膜を
介してポリシリコン膜を成長させた後、リン等の不純物
をポリシリコン膜中に導入する。次に、フォトレジスト
膜を用いてプラズマエッチング技術等によってポリシリ
コン膜のパターニングを行い、下部電極を形成する。さ
らに、下部電極の表面を窒化膜、酸化膜等からなる誘電
体膜で被覆し、下部電極の形成方法と同様の方法を用い
て上部電極を形成する。
【０００３】しかし、６４ＭｂｉｔＤＲＡＭのようにデ
バイスの微細化が進むと、容量部の占有面積もそれに伴
って微小化されるようになる。このため、単にポリシリ
コン膜でキャパシタを形成する手法を採用していたので
は必要な容量値を確保することが困難になってきてい
る。そこで、容量部の占有面積を増加させることなく実
効的に電極面積を増加させる手段として、下部電極の表
面に凹凸を設ける手法がいくつか提案されている。
バイスの微細化が進むと、容量部の占有面積もそれに伴
って微小化されるようになる。このため、単にポリシリ
コン膜でキャパシタを形成する手法を採用していたので
は必要な容量値を確保することが困難になってきてい
る。そこで、容量部の占有面積を増加させることなく実
効的に電極面積を増加させる手段として、下部電極の表
面に凹凸を設ける手法がいくつか提案されている。
【０００４】まず、特開平３−１３９８８２号公報（以
下、公報１と記述する）に記載されている半導体記憶装
置の製造方法の発明では、加熱したリン酸を用いてポリ
シリコン膜の表面をエッチングして凹凸を形成し、下部
電極の表面積を増加させる方法が提案されている。
下、公報１と記述する）に記載されている半導体記憶装
置の製造方法の発明では、加熱したリン酸を用いてポリ
シリコン膜の表面をエッチングして凹凸を形成し、下部
電極の表面積を増加させる方法が提案されている。
【０００５】また、特開平４−２４２９６７号公報（以
下、公報２と記述する）に記載されている半導体装置の
製造方法の発明では、ポリシリコン膜の表面を酸化し、
その酸化膜を除去することによってポリシリコン膜の表
面に凹凸を形成し、下部電極の表面積を増加させる方法
が提案されている。
下、公報２と記述する）に記載されている半導体装置の
製造方法の発明では、ポリシリコン膜の表面を酸化し、
その酸化膜を除去することによってポリシリコン膜の表
面に凹凸を形成し、下部電極の表面積を増加させる方法
が提案されている。
【０００６】また、特開平４−２１４６６６号公報（以
下、公報３と記述する）に記載されている半導体メモリ
素子の製造方法の発明では、テトラ・エトキシ・シラン
−オゾン（ＴＥＯＳ−Ｏ3 ）系を材料とした常圧化学気
相成長方法によって波状に粗れた表面形状を有するシリ
コン酸化膜を形成し、その上にポリシリコン膜を堆積す
ることによって、下部電極の表面積を増加させる方法が
提案されている。
下、公報３と記述する）に記載されている半導体メモリ
素子の製造方法の発明では、テトラ・エトキシ・シラン
−オゾン（ＴＥＯＳ−Ｏ3 ）系を材料とした常圧化学気
相成長方法によって波状に粗れた表面形状を有するシリ
コン酸化膜を形成し、その上にポリシリコン膜を堆積す
ることによって、下部電極の表面積を増加させる方法が
提案されている。
【０００７】しかし、公報１、公報２、および公報３に
記載されている方法による下部電極の表面積の増加は
１．５〜３倍であり、表面積をさらに増加させる方法と
して以下に示す方法が提案されている。
記載されている方法による下部電極の表面積の増加は
１．５〜３倍であり、表面積をさらに増加させる方法と
して以下に示す方法が提案されている。
【０００８】特開平５−１７５４５０号公報（以下、公
報４と記述する）に記載されている半導体装置の製造方
法の発明では、大きな凹凸を有する第１のシリコン膜上
に小さな凹凸を有する第２のシリコン膜を形成して、大
きな凹凸上に小さな凹凸が乗った表面形状にすることに
よって、下部電極の表面積を増加させる方法が提案され
ている。図４は、公報４に記載されている従来例におけ
る半導体装置の製造方法によって容量部を形成する場合
の工程断面図である。
報４と記述する）に記載されている半導体装置の製造方
法の発明では、大きな凹凸を有する第１のシリコン膜上
に小さな凹凸を有する第２のシリコン膜を形成して、大
きな凹凸上に小さな凹凸が乗った表面形状にすることに
よって、下部電極の表面積を増加させる方法が提案され
ている。図４は、公報４に記載されている従来例におけ
る半導体装置の製造方法によって容量部を形成する場合
の工程断面図である。
【０００９】まず図４（ａ）に示すように、シリコン基
板１上にシリコン酸化膜２を形成し、通常のリソグラフ
ィ技術およびドライエッチング技術を用いてコンタクト
ホール３を形成した後、大きな凹凸を有するシリコン膜
１２を形成する。この大きな凹凸を有するシリコン膜１
２は、例えばシラン（以下、ＳｉＨ4 と記述する）ガス
を用いて、圧力０．２ｔｏｒｒ、成膜温度５７５℃の条
件で、減圧気相成長（以下、ＬＰ−ＣＶＤと記述する）
法によってアモルファスシリコンを膜厚１００ｎｍに形
成し、引き続き真空中で１５分間アニールすることによ
って形成され、約０．２μｍの凹凸となる。
板１上にシリコン酸化膜２を形成し、通常のリソグラフ
ィ技術およびドライエッチング技術を用いてコンタクト
ホール３を形成した後、大きな凹凸を有するシリコン膜
１２を形成する。この大きな凹凸を有するシリコン膜１
２は、例えばシラン（以下、ＳｉＨ4 と記述する）ガス
を用いて、圧力０．２ｔｏｒｒ、成膜温度５７５℃の条
件で、減圧気相成長（以下、ＬＰ−ＣＶＤと記述する）
法によってアモルファスシリコンを膜厚１００ｎｍに形
成し、引き続き真空中で１５分間アニールすることによ
って形成され、約０．２μｍの凹凸となる。
【００１０】次に図４（ｂ）に示すように、一度、試料
を大気中に取り出した後に小さな凹凸を有するシリコン
膜１３を形成する。この小さな凹凸を有するシリコン膜
１３は、例えばＳｉＨ4 ガスを用いて、圧力０．２ｔｏ
ｒｒ、成膜温度５７０℃の条件で、ＬＰ−ＣＶＤ法によ
ってアモルファスシリコンを膜厚３０ｎｍ程度に形成
し、引き続き真空中で５分間アニールすることによって
形成され、約３０ｎｍの凹凸となる。その後、大きな凹
凸を有するシリコン膜１２および小さな凹凸を有するシ
リコン膜１３に不純物を導入して導電性をもたせた後、
パタ−ニングを行って容量部の下部電極を形成する。
を大気中に取り出した後に小さな凹凸を有するシリコン
膜１３を形成する。この小さな凹凸を有するシリコン膜
１３は、例えばＳｉＨ4 ガスを用いて、圧力０．２ｔｏ
ｒｒ、成膜温度５７０℃の条件で、ＬＰ−ＣＶＤ法によ
ってアモルファスシリコンを膜厚３０ｎｍ程度に形成
し、引き続き真空中で５分間アニールすることによって
形成され、約３０ｎｍの凹凸となる。その後、大きな凹
凸を有するシリコン膜１２および小さな凹凸を有するシ
リコン膜１３に不純物を導入して導電性をもたせた後、
パタ−ニングを行って容量部の下部電極を形成する。
【００１１】そして図４（ｃ）に示すように、下部電極
の上に容量絶縁膜８および容量部の上部電極９を形成し
て、容量部を完成させる。
の上に容量絶縁膜８および容量部の上部電極９を形成し
て、容量部を完成させる。
【００１２】
【発明が解決しようとする課題】上述した従来例には、
それぞれ以下の問題点がある。
それぞれ以下の問題点がある。
【００１３】まず、公報１、公報２、および公報３に記
載されている半導体装置の製造方法では、下部電極の表
面積の増加すなわち容量値の増加は約１．５〜３倍であ
り、２５６Ｍｂｉｔ以上のＤＲＡＭの容量部としては充
分ではない。
載されている半導体装置の製造方法では、下部電極の表
面積の増加すなわち容量値の増加は約１．５〜３倍であ
り、２５６Ｍｂｉｔ以上のＤＲＡＭの容量部としては充
分ではない。
【００１４】一方、公報４に記載されている半導体装置
の製造方法では、大きな凹凸を有するシリコン膜１２上
に小さな凹凸を有するシリコン膜１３を設けることによ
って下部電極の表面積は約２〜４倍に増加する。しかし
この方法では、大きな凹凸を有するシリコン膜１２を成
膜する条件が圧力０．２ｔｏｒｒ、成膜温度５７５℃で
あり、小さな凹凸を有するシリコン膜１３を成長する条
件が圧力０．２ｔｏｒｒ、成膜温度５７０℃であり、成
長条件の差が少ないので、小さな凹凸と大きな凹凸とを
形成するのが非常に難しいという問題点がある。
の製造方法では、大きな凹凸を有するシリコン膜１２上
に小さな凹凸を有するシリコン膜１３を設けることによ
って下部電極の表面積は約２〜４倍に増加する。しかし
この方法では、大きな凹凸を有するシリコン膜１２を成
膜する条件が圧力０．２ｔｏｒｒ、成膜温度５７５℃で
あり、小さな凹凸を有するシリコン膜１３を成長する条
件が圧力０．２ｔｏｒｒ、成膜温度５７０℃であり、成
長条件の差が少ないので、小さな凹凸と大きな凹凸とを
形成するのが非常に難しいという問題点がある。
【００１５】また、通常の縦型ＬＰ−ＣＶＤ装置では、
ウェハを１００〜１５０枚処理するために、ウェハを入
れる場所によって炉内に数度以上の温度差をもたせて膜
厚等の均一性を向上させている。しかし上記従来例にお
いては、通常の縦型ＬＰ−ＣＶＤ装置を使用しにくく、
ガス導入口を複数にする等の工夫が必要になり、装置コ
ストが高くなるという問題点もある。
ウェハを１００〜１５０枚処理するために、ウェハを入
れる場所によって炉内に数度以上の温度差をもたせて膜
厚等の均一性を向上させている。しかし上記従来例にお
いては、通常の縦型ＬＰ−ＣＶＤ装置を使用しにくく、
ガス導入口を複数にする等の工夫が必要になり、装置コ
ストが高くなるという問題点もある。
【００１６】このような点に鑑み本発明は、半導体装置
を製造する際に、製造コストを低減し、容量部の占有面
積を増加させることなく電極の表面積を増加させること
を目的とする。
を製造する際に、製造コストを低減し、容量部の占有面
積を増加させることなく電極の表面積を増加させること
を目的とする。
【００１７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に下部電極と誘電体膜と上部電
極とを備える容量部を有する半導体装置の製造方法であ
り、前記半導体基板上に、第１の不純物が含まれていて
所定のグレインサイズを有する第１のポリシリコン膜を
形成する工程と、前記第１のポリシリコン膜をリン酸溶
液に浸して該第１のポリシリコン膜を複数に分離し、複
数の島状の第１のポリシリコン膜を形成する工程と、前
記複数の島状の第１のポリシリコン膜の上に第２のポリ
シリコン膜を形成する工程と、前記第２のポリシリコン
膜に第２の不純物を導入する工程と、前記第２の不純物
を導入した第２のポリシリコン膜をリン酸溶液に浸して
該第２の不純物を導入した第２のポリシリコン膜の表面
に凹凸を形成し、表面積を増加させた第２のポリシリコ
ン膜を形成する工程とを有し、前記所定のグレインサイ
ズが、前記複数の島状の第１のポリシリコン膜を形成す
ることができるサイズである。
造方法は、半導体基板上に下部電極と誘電体膜と上部電
極とを備える容量部を有する半導体装置の製造方法であ
り、前記半導体基板上に、第１の不純物が含まれていて
所定のグレインサイズを有する第１のポリシリコン膜を
形成する工程と、前記第１のポリシリコン膜をリン酸溶
液に浸して該第１のポリシリコン膜を複数に分離し、複
数の島状の第１のポリシリコン膜を形成する工程と、前
記複数の島状の第１のポリシリコン膜の上に第２のポリ
シリコン膜を形成する工程と、前記第２のポリシリコン
膜に第２の不純物を導入する工程と、前記第２の不純物
を導入した第２のポリシリコン膜をリン酸溶液に浸して
該第２の不純物を導入した第２のポリシリコン膜の表面
に凹凸を形成し、表面積を増加させた第２のポリシリコ
ン膜を形成する工程とを有し、前記所定のグレインサイ
ズが、前記複数の島状の第１のポリシリコン膜を形成す
ることができるサイズである。
【００１８】上記本発明の半導体装置の製造方法は、前
記第１のポリシリコン膜を形成する工程が、前記半導体
基板上にアモルファス相と結晶相とが混合されている第
１のシリコン膜を形成すると同時に前記第１の不純物を
導入する工程と、前記第１の不純物が導入されている第
１のシリコン膜に熱処理を行うことによって第１のポリ
シリコン膜を形成する工程とを有することができる。
記第１のポリシリコン膜を形成する工程が、前記半導体
基板上にアモルファス相と結晶相とが混合されている第
１のシリコン膜を形成すると同時に前記第１の不純物を
導入する工程と、前記第１の不純物が導入されている第
１のシリコン膜に熱処理を行うことによって第１のポリ
シリコン膜を形成する工程とを有することができる。
【００１９】上記本発明の半導体装置の製造方法は、前
記第１のポリシリコン膜を形成する工程が、前記半導体
基板上にアモルファス相と結晶相とが混合されている第
１のシリコン膜を形成する工程と、前記第１のシリコン
膜に熱処理を行うことによって第１のポリシリコン膜を
形成する工程と、前記第１のポリシリコン膜に前記第１
の不純物を導入する工程とを有することができる。
記第１のポリシリコン膜を形成する工程が、前記半導体
基板上にアモルファス相と結晶相とが混合されている第
１のシリコン膜を形成する工程と、前記第１のシリコン
膜に熱処理を行うことによって第１のポリシリコン膜を
形成する工程と、前記第１のポリシリコン膜に前記第１
の不純物を導入する工程とを有することができる。
【００２０】上記本発明の半導体装置の製造方法は、前
記第１のポリシリコン膜を形成する工程が、前記半導体
基板上にアモルファス相と結晶相とが混合されている第
１のシリコン膜を形成する工程と、前記第１のシリコン
膜に拡散処理を行うことによって第１のポリシリコン膜
を形成すると同時に前記第１の不純物を導入する工程と
を有することができる。
記第１のポリシリコン膜を形成する工程が、前記半導体
基板上にアモルファス相と結晶相とが混合されている第
１のシリコン膜を形成する工程と、前記第１のシリコン
膜に拡散処理を行うことによって第１のポリシリコン膜
を形成すると同時に前記第１の不純物を導入する工程と
を有することができる。
【００２１】上記本発明の半導体装置の製造方法は、前
記第１のポリシリコン膜を形成する工程が、第３のポリ
シリコン膜に前記第１の不純物をイオン注入する工程を
有することができる。
記第１のポリシリコン膜を形成する工程が、第３のポリ
シリコン膜に前記第１の不純物をイオン注入する工程を
有することができる。
【００２２】
【作用】上記の手段を用いる本発明は、グレインサイズ
の大きい第１のポリシリコン膜を形成するのでエッチン
グした後に表面積が増加した島状の第１のポリシリコン
膜が半導体基板上に残り、また、その上に形成した第２
のポリシリコン膜の表面に凹凸を形成するのでさらに表
面積が増加した下部電極を形成することができ、この上
に誘電体膜を形成すると容量部の表面積を３〜４倍にす
ることができ、半導体装置の容量部の占有面積を増加す
ることなく、電極の表面積すなわち容量値を増加させる
ことが可能となる。また、このようにして形成された容
量部の容量膜は、従来のポリシリコン膜をそのまま電極
として用いた場合と同様のリーク電流特性、耐圧分布お
よび信頼性が得られる。
の大きい第１のポリシリコン膜を形成するのでエッチン
グした後に表面積が増加した島状の第１のポリシリコン
膜が半導体基板上に残り、また、その上に形成した第２
のポリシリコン膜の表面に凹凸を形成するのでさらに表
面積が増加した下部電極を形成することができ、この上
に誘電体膜を形成すると容量部の表面積を３〜４倍にす
ることができ、半導体装置の容量部の占有面積を増加す
ることなく、電極の表面積すなわち容量値を増加させる
ことが可能となる。また、このようにして形成された容
量部の容量膜は、従来のポリシリコン膜をそのまま電極
として用いた場合と同様のリーク電流特性、耐圧分布お
よび信頼性が得られる。
【００２３】また、半導体基板上に不純物を導入する工
程が、第１のシリコン膜を形成する工程と同時に行われ
るので、または第１のシリコン膜を形成する工程を行っ
た後に行われるので、熱処理を行う前に不純物を導入す
ることができ、不純物の半導体基板上への拡散が全体に
わたって行われ、複数の島状の第１のポリシリコン膜を
容易に形成することが可能となる。
程が、第１のシリコン膜を形成する工程と同時に行われ
るので、または第１のシリコン膜を形成する工程を行っ
た後に行われるので、熱処理を行う前に不純物を導入す
ることができ、不純物の半導体基板上への拡散が全体に
わたって行われ、複数の島状の第１のポリシリコン膜を
容易に形成することが可能となる。
【００２４】さらに、従来から用いられているＬＰ−Ｃ
ＶＤ装置、拡散炉等の既存の半導体製造装置を用いて製
造できるので、製造コストを低減することができ、安価
で量産性の高い半導体装置の製造方法を実現することが
可能となる。
ＶＤ装置、拡散炉等の既存の半導体製造装置を用いて製
造できるので、製造コストを低減することができ、安価
で量産性の高い半導体装置の製造方法を実現することが
可能となる。
【００２５】その上、従来例の半導体装置の製造方法と
比較して、シリコンの成長条件や表面に凹凸を形成する
プロセス条件のマージンが大きいので、再現性を向上す
ることができ、安価で量産性の高い半導体装置の製造方
法を実現することが可能となる。
比較して、シリコンの成長条件や表面に凹凸を形成する
プロセス条件のマージンが大きいので、再現性を向上す
ることができ、安価で量産性の高い半導体装置の製造方
法を実現することが可能となる。
【００２６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２７】図１は本発明の第１の実施例における半導
体装置の製造方法を示す工程断面図であり、各工程段階
における半導体装置の模式的断面図である。図１を用い
て第１の実施例の各工程を説明する。
体装置の製造方法を示す工程断面図であり、各工程段階
における半導体装置の模式的断面図である。図１を用い
て第１の実施例の各工程を説明する。
【００２８】図１（ａ）に示すように、シリコン基板１
上にシリコン酸化膜２を形成して通常のフォトリソグラ
フィ技術およびドライエッチング技術を用いてシリコン
酸化膜２にコンタクトホール３を形成する。その後、Ｓ
ｉＨ4 ガスまたはジシラン（以下、Ｓｉ2 Ｈ6 と記述す
る）ガスとフォスフィン（以下、ＰＨ3 と記述する）ガ
スとを用いて、圧力０．２〜１．０ｔｏｒｒ、成膜温度
５５０〜６００℃の条件で、通常のＬＰ−ＣＶＤ法によ
ってアモルファス相と結晶相とが混合されている第１の
シリコン膜（不図示）を膜厚５０〜２００ｎｍで成膜
し、同時に不純物（リン）を導入する。このとき、シリ
コン膜中のリン濃度は５×１０19〜１×１０21ａｔｏｍ
ｓ／ｃｍ3 となる。
上にシリコン酸化膜２を形成して通常のフォトリソグラ
フィ技術およびドライエッチング技術を用いてシリコン
酸化膜２にコンタクトホール３を形成する。その後、Ｓ
ｉＨ4 ガスまたはジシラン（以下、Ｓｉ2 Ｈ6 と記述す
る）ガスとフォスフィン（以下、ＰＨ3 と記述する）ガ
スとを用いて、圧力０．２〜１．０ｔｏｒｒ、成膜温度
５５０〜６００℃の条件で、通常のＬＰ−ＣＶＤ法によ
ってアモルファス相と結晶相とが混合されている第１の
シリコン膜（不図示）を膜厚５０〜２００ｎｍで成膜
し、同時に不純物（リン）を導入する。このとき、シリ
コン膜中のリン濃度は５×１０19〜１×１０21ａｔｏｍ
ｓ／ｃｍ3 となる。
【００２９】次に、窒素雰囲気中で８００〜９００℃の
熱処理を１０〜３０分間行い、第１のシリコン膜を完全
に結晶化させて第１のポリシリコン膜４を形成する。こ
のとき、結晶化させた第１のポリシリコン膜４のグレイ
ンは３０ｎｍ〜２０００ｎｍとなる。
熱処理を１０〜３０分間行い、第１のシリコン膜を完全
に結晶化させて第１のポリシリコン膜４を形成する。こ
のとき、結晶化させた第１のポリシリコン膜４のグレイ
ンは３０ｎｍ〜２０００ｎｍとなる。
【００３０】図１（ｂ）に示すように、１５０〜１７０
℃の濃リン酸溶液中に３０〜１８０分間浸して、第１の
ポリシリコン膜４の表面に凹凸を形成する。このとき、
リンが析出している結晶粒界（グレインバンダリ）付近
の第１のポリシリコン膜４のエッチングレートが他の部
分と比較して速いので、グレイン形状を反映して島状の
第１のポリシリコン膜５がシリコン酸化膜２上に残る。
このとき、第１のポリシリコン膜４のグレインが完全に
分離されずに、隣接するグレインが繋がっていても問題
はない。しかし、完全に分離する程度にリン酸溶液中に
浸す方が、表面積の増加効果も大きく、かつリン酸溶液
に浸す時間のマージンも広い。
℃の濃リン酸溶液中に３０〜１８０分間浸して、第１の
ポリシリコン膜４の表面に凹凸を形成する。このとき、
リンが析出している結晶粒界（グレインバンダリ）付近
の第１のポリシリコン膜４のエッチングレートが他の部
分と比較して速いので、グレイン形状を反映して島状の
第１のポリシリコン膜５がシリコン酸化膜２上に残る。
このとき、第１のポリシリコン膜４のグレインが完全に
分離されずに、隣接するグレインが繋がっていても問題
はない。しかし、完全に分離する程度にリン酸溶液中に
浸す方が、表面積の増加効果も大きく、かつリン酸溶液
に浸す時間のマージンも広い。
【００３１】図１（ｃ）に示すように、ＳｉＨ4 ガスを
用いて、成膜温度６００〜６５０℃の条件で、通常のＬ
Ｐ−ＣＶＤ法によって第２のポリシリコン膜６を膜厚５
０〜１００ｎｍで島状の第１のポリシリコン膜５上に成
膜する。次に、第２のポリシリコン膜６中に、濃度が１
０20〜１０21ａｔｏｍｓ／ｃｍ3 であるリン等の不純物
を拡散法によって導入する。
用いて、成膜温度６００〜６５０℃の条件で、通常のＬ
Ｐ−ＣＶＤ法によって第２のポリシリコン膜６を膜厚５
０〜１００ｎｍで島状の第１のポリシリコン膜５上に成
膜する。次に、第２のポリシリコン膜６中に、濃度が１
０20〜１０21ａｔｏｍｓ／ｃｍ3 であるリン等の不純物
を拡散法によって導入する。
【００３２】図１（ｄ）に示すように、再度１５０〜１
７０℃の濃リン酸溶液中に３０〜１２０分間浸して、第
２のポリシリコン膜６の表面に凹凸を形成して、表面積
を増加させた第２のポリシリコン膜７を形成する。
７０℃の濃リン酸溶液中に３０〜１２０分間浸して、第
２のポリシリコン膜６の表面に凹凸を形成して、表面積
を増加させた第２のポリシリコン膜７を形成する。
【００３３】図１（ｅ）に示すように、ＳｉＨ2 Ｃｌ2
ガスおよびＮＨ3 ガスを用いて、通常のＬＰ−ＣＶＤ法
によってシリコン窒化膜を成膜する。続いてシリコン窒
化膜を酸化性雰囲気中で熱処理を行ってシリコン窒化膜
の表面にシリコン酸化膜を形成し、シリコン窒化膜およ
びシリコン酸化膜からなる容量絶縁膜８を形成する。次
に、通常のＬＰ−ＣＶＤ法によってポリシリコン膜を膜
厚１００〜３００ｎｍで成膜して上部電極９を形成す
る。上部電極９にリン等の不純物を導入した後、通常の
フォトリソグラフィ技術およびドライエッチング技術を
用いて、上部電極９の形にパターニングを行い、容量部
が形成される。
ガスおよびＮＨ3 ガスを用いて、通常のＬＰ−ＣＶＤ法
によってシリコン窒化膜を成膜する。続いてシリコン窒
化膜を酸化性雰囲気中で熱処理を行ってシリコン窒化膜
の表面にシリコン酸化膜を形成し、シリコン窒化膜およ
びシリコン酸化膜からなる容量絶縁膜８を形成する。次
に、通常のＬＰ−ＣＶＤ法によってポリシリコン膜を膜
厚１００〜３００ｎｍで成膜して上部電極９を形成す
る。上部電極９にリン等の不純物を導入した後、通常の
フォトリソグラフィ技術およびドライエッチング技術を
用いて、上部電極９の形にパターニングを行い、容量部
が形成される。
【００３４】上記のように、アモルファス相と結晶相と
が混合されている第１のシリコン膜を形成することによ
って、第１のシリコン膜に熱処理を行って第１のポリシ
リコン膜４に変成させたときにグレインサイズを大きく
することができ、エッチング後に大きなサイズのグレイ
ン形状を有する、すなわち表面積が増加した島状の第１
のポリシリコン膜５が残る。この上に形成する第２のポ
リシリコン膜６の表面に凹凸を形成することによって、
さらに表面積が増加した下部電極が形成される。この上
に容量絶縁膜８を形成すると、容量値は従来のポリシリ
コン膜をそのまま電極として用いた場合の容量値と比較
して約３〜４倍になる。また、このようにして形成され
た容量部の容量膜は、従来のポリシリコン膜をそのまま
電極として用いた場合と同様のリーク電流特性、耐圧分
布および信頼性が得られる。
が混合されている第１のシリコン膜を形成することによ
って、第１のシリコン膜に熱処理を行って第１のポリシ
リコン膜４に変成させたときにグレインサイズを大きく
することができ、エッチング後に大きなサイズのグレイ
ン形状を有する、すなわち表面積が増加した島状の第１
のポリシリコン膜５が残る。この上に形成する第２のポ
リシリコン膜６の表面に凹凸を形成することによって、
さらに表面積が増加した下部電極が形成される。この上
に容量絶縁膜８を形成すると、容量値は従来のポリシリ
コン膜をそのまま電極として用いた場合の容量値と比較
して約３〜４倍になる。また、このようにして形成され
た容量部の容量膜は、従来のポリシリコン膜をそのまま
電極として用いた場合と同様のリーク電流特性、耐圧分
布および信頼性が得られる。
【００３５】第１の実施例では、ＳｉＨ4 ガスまたはＳ
ｉ2 Ｈ6 ガスとＰＨ3 ガスとを用いて、第１のシリコン
膜の形成時に同時に不純物（リン）を導入したが、Ｓｉ
Ｈ4ガスまたはＳｉ2 Ｈ6 ガスのみを用いて不純物を含
まない第１のシリコン膜を形成した後に、熱処理を行っ
て第１のポリシリコン膜４を形成し、拡散法または注入
法によって第１のポリシリコン膜４に不純物を導入して
も良い。
ｉ2 Ｈ6 ガスとＰＨ3 ガスとを用いて、第１のシリコン
膜の形成時に同時に不純物（リン）を導入したが、Ｓｉ
Ｈ4ガスまたはＳｉ2 Ｈ6 ガスのみを用いて不純物を含
まない第１のシリコン膜を形成した後に、熱処理を行っ
て第１のポリシリコン膜４を形成し、拡散法または注入
法によって第１のポリシリコン膜４に不純物を導入して
も良い。
【００３６】また、ＳｉＨ4 ガスまたはＳｉ2 Ｈ6 ガス
のみを用いて不純物を含まない第１のシリコン膜を形成
した後に、熱処理を行う代わりに拡散処理を行うことに
よって、第１のポリシリコン膜４を形成すると同時に不
純物を導入しても良い。熱処理の代わりに拡散処理を行
う場合には、窒素雰囲気中にＰｏＣｌ3 ガスを加え、他
の条件は熱処理の場合と同じで良い。
のみを用いて不純物を含まない第１のシリコン膜を形成
した後に、熱処理を行う代わりに拡散処理を行うことに
よって、第１のポリシリコン膜４を形成すると同時に不
純物を導入しても良い。熱処理の代わりに拡散処理を行
う場合には、窒素雰囲気中にＰｏＣｌ3 ガスを加え、他
の条件は熱処理の場合と同じで良い。
【００３７】図２および図３は、本発明の第２の実施例
における半導体装置の製造方法を示す工程断面図であ
る。図２および図３を用いて第２の実施例の各工程を説
明する。
における半導体装置の製造方法を示す工程断面図であ
る。図２および図３を用いて第２の実施例の各工程を説
明する。
【００３８】図２（ａ）に示すように、第１の実施例の
場合と同様に、シリコン基板１上にシリコン酸化膜２を
形成して通常のフォトリソグラフィ技術およびドライエ
ッチング技術を用いてシリコン酸化膜２上にコンタクト
ホール３を形成する。その後、ＳｉＨ4 ガスまたはＳｉ
2 Ｈ6 ガスを用いて、圧力０．２〜１ｔｏｒｒ、成膜温
度６００〜６５０℃の条件で、通常のＬＰ−ＣＶＤ法に
よって第３のポリシリコン膜１０を膜厚５０〜２０００
ｎｍで成膜する。
場合と同様に、シリコン基板１上にシリコン酸化膜２を
形成して通常のフォトリソグラフィ技術およびドライエ
ッチング技術を用いてシリコン酸化膜２上にコンタクト
ホール３を形成する。その後、ＳｉＨ4 ガスまたはＳｉ
2 Ｈ6 ガスを用いて、圧力０．２〜１ｔｏｒｒ、成膜温
度６００〜６５０℃の条件で、通常のＬＰ−ＣＶＤ法に
よって第３のポリシリコン膜１０を膜厚５０〜２０００
ｎｍで成膜する。
【００３９】図２（ｂ）に示すように、第３のポリシリ
コン膜１０中に、濃度が５×１０19〜１×１０21ａｔｏ
ｍｓ／ｃｍ3 のリン等の不純物をイオン注入法によって
導入する。不純物のイオン注入を行うことによって、第
３のポリシリコン膜１０の構造を、アモルファス相と結
晶相とが混合されている第１のシリコン膜（不図示）と
同様のグレインサイズを有するポリシリコン膜１１とす
ることができる。このとき、不純物をイオン注入する代
わりにシリコンをイオン注入しても、第３のポリシリコ
ン膜１０の構造を、第１のシリコン膜と同様のグレイン
サイズを有するポリシリコン膜１１とすることができ
る。
コン膜１０中に、濃度が５×１０19〜１×１０21ａｔｏ
ｍｓ／ｃｍ3 のリン等の不純物をイオン注入法によって
導入する。不純物のイオン注入を行うことによって、第
３のポリシリコン膜１０の構造を、アモルファス相と結
晶相とが混合されている第１のシリコン膜（不図示）と
同様のグレインサイズを有するポリシリコン膜１１とす
ることができる。このとき、不純物をイオン注入する代
わりにシリコンをイオン注入しても、第３のポリシリコ
ン膜１０の構造を、第１のシリコン膜と同様のグレイン
サイズを有するポリシリコン膜１１とすることができ
る。
【００４０】なお、不純物濃度が不足する場合には、第
３のポリシリコン膜１０中に不純物またはシリコンをイ
オン注入した後に、さらに拡散法によって不純物を導入
しても良い。
３のポリシリコン膜１０中に不純物またはシリコンをイ
オン注入した後に、さらに拡散法によって不純物を導入
しても良い。
【００４１】第１のシリコン膜と同様のグレインサイズ
を有するポリシリコン膜１１は、そのままでも第１のポ
リシリコン膜４として使用することができるが、図２
（ｃ）に示すように、窒素雰囲気中で８００〜９００℃
の熱処理を１０〜３０分間行い、完全に結晶化させるこ
とによって、第１のポリシリコン膜４を形成することも
できる。
を有するポリシリコン膜１１は、そのままでも第１のポ
リシリコン膜４として使用することができるが、図２
（ｃ）に示すように、窒素雰囲気中で８００〜９００℃
の熱処理を１０〜３０分間行い、完全に結晶化させるこ
とによって、第１のポリシリコン膜４を形成することも
できる。
【００４２】図２（ｄ）に示すように、第１の実施例と
同様に１５０〜１７０℃の濃リン酸溶液中に３０〜１８
０分間浸して、第１のポリシリコン膜４の表面に凹凸を
形成する。このとき、リンが析出している結晶粒界（グ
レインバンダリ）付近の第１のポリシリコン膜４のエッ
チングレートが他の部分と比較して速いので、グレイン
形状を反映して島状の第１のポリシリコン膜５がシリコ
ン酸化膜２上に残る。
同様に１５０〜１７０℃の濃リン酸溶液中に３０〜１８
０分間浸して、第１のポリシリコン膜４の表面に凹凸を
形成する。このとき、リンが析出している結晶粒界（グ
レインバンダリ）付近の第１のポリシリコン膜４のエッ
チングレートが他の部分と比較して速いので、グレイン
形状を反映して島状の第１のポリシリコン膜５がシリコ
ン酸化膜２上に残る。
【００４３】図３（ａ）に示すように、ＳｉＨ4 ガスを
用いて、成膜温度６００〜６５０℃の条件で、通常のＬ
Ｐ−ＣＶＤ法によって第２のポリシリコン膜６を膜厚５
０〜１００ｎｍで島状の第１のポリシリコン膜５上に成
膜する。次に、第２のポリシリコン膜６中に、濃度が１
０20〜１０21ａｔｏｍｓ／ｃｍ3 であるリン等の不純物
を拡散法によって導入する。
用いて、成膜温度６００〜６５０℃の条件で、通常のＬ
Ｐ−ＣＶＤ法によって第２のポリシリコン膜６を膜厚５
０〜１００ｎｍで島状の第１のポリシリコン膜５上に成
膜する。次に、第２のポリシリコン膜６中に、濃度が１
０20〜１０21ａｔｏｍｓ／ｃｍ3 であるリン等の不純物
を拡散法によって導入する。
【００４４】図３（ｂ）に示すように、再度１５０〜１
７０℃の濃リン酸溶液中に３０〜１２０分間浸して、第
２のポリシリコン膜６の表面に凹凸を形成して、表面積
を増加させた第２のポリシリコン膜７を形成する。
７０℃の濃リン酸溶液中に３０〜１２０分間浸して、第
２のポリシリコン膜６の表面に凹凸を形成して、表面積
を増加させた第２のポリシリコン膜７を形成する。
【００４５】図３（ｃ）に示すように、第１の実施例と
同様の方法でシリコン窒化膜およびシリコン酸化膜から
なる容量絶縁膜８を形成し、最後に上部電極９を形成し
て、容量部が完成する。
同様の方法でシリコン窒化膜およびシリコン酸化膜から
なる容量絶縁膜８を形成し、最後に上部電極９を形成し
て、容量部が完成する。
【００４６】以上のようにして容量部を形成すると、第
１の実施例と同様に、容量値は従来のポリシリコン膜を
そのまま電極として用いた場合の容量値と比較して約３
〜４倍になる。また、このようにして形成された容量部
の容量膜は、従来のポリシリコン膜をそのまま電極とし
て用いた場合と同様のリーク電流特性、耐圧分布および
信頼性が得られる。
１の実施例と同様に、容量値は従来のポリシリコン膜を
そのまま電極として用いた場合の容量値と比較して約３
〜４倍になる。また、このようにして形成された容量部
の容量膜は、従来のポリシリコン膜をそのまま電極とし
て用いた場合と同様のリーク電流特性、耐圧分布および
信頼性が得られる。
【００４７】本発明においては、不純物を導入する際に
リン（Ｐ）を用いたが、リン（Ｐ）以外のものを使用し
ても良い。例えば、第１の実施例に示したように、第１
のシリコン膜を形成する工程と同時に不純物を導入する
場合には、不純物はＮ型、Ｐ型のいずれでも良く、ヒ素
（Ａｓ）、ボロン（Ｂ）等でも良い。このとき、不純物
を導入する際のガスとしてはＰＨ3 ガスの他に、ＡｓＨ
3 ガス、ＢＣｌ3 ガス等が考えられる。また、拡散法ま
たはイオン注入法によって不純物を導入する場合には、
拡散法を用いるときにはリン、ボロンが一般的に使用さ
れ、イオン注入法を用いるときにはヒ素、リン、ボロン
が一般的に使用される。
リン（Ｐ）を用いたが、リン（Ｐ）以外のものを使用し
ても良い。例えば、第１の実施例に示したように、第１
のシリコン膜を形成する工程と同時に不純物を導入する
場合には、不純物はＮ型、Ｐ型のいずれでも良く、ヒ素
（Ａｓ）、ボロン（Ｂ）等でも良い。このとき、不純物
を導入する際のガスとしてはＰＨ3 ガスの他に、ＡｓＨ
3 ガス、ＢＣｌ3 ガス等が考えられる。また、拡散法ま
たはイオン注入法によって不純物を導入する場合には、
拡散法を用いるときにはリン、ボロンが一般的に使用さ
れ、イオン注入法を用いるときにはヒ素、リン、ボロン
が一般的に使用される。
【００４８】本発明における半導体装置は、従来から用
いられているＬＰ−ＣＶＤ装置、拡散炉等を用いて製造
することができ、製造コストを低減することができる。
また、従来例のプロセスと比較して、プロセス条件のマ
ージンが大きく再現性が良い。
いられているＬＰ−ＣＶＤ装置、拡散炉等を用いて製造
することができ、製造コストを低減することができる。
また、従来例のプロセスと比較して、プロセス条件のマ
ージンが大きく再現性が良い。
【００４９】
【発明の効果】以上説明したように本発明は、グレイン
サイズの大きい第１のポリシリコン膜を形成することに
よってエッチングした後に表面積が増加した島状の第１
のポリシリコン膜が半導体基板上に残り、また、その上
に形成した第２のポリシリコン膜の表面に凹凸を形成す
ることによってさらに表面積が増加した下部電極を形成
することができ、この上に誘電体膜を形成すると容量部
の表面積を３〜４倍にすることができ、半導体装置の容
量部の占有面積を増加することなく、電極の表面積すな
わち容量値を増加させることができるという効果を有す
る。また、このようにして形成された容量部の容量膜
は、従来のポリシリコン膜をそのまま電極として用いた
場合と同様のリーク電流特性、耐圧分布および信頼性が
得られるという効果を有する。
サイズの大きい第１のポリシリコン膜を形成することに
よってエッチングした後に表面積が増加した島状の第１
のポリシリコン膜が半導体基板上に残り、また、その上
に形成した第２のポリシリコン膜の表面に凹凸を形成す
ることによってさらに表面積が増加した下部電極を形成
することができ、この上に誘電体膜を形成すると容量部
の表面積を３〜４倍にすることができ、半導体装置の容
量部の占有面積を増加することなく、電極の表面積すな
わち容量値を増加させることができるという効果を有す
る。また、このようにして形成された容量部の容量膜
は、従来のポリシリコン膜をそのまま電極として用いた
場合と同様のリーク電流特性、耐圧分布および信頼性が
得られるという効果を有する。
【００５０】また、半導体基板上に不純物を導入する工
程が、第１のシリコン膜を形成する工程と同時に行われ
ることによって、または第１のシリコン膜を形成する工
程を行った後に行われることによって、熱処理を行う前
に不純物を導入することができ、不純物の半導体基板上
への拡散が全体にわたって行われ、複数の島状の第１の
ポリシリコン膜を容易に形成することができるという効
果を有する。
程が、第１のシリコン膜を形成する工程と同時に行われ
ることによって、または第１のシリコン膜を形成する工
程を行った後に行われることによって、熱処理を行う前
に不純物を導入することができ、不純物の半導体基板上
への拡散が全体にわたって行われ、複数の島状の第１の
ポリシリコン膜を容易に形成することができるという効
果を有する。
【００５１】さらに、従来から用いられているＬＰ−Ｃ
ＶＤ装置、拡散炉等の既存の半導体製造装置を用いて製
造できることによって、製造コストを低減することがで
き、安価で量産性の高い半導体装置の製造方法を実現す
ることができるという効果を有する。
ＶＤ装置、拡散炉等の既存の半導体製造装置を用いて製
造できることによって、製造コストを低減することがで
き、安価で量産性の高い半導体装置の製造方法を実現す
ることができるという効果を有する。
【００５２】その上、従来例の半導体装置の製造方法と
比較して、シリコンの成長条件や表面に凹凸を形成する
プロセス条件のマージンが大きいことによって、再現性
を向上することができ、安価で量産性の高い半導体装置
の製造方法を実現することができるという効果を有す
る。
比較して、シリコンの成長条件や表面に凹凸を形成する
プロセス条件のマージンが大きいことによって、再現性
を向上することができ、安価で量産性の高い半導体装置
の製造方法を実現することができるという効果を有す
る。
【図１】本発明の第１の実施例における半導体装置の製
造方法を示す工程断面図
造方法を示す工程断面図
【図２】本発明の第２の実施例における半導体装置の製
造方法を示す工程断面図
造方法を示す工程断面図
【図３】本発明の第２の実施例における半導体装置の製
造方法を示す工程断面図
造方法を示す工程断面図
【図４】公報４に記載されている従来例における半導体
装置の製造方法によって容量部を形成する場合の工程断
面図
装置の製造方法によって容量部を形成する場合の工程断
面図
１ シリコン基板 ２ シリコン酸化膜 ３ コンタクトホール ４ 第１のポリシリコン膜 ５ 島状の第１のポリシリコン膜 ６ 第２のポリシリコン膜 ７ 表面積を増加させた第２のポリシリコン膜 ８ 容量絶縁膜 ９ 上部電極 １０ 第３のポリシリコン膜 １１ 第１のシリコン膜と同様のグレインサイズを有
するポリシリコン膜 １２ 大きな凹凸を有するシリコン膜 １３ 小さな凹凸を有するシリコン膜
するポリシリコン膜 １２ 大きな凹凸を有するシリコン膜 １３ 小さな凹凸を有するシリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ａ 21/306 27/108 21/8242 Ｈ０１Ｌ 21/265 Ａ 21/306 Ｇ 7735−4Ｍ 27/10 ６２１ Ｚ
Claims (5)
- 【請求項１】 半導体基板上に下部電極と誘電体膜と上
部電極とを備える容量部を有する半導体装置の製造方法
において、 前記半導体基板上に、第１の不純物が含まれていて所定
のグレインサイズを有する第１のポリシリコン膜を形成
する工程と、 前記第１のポリシリコン膜をリン酸溶液に浸して該第１
のポリシリコン膜を複数に分離し、複数の島状の第１の
ポリシリコン膜を形成する工程と、 前記複数の島状の第１のポリシリコン膜の上に第２のポ
リシリコン膜を形成する工程と、 前記第２のポリシリコン膜に第２の不純物を導入する工
程と、 前記第２の不純物を導入した第２のポリシリコン膜をリ
ン酸溶液に浸して該第２の不純物を導入した第２のポリ
シリコン膜の表面に凹凸を形成し、表面積を増加させた
第２のポリシリコン膜を形成する工程とを有し、 前記所定のグレインサイズが、前記複数の島状の第１の
ポリシリコン膜を形成することができるサイズであるこ
とを特徴とする、半導体装置の製造方法。 - 【請求項２】 前記第１のポリシリコン膜を形成する工
程が、 前記半導体基板上にアモルファス相と結晶相とが混合さ
れている第１のシリコン膜を形成すると同時に前記第１
の不純物を導入する工程と、 前記第１の不純物が導入されている第１のシリコン膜に
熱処理を行うことによって第１のポリシリコン膜を形成
する工程とを有する、請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 前記第１のポリシリコン膜を形成する工
程が、 前記半導体基板上にアモルファス相と結晶相とが混合さ
れている第１のシリコン膜を形成する工程と、 前記第１のシリコン膜に熱処理を行うことによって第１
のポリシリコン膜を形成する工程と、 前記第１のポリシリコン膜に前記第１の不純物を導入す
る工程とを有する、請求項１に記載の半導体装置の製造
方法。 - 【請求項４】 前記第１のポリシリコン膜を形成する工
程が、 前記半導体基板上にアモルファス相と結晶相とが混合さ
れている第１のシリコン膜を形成する工程と、 前記第１のシリコン膜に拡散処理を行うことによって第
１のポリシリコン膜を形成すると同時に前記第１の不純
物を導入する工程とを有する、請求項１に記載の半導体
装置の製造方法。 - 【請求項５】 前記第１のポリシリコン膜を形成する工
程が、 第３のポリシリコン膜に前記第１の不純物をイオン注入
する工程を有する、請求項１に記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277778A JP2671833B2 (ja) | 1994-11-11 | 1994-11-11 | 半導体装置およびその製造方法 |
| US08/553,981 US5700710A (en) | 1994-11-11 | 1995-11-06 | Process of fabricating capacitor having waved rough surface of accumulating electrode |
| KR1019950041190A KR100191685B1 (ko) | 1994-11-11 | 1995-11-10 | 축적 전극의 파형의 거친면을 가진 캐패시터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277778A JP2671833B2 (ja) | 1994-11-11 | 1994-11-11 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139278A true JPH08139278A (ja) | 1996-05-31 |
| JP2671833B2 JP2671833B2 (ja) | 1997-11-05 |
Family
ID=17588189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6277778A Expired - Lifetime JP2671833B2 (ja) | 1994-11-11 | 1994-11-11 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5700710A (ja) |
| JP (1) | JP2671833B2 (ja) |
| KR (1) | KR100191685B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1004811C2 (nl) * | 1996-12-18 | 1998-06-19 | United Microelectronics Corp | Werkwijze voor het verhogen van de capaciteit. |
| FR2758008A1 (fr) * | 1996-12-30 | 1998-07-03 | United Microelectronics Corp | Procede pour augmenter la capacite dans des dispositifs a circuits integres |
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