JP2000339218A - キャッシュメモリの障害処理装置、キャッシュメモリの障害処理方法、マルチプロセッサシステム - Google Patents
キャッシュメモリの障害処理装置、キャッシュメモリの障害処理方法、マルチプロセッサシステムInfo
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- JP2000339218A JP2000339218A JP11146877A JP14687799A JP2000339218A JP 2000339218 A JP2000339218 A JP 2000339218A JP 11146877 A JP11146877 A JP 11146877A JP 14687799 A JP14687799 A JP 14687799A JP 2000339218 A JP2000339218 A JP 2000339218A
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- 238000003672 processing method Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims description 35
- 230000004044 response Effects 0.000 claims description 20
- 238000012790 confirmation Methods 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 7
- 230000000717 retained effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 6
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- 238000003745 diagnosis Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- COCAUCFPFHUGAA-MGNBDDOMSA-N n-[3-[(1s,7s)-5-amino-4-thia-6-azabicyclo[5.1.0]oct-5-en-7-yl]-4-fluorophenyl]-5-chloropyridine-2-carboxamide Chemical compound C=1C=C(F)C([C@@]23N=C(SCC[C@@H]2C3)N)=CC=1NC(=O)C1=CC=C(Cl)C=N1 COCAUCFPFHUGAA-MGNBDDOMSA-N 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 ストアイン方式のキャッシュメモリにてキャ
ッシュメモリ内に格納したデータを障害により書き戻せ
ない時、更新データを復元することが出来ない。 【解決手段】 更新アドレス保持部３は、主記憶アドレ
スを保持する主記憶アドレスレジスタ２０と、主記憶ア
ドレスレジスタ２０の内容を記憶する複数の更新アドレ
ス記憶エントリ２１１から構成される更新アドレス記憶
機構２１と、主記憶アドレスレジスタ２０の値と更新ア
ドレス記憶機構２１の値を比較するアドレス比較機構２
２と更新アドレス記憶制御機構２３から構成される。更
新アドレス記憶機構２１に、データ書き込みでアドレス
を登録し、主記憶８への更新データ書き込みでアドレス
を削除し、障害発生時に更新アドレス記憶機構２１内の
アドレスで他キャッシュメモリ４をサーチし同一アドレ
スで保持しているデータの主記憶８書き込みにより更新
データを復元する。
ッシュメモリ内に格納したデータを障害により書き戻せ
ない時、更新データを復元することが出来ない。 【解決手段】 更新アドレス保持部３は、主記憶アドレ
スを保持する主記憶アドレスレジスタ２０と、主記憶ア
ドレスレジスタ２０の内容を記憶する複数の更新アドレ
ス記憶エントリ２１１から構成される更新アドレス記憶
機構２１と、主記憶アドレスレジスタ２０の値と更新ア
ドレス記憶機構２１の値を比較するアドレス比較機構２
２と更新アドレス記憶制御機構２３から構成される。更
新アドレス記憶機構２１に、データ書き込みでアドレス
を登録し、主記憶８への更新データ書き込みでアドレス
を削除し、障害発生時に更新アドレス記憶機構２１内の
アドレスで他キャッシュメモリ４をサーチし同一アドレ
スで保持しているデータの主記憶８書き込みにより更新
データを復元する。
Description
【０００１】
【発明の属する技術分野】本発明は、主記憶書き込み動
作で主記憶データの更新を行わずキャッシュメモリに保
持するデータの更新のみ行うストアイン方式のキャッシ
ュメモリを有するマルチプロセッサにおける障害処理に
関し、特にキャッシュメモリ障害時のキャッシュ内デー
タの障害処理に関する。
作で主記憶データの更新を行わずキャッシュメモリに保
持するデータの更新のみ行うストアイン方式のキャッシ
ュメモリを有するマルチプロセッサにおける障害処理に
関し、特にキャッシュメモリ障害時のキャッシュ内デー
タの障害処理に関する。
【０００２】
【従来の技術】従来、ストアインキャッシュ方式のキャ
ッシュメモリ障害処理システムでは、ハードウェアの故
障により不正なデータをリード／ライトしシステム全体
でのデータの一貫性が保証できなくなることでシステム
を停止することを防止するため、書き込み動作時のライ
トデータのパリティエラーチェックや障害発生後のキャ
ッシュメモリ内容の掃き出し除去により、キャッシュメ
モリ障害による主記憶内容不正防止を図りキャッシュメ
モリ障害時のシステム停止の可能性を低減しシステムの
信頼性の向上を行っていた。
ッシュメモリ障害処理システムでは、ハードウェアの故
障により不正なデータをリード／ライトしシステム全体
でのデータの一貫性が保証できなくなることでシステム
を停止することを防止するため、書き込み動作時のライ
トデータのパリティエラーチェックや障害発生後のキャ
ッシュメモリ内容の掃き出し除去により、キャッシュメ
モリ障害による主記憶内容不正防止を図りキャッシュメ
モリ障害時のシステム停止の可能性を低減しシステムの
信頼性の向上を行っていた。
【０００３】特開平８−２８６９７７号公報「ストアイ
ンキャッシュの障害処理システム」では、ライトデータ
のパリティエラー検出時エラーをプロセッサに通知し、
該当データを２ビットエラーの形でキャッシュメモリに
登録しプロセッサ側から処理できるようにし、またライ
トアドレスのパリティエラー検出時は出力要求をマスク
し不正にキャッシュメモリにライトされることを抑止す
ることによりキャッシュメモリ障害検出時のシステム停
止の可能性を低減する、という技術が開示されている。
ンキャッシュの障害処理システム」では、ライトデータ
のパリティエラー検出時エラーをプロセッサに通知し、
該当データを２ビットエラーの形でキャッシュメモリに
登録しプロセッサ側から処理できるようにし、またライ
トアドレスのパリティエラー検出時は出力要求をマスク
し不正にキャッシュメモリにライトされることを抑止す
ることによりキャッシュメモリ障害検出時のシステム停
止の可能性を低減する、という技術が開示されている。
【０００４】特開平９−１４６８３６号公報「キャッシ
ュ索引の障害訂正装置」では、ストアイン方式のキャッ
シュメモリのアドレスアレイから読み出したデータに障
害を検出した時、当該アドレスをキャッシュメモリから
追い出し当該アドレスについてアドレスアレイの無効化
を行う。この間障害検出の要因となったリクエストの処
理は、この無効化処理が終了するまで保留し、再度のキ
ャッシュ索引に使用することによりキャッシュメモリ障
害検出時のシステム停止の可能性を低減する、という技
術が開示されている。
ュ索引の障害訂正装置」では、ストアイン方式のキャッ
シュメモリのアドレスアレイから読み出したデータに障
害を検出した時、当該アドレスをキャッシュメモリから
追い出し当該アドレスについてアドレスアレイの無効化
を行う。この間障害検出の要因となったリクエストの処
理は、この無効化処理が終了するまで保留し、再度のキ
ャッシュ索引に使用することによりキャッシュメモリ障
害検出時のシステム停止の可能性を低減する、という技
術が開示されている。
【０００５】
【発明が解決しようとする課題】第１の問題点は、従来
技術においてストアイン方式キャッシュメモリにて、主
記憶へのライトデータがキャッシュメモリの障害発生に
よりキャッシュメモリ上のデータアレイに書き込めない
場合はプロセッサへのライトデータのパリティエラー報
告となるが、リードデータがキャッシュメモリの障害発
生により読み出せず読み出しデータがキャッシュメモリ
上の更新データの場合、データの復元が行われずデータ
喪失となるためシステムを停止しなければならない場合
がありシステムの稼働率が悪化するという問題があっ
た。
技術においてストアイン方式キャッシュメモリにて、主
記憶へのライトデータがキャッシュメモリの障害発生に
よりキャッシュメモリ上のデータアレイに書き込めない
場合はプロセッサへのライトデータのパリティエラー報
告となるが、リードデータがキャッシュメモリの障害発
生により読み出せず読み出しデータがキャッシュメモリ
上の更新データの場合、データの復元が行われずデータ
喪失となるためシステムを停止しなければならない場合
がありシステムの稼働率が悪化するという問題があっ
た。
【０００６】その理由は、ストアイン方式のキャッシュ
メモリの場合、ライトデータは一時キャッシュメモリの
みに存在し実際の主記憶への書き戻しはプロセッサの書
き込み指示とは非同期に遅延して行われるため、主記憶
への書き戻し前に当該キャッシュメモリの障害が発生し
主記憶に書き込むべきデータがキャッシュメモリ上に残
ると、ライトデータを主記憶上に復元できずデータ喪失
となる。
メモリの場合、ライトデータは一時キャッシュメモリの
みに存在し実際の主記憶への書き戻しはプロセッサの書
き込み指示とは非同期に遅延して行われるため、主記憶
への書き戻し前に当該キャッシュメモリの障害が発生し
主記憶に書き込むべきデータがキャッシュメモリ上に残
ると、ライトデータを主記憶上に復元できずデータ喪失
となる。
【０００７】第２の問題点は、従来技術においてストア
イン方式キャッシュメモリにて、キャッシュメモリ上の
アドレスアレイからの読み出しデータにパリティエラー
を検出した場合、再度キャッシュ索引を行うことにより
キャッシュ障害訂正をおこなえるが、キャッシュメモリ
上のデータアレイに障害が発生しデータの読み出しおよ
び主記憶への書き戻しができない場合、キャッシュメモ
リ上の更新データの喪失となるためシステムを停止しな
ければならない場合がありシステムの稼働率が悪化する
という問題があった。
イン方式キャッシュメモリにて、キャッシュメモリ上の
アドレスアレイからの読み出しデータにパリティエラー
を検出した場合、再度キャッシュ索引を行うことにより
キャッシュ障害訂正をおこなえるが、キャッシュメモリ
上のデータアレイに障害が発生しデータの読み出しおよ
び主記憶への書き戻しができない場合、キャッシュメモ
リ上の更新データの喪失となるためシステムを停止しな
ければならない場合がありシステムの稼働率が悪化する
という問題があった。
【０００８】その理由は、ストアイン方式のキャッシュ
メモリの場合、プロセッサの書き込み指示で更新された
キャッシュメモリ上のデータアレイ中のデータは一時的
にキャッシュメモリのみ存在し実際の主記憶への書き戻
しは非同期に遅延して行われるため、主記憶への書き戻
し前に当該キャッシュメモリの障害が発生し主記憶に書
き込むべきデータがキャッシュメモリ上に残ると、デー
タアレイ中のデータを復元できずデータ喪失となる。
メモリの場合、プロセッサの書き込み指示で更新された
キャッシュメモリ上のデータアレイ中のデータは一時的
にキャッシュメモリのみ存在し実際の主記憶への書き戻
しは非同期に遅延して行われるため、主記憶への書き戻
し前に当該キャッシュメモリの障害が発生し主記憶に書
き込むべきデータがキャッシュメモリ上に残ると、デー
タアレイ中のデータを復元できずデータ喪失となる。
【０００９】
【課題を解決するための手段】本発明第一のマルチプロ
セッサシステムは、キャッシュメモリで処理される主記
憶アドレスを保持する主記憶アドレスレジスタと、前記
キャッシュメモリで更新される更新データの前記主記憶
アドレスを保持する更新アドレス記憶機構と、前記主記
憶アドレスレジスタの値と前記更新データの前記主記憶
アドレスを保持している前記更新アドレス記憶機構の値
を比較するアドレス比較機構と、更新アドレス記憶制御
機構を有し、前記更新アドレス記憶制御機構は前記キャ
ッシュメモリの前記更新データの前記主記憶アドレスを
示す前記主記憶アドレスレジスタの値と前記キャッシュ
メモリの更新により前記キャッシュメモリの前記更新デ
ータの前記主記憶アドレスを前記更新アドレス記憶機構
に登録し、前記キャッシュメモリから前記主記憶への前
記更新データの書き戻しにより前記更新データ書き戻し
の前記主記憶アドレスを示す前記主記憶アドレスレジス
タの値と前記更新アドレス記憶機構が保持するアドレス
値を前記アドレス比較機構を用いて比較し、一致した前
記更新アドレス記憶機構に保持するアドレス値を削除
し、外部からの要求により前記更新アドレス記憶機構に
保持する値を出力するストアイン方式のキャッシュメモ
リを有する複数のプロセッサと、入出力制御装置と、主
記憶をバスで接続した。
セッサシステムは、キャッシュメモリで処理される主記
憶アドレスを保持する主記憶アドレスレジスタと、前記
キャッシュメモリで更新される更新データの前記主記憶
アドレスを保持する更新アドレス記憶機構と、前記主記
憶アドレスレジスタの値と前記更新データの前記主記憶
アドレスを保持している前記更新アドレス記憶機構の値
を比較するアドレス比較機構と、更新アドレス記憶制御
機構を有し、前記更新アドレス記憶制御機構は前記キャ
ッシュメモリの前記更新データの前記主記憶アドレスを
示す前記主記憶アドレスレジスタの値と前記キャッシュ
メモリの更新により前記キャッシュメモリの前記更新デ
ータの前記主記憶アドレスを前記更新アドレス記憶機構
に登録し、前記キャッシュメモリから前記主記憶への前
記更新データの書き戻しにより前記更新データ書き戻し
の前記主記憶アドレスを示す前記主記憶アドレスレジス
タの値と前記更新アドレス記憶機構が保持するアドレス
値を前記アドレス比較機構を用いて比較し、一致した前
記更新アドレス記憶機構に保持するアドレス値を削除
し、外部からの要求により前記更新アドレス記憶機構に
保持する値を出力するストアイン方式のキャッシュメモ
リを有する複数のプロセッサと、入出力制御装置と、主
記憶をバスで接続した。
【００１０】本発明第二のマルチプロセッサシステム
は、キャッシュメモリで処理される主記憶アドレスを保
持する更新状態記憶ポインタと、主記憶アドレス毎のデ
ータ更新状態を記憶する複数の更新状態記憶エントリを
有し前記主記憶の更新状態情報を記憶する更新状態記憶
機構と、更新状態記憶制御機構を有し、前記更新状態記
憶制御機構は前記キャッシュメモリのデータ更新動作を
示すキャッシュメモリ更新信号とその時の前記キャッシ
ュメモリでアクセス処理する前記主記憶アドレスを保持
している前記更新状態記憶ポインタで指される前記主記
憶アドレスに対応する前記更新状態記憶エントリを更新
済みと設定し、前記キャッシュメモリから前記主記憶へ
の更新データ書き戻し動作を示すキャッシュメモリ無効
化信号を受けることにより前記主記憶アドレスを保持し
ている前記更新状態記憶ポインタで指される前記更新状
態記憶機構の前記更新状態記憶エントリを更新無しと設
定し、外部からの出力要求により前記更新状態記憶機構
内の前記更新状態記憶エントリに保持する前記更新状態
情報を出力するストアイン方式のキャッシュメモリを有
する複数のプロセッサと、入出力制御装置と、主記憶を
バスで接続した。
は、キャッシュメモリで処理される主記憶アドレスを保
持する更新状態記憶ポインタと、主記憶アドレス毎のデ
ータ更新状態を記憶する複数の更新状態記憶エントリを
有し前記主記憶の更新状態情報を記憶する更新状態記憶
機構と、更新状態記憶制御機構を有し、前記更新状態記
憶制御機構は前記キャッシュメモリのデータ更新動作を
示すキャッシュメモリ更新信号とその時の前記キャッシ
ュメモリでアクセス処理する前記主記憶アドレスを保持
している前記更新状態記憶ポインタで指される前記主記
憶アドレスに対応する前記更新状態記憶エントリを更新
済みと設定し、前記キャッシュメモリから前記主記憶へ
の更新データ書き戻し動作を示すキャッシュメモリ無効
化信号を受けることにより前記主記憶アドレスを保持し
ている前記更新状態記憶ポインタで指される前記更新状
態記憶機構の前記更新状態記憶エントリを更新無しと設
定し、外部からの出力要求により前記更新状態記憶機構
内の前記更新状態記憶エントリに保持する前記更新状態
情報を出力するストアイン方式のキャッシュメモリを有
する複数のプロセッサと、入出力制御装置と、主記憶を
バスで接続した。
【００１１】本発明第一のキャッシュ障害処理装置は、
キャッシュメモリで処理される主記憶アドレスを保持す
る主記憶アドレスレジスタと、前記キャッシュメモリで
更新される更新データの前記主記憶アドレスを保持する
更新アドレス記憶機構と、前記主記憶アドレスレジスタ
の値と前記更新データの前記主記憶アドレスを保持して
いる前記更新アドレス記憶機構の値を比較するアドレス
比較機構と、更新アドレス記憶制御機構を有し、前記更
新アドレス記憶制御機構は前記キャッシュメモリの前記
更新データの前記主記憶アドレスを示す前記主記憶アド
レスレジスタの値と前記キャッシュメモリの更新により
前記キャッシュメモリの前記更新データの前記主記憶ア
ドレスを前記更新アドレス記憶機構に登録し、前記キャ
ッシュメモリから前記主記憶への前記更新データの書き
戻しにより前記更新データ書き戻しの前記主記憶アドレ
スを示す前記主記憶アドレスレジスタの値と前記更新ア
ドレス記憶機構が保持するアドレス値を前記アドレス比
較機構を用いて比較し、一致した前記更新アドレス記憶
機構に保持するアドレス値を削除し、外部からの要求に
より前記更新アドレス記憶機構に保持する値を出力する
ストアイン方式のキャッシュメモリを有する複数のプロ
セッサと、主記憶をバスで接続し、前記キャッシュメモ
リの障害を検出する障害検出手段と、前記障害検出手段
により前記キャッシュメモリの障害が検出されたときに
前記プロセッサからの要求により前記更新アドレス記憶
機構に保持する値を出力するアドレス出力手段と、前記
アドレス出力手段から出力された値のアドレスをもつキ
ャッシュラインを前記主記憶へ書き戻す書き戻し手段と
を有し、前記更新アドレス記憶機構に保持するアドレス
がすべて前記主記憶へ書き戻されたことを確認する確認
手段と、前記確認手段により前記書き戻しがすべて前記
主記憶へ書き戻された時に前記複数のプロセッサの運転
を継続する運転継続手段と、前記確認手段により前戻し
がすべて前記主記憶へ書き戻されない時に前記複数のプ
ロセッサを停止する運転停止手段を備える。
キャッシュメモリで処理される主記憶アドレスを保持す
る主記憶アドレスレジスタと、前記キャッシュメモリで
更新される更新データの前記主記憶アドレスを保持する
更新アドレス記憶機構と、前記主記憶アドレスレジスタ
の値と前記更新データの前記主記憶アドレスを保持して
いる前記更新アドレス記憶機構の値を比較するアドレス
比較機構と、更新アドレス記憶制御機構を有し、前記更
新アドレス記憶制御機構は前記キャッシュメモリの前記
更新データの前記主記憶アドレスを示す前記主記憶アド
レスレジスタの値と前記キャッシュメモリの更新により
前記キャッシュメモリの前記更新データの前記主記憶ア
ドレスを前記更新アドレス記憶機構に登録し、前記キャ
ッシュメモリから前記主記憶への前記更新データの書き
戻しにより前記更新データ書き戻しの前記主記憶アドレ
スを示す前記主記憶アドレスレジスタの値と前記更新ア
ドレス記憶機構が保持するアドレス値を前記アドレス比
較機構を用いて比較し、一致した前記更新アドレス記憶
機構に保持するアドレス値を削除し、外部からの要求に
より前記更新アドレス記憶機構に保持する値を出力する
ストアイン方式のキャッシュメモリを有する複数のプロ
セッサと、主記憶をバスで接続し、前記キャッシュメモ
リの障害を検出する障害検出手段と、前記障害検出手段
により前記キャッシュメモリの障害が検出されたときに
前記プロセッサからの要求により前記更新アドレス記憶
機構に保持する値を出力するアドレス出力手段と、前記
アドレス出力手段から出力された値のアドレスをもつキ
ャッシュラインを前記主記憶へ書き戻す書き戻し手段と
を有し、前記更新アドレス記憶機構に保持するアドレス
がすべて前記主記憶へ書き戻されたことを確認する確認
手段と、前記確認手段により前記書き戻しがすべて前記
主記憶へ書き戻された時に前記複数のプロセッサの運転
を継続する運転継続手段と、前記確認手段により前戻し
がすべて前記主記憶へ書き戻されない時に前記複数のプ
ロセッサを停止する運転停止手段を備える。
【００１２】本発明第二のキャッシュ障害処理装置は、
キャッシュメモリで処理される主記憶アドレスを保持す
る更新状態記憶ポインタと、主記憶アドレス毎のデータ
更新状態を記憶する複数の更新状態記憶エントリを有し
前記主記憶の更新状態情報を記憶する更新状態記憶機構
と、更新状態記憶制御機構を有し、前記更新状態記憶制
御機構は前記キャッシュメモリのデータ更新動作を示す
キャッシュメモリ更新信号とその時の前記キャッシュメ
モリでアクセス処理する前記主記憶アドレスを保持して
いる前記更新状態記憶ポインタで指される前記主記憶ア
ドレスに対応する前記更新状態記憶エントリを更新済み
と設定し、前記キャッシュメモリから前記主記憶への更
新データ書き戻し動作を示すキャッシュメモリ無効化信
号を受けることにより前記主記憶アドレスを保持してい
る前記更新状態記憶ポインタで指される前記更新状態記
憶機構の前記更新状態記憶エントリを更新無しと設定
し、外部からの出力要求により前記更新状態記憶機構内
の前記更新状態記憶エントリに保持する前記更新状態情
報を出力するストアイン方式のキャッシュメモリを有す
る複数のプロセッサと、主記憶をバスで接続し、前記キ
ャッシュメモリの障害を検出する障害検出手段と、前記
障害検出手段により前記キャッシュメモリの障害が検出
されたときに前記プロセッサからの要求により前記更新
状態記憶ポインタ記憶に保持する値を出力するポインタ
出力手段と、前記ポインタ出力手段から出力された値の
ポインタをもつキャッシュラインを主記憶へ書き戻す書
き戻し手段とを有し、前記更新状態記憶ポインタに保持
するポインタがすべて前記主記憶へ書き戻されたことを
確認する確認手段と、前記確認手段により前記書き戻し
がすべて前記主記憶へ書き戻された時に前記複数のプロ
セッサの運転を継続する運転継続手段と、前記確認手段
により前戻しがすべて前記主記憶へ書き戻されない時に
前記複数のプロセッサを停止する運転停止手段を備え
る。
キャッシュメモリで処理される主記憶アドレスを保持す
る更新状態記憶ポインタと、主記憶アドレス毎のデータ
更新状態を記憶する複数の更新状態記憶エントリを有し
前記主記憶の更新状態情報を記憶する更新状態記憶機構
と、更新状態記憶制御機構を有し、前記更新状態記憶制
御機構は前記キャッシュメモリのデータ更新動作を示す
キャッシュメモリ更新信号とその時の前記キャッシュメ
モリでアクセス処理する前記主記憶アドレスを保持して
いる前記更新状態記憶ポインタで指される前記主記憶ア
ドレスに対応する前記更新状態記憶エントリを更新済み
と設定し、前記キャッシュメモリから前記主記憶への更
新データ書き戻し動作を示すキャッシュメモリ無効化信
号を受けることにより前記主記憶アドレスを保持してい
る前記更新状態記憶ポインタで指される前記更新状態記
憶機構の前記更新状態記憶エントリを更新無しと設定
し、外部からの出力要求により前記更新状態記憶機構内
の前記更新状態記憶エントリに保持する前記更新状態情
報を出力するストアイン方式のキャッシュメモリを有す
る複数のプロセッサと、主記憶をバスで接続し、前記キ
ャッシュメモリの障害を検出する障害検出手段と、前記
障害検出手段により前記キャッシュメモリの障害が検出
されたときに前記プロセッサからの要求により前記更新
状態記憶ポインタ記憶に保持する値を出力するポインタ
出力手段と、前記ポインタ出力手段から出力された値の
ポインタをもつキャッシュラインを主記憶へ書き戻す書
き戻し手段とを有し、前記更新状態記憶ポインタに保持
するポインタがすべて前記主記憶へ書き戻されたことを
確認する確認手段と、前記確認手段により前記書き戻し
がすべて前記主記憶へ書き戻された時に前記複数のプロ
セッサの運転を継続する運転継続手段と、前記確認手段
により前戻しがすべて前記主記憶へ書き戻されない時に
前記複数のプロセッサを停止する運転停止手段を備え
る。
【００１３】本発明第一のキャッシュ障害処理方法は、
キャッシュメモリで処理される主記憶アドレスを保持す
る主記憶アドレスレジスタと、前記キャッシュメモリで
更新される更新データの前記主記憶アドレスを保持する
更新アドレス記憶機構と、前記主記憶アドレスレジスタ
の値と前記更新データの前記主記憶アドレスを保持して
いる前記更新アドレス記憶機構の値を比較するアドレス
比較機構と、更新アドレス記憶制御機構を有し、前記更
新アドレス記憶制御機構は前記キャッシュメモリの前記
更新データの前記主記憶アドレスを示す前記主記憶アド
レスレジスタの値と前記キャッシュメモリの更新により
前記キャッシュメモリの前記更新データの前記主記憶ア
ドレスを前記更新アドレス記憶機構に登録し、前記キャ
ッシュメモリから前記主記憶への前記更新データの書き
戻しにより前記更新データ書き戻しの前記主記憶アドレ
スを示す前記主記憶アドレスレジスタの値と前記更新ア
ドレス記憶機構が保持するアドレス値を前記アドレス比
較機構を用いて比較し、一致した前記更新アドレス記憶
機構に保持するアドレス値を削除し、外部からの要求に
より前記更新アドレス記憶機構に保持する値を出力する
ストアイン方式のキャッシュメモリを有する複数のプロ
セッサ、入出力制御装置と、主記憶をバスで接続し、キ
ャッシュの障害を検出する第一手順と、前記第一の手順
により前記キャッシュの障害が検出されたときに前記プ
ロセッサからの要求により前記更新アドレス記憶機構に
保持する値を出力する第二の手順と、前記アドレス出力
手順から出力された値のアドレスをもつキャッシュライ
ンを主記憶へ書き戻す第三の手順と、前記更新アドレス
記憶機構に保持するアドレスがすべて前記主記憶へ書き
戻されたことを確認する第四の手順と、前記確認手順に
より前記戻しがすべて前記主記憶へ書き戻された時に前
記複数のプロセッサの運転を継続する第五の手順と、前
記確認手順により前記書き戻しがすべて前記主記憶へ書
き戻されない時に前記複数のプロセッサを停止する第六
の手順を備える。
キャッシュメモリで処理される主記憶アドレスを保持す
る主記憶アドレスレジスタと、前記キャッシュメモリで
更新される更新データの前記主記憶アドレスを保持する
更新アドレス記憶機構と、前記主記憶アドレスレジスタ
の値と前記更新データの前記主記憶アドレスを保持して
いる前記更新アドレス記憶機構の値を比較するアドレス
比較機構と、更新アドレス記憶制御機構を有し、前記更
新アドレス記憶制御機構は前記キャッシュメモリの前記
更新データの前記主記憶アドレスを示す前記主記憶アド
レスレジスタの値と前記キャッシュメモリの更新により
前記キャッシュメモリの前記更新データの前記主記憶ア
ドレスを前記更新アドレス記憶機構に登録し、前記キャ
ッシュメモリから前記主記憶への前記更新データの書き
戻しにより前記更新データ書き戻しの前記主記憶アドレ
スを示す前記主記憶アドレスレジスタの値と前記更新ア
ドレス記憶機構が保持するアドレス値を前記アドレス比
較機構を用いて比較し、一致した前記更新アドレス記憶
機構に保持するアドレス値を削除し、外部からの要求に
より前記更新アドレス記憶機構に保持する値を出力する
ストアイン方式のキャッシュメモリを有する複数のプロ
セッサ、入出力制御装置と、主記憶をバスで接続し、キ
ャッシュの障害を検出する第一手順と、前記第一の手順
により前記キャッシュの障害が検出されたときに前記プ
ロセッサからの要求により前記更新アドレス記憶機構に
保持する値を出力する第二の手順と、前記アドレス出力
手順から出力された値のアドレスをもつキャッシュライ
ンを主記憶へ書き戻す第三の手順と、前記更新アドレス
記憶機構に保持するアドレスがすべて前記主記憶へ書き
戻されたことを確認する第四の手順と、前記確認手順に
より前記戻しがすべて前記主記憶へ書き戻された時に前
記複数のプロセッサの運転を継続する第五の手順と、前
記確認手順により前記書き戻しがすべて前記主記憶へ書
き戻されない時に前記複数のプロセッサを停止する第六
の手順を備える。
【００１４】本発明第二のキャッシュ障害処理方法は、
キャッシュメモリで処理される主記憶アドレスを保持す
る更新状態記憶ポインタと、主記憶アドレス毎のデータ
更新状態を記憶する複数の更新状態記憶エントリを有し
前記主記憶の更新状態情報を記憶する更新状態記憶機構
と、更新状態記憶制御機構を有し、前記更新状態記憶制
御機構は前記キャッシュメモリのデータ更新動作を示す
キャッシュメモリ更新信号とその時の前記キャッシュメ
モリでアクセス処理する前記主記憶アドレスを保持して
いる前記更新状態記憶ポインタで指される前記主記憶ア
ドレスに対応する前記更新状態記憶エントリを更新済み
と設定し、前記キャッシュメモリから前記主記憶への更
新データ書き戻し動作を示すキャッシュメモリ無効化信
号を受けることにより前記主記憶アドレスを保持してい
る前記更新状態記憶ポインタで指される前記更新状態記
憶機構の前記更新状態記憶エントリを更新無しと設定
し、外部からの出力要求により前記更新状態記憶機構内
の前記更新状態記憶エントリに保持する前記更新状態情
報を出力するストアイン方式のキャッシュメモリを有す
る複数のプロセッサと、主記憶をバスで接続し、キャッ
シュの障害を検出する第一手順と、前記第一の手順によ
り前記キャッシュの障害が検出されたときに前記プロセ
ッサからの要求により前記更新状態記憶ポインタに保持
する値を出力する第二の手順と、前記ポインタ出力手順
から出力された値のポインタをもつキャッシュラインを
主記憶へ書き戻す第三の手順と、前記更新状態記憶ポイ
ンタに保持するポインタがすべて前記主記憶へ書き戻さ
れたことを確認する第四の手順と、前記確認手順により
前記書き戻しがすべて前記主記憶へ書き戻された時に前
記複数のプロセッサの運転を継続する第五の手順と、前
記確認手順により前戻しがすべて前記主記憶へ書き戻さ
れない時に前記複数のプロセッサを停止する第六の手順
を備える。
キャッシュメモリで処理される主記憶アドレスを保持す
る更新状態記憶ポインタと、主記憶アドレス毎のデータ
更新状態を記憶する複数の更新状態記憶エントリを有し
前記主記憶の更新状態情報を記憶する更新状態記憶機構
と、更新状態記憶制御機構を有し、前記更新状態記憶制
御機構は前記キャッシュメモリのデータ更新動作を示す
キャッシュメモリ更新信号とその時の前記キャッシュメ
モリでアクセス処理する前記主記憶アドレスを保持して
いる前記更新状態記憶ポインタで指される前記主記憶ア
ドレスに対応する前記更新状態記憶エントリを更新済み
と設定し、前記キャッシュメモリから前記主記憶への更
新データ書き戻し動作を示すキャッシュメモリ無効化信
号を受けることにより前記主記憶アドレスを保持してい
る前記更新状態記憶ポインタで指される前記更新状態記
憶機構の前記更新状態記憶エントリを更新無しと設定
し、外部からの出力要求により前記更新状態記憶機構内
の前記更新状態記憶エントリに保持する前記更新状態情
報を出力するストアイン方式のキャッシュメモリを有す
る複数のプロセッサと、主記憶をバスで接続し、キャッ
シュの障害を検出する第一手順と、前記第一の手順によ
り前記キャッシュの障害が検出されたときに前記プロセ
ッサからの要求により前記更新状態記憶ポインタに保持
する値を出力する第二の手順と、前記ポインタ出力手順
から出力された値のポインタをもつキャッシュラインを
主記憶へ書き戻す第三の手順と、前記更新状態記憶ポイ
ンタに保持するポインタがすべて前記主記憶へ書き戻さ
れたことを確認する第四の手順と、前記確認手順により
前記書き戻しがすべて前記主記憶へ書き戻された時に前
記複数のプロセッサの運転を継続する第五の手順と、前
記確認手順により前戻しがすべて前記主記憶へ書き戻さ
れない時に前記複数のプロセッサを停止する第六の手順
を備える。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１６】図１は、本発明の実施の形態の適用される
マルチプロセッサシステムの構成を示すブロック図であ
る。
マルチプロセッサシステムの構成を示すブロック図であ
る。
【００１７】このマルチプロセッサシステムは、３つの
中央処理装置１、主記憶８と入出力制御装置５およびそ
れらを相互に接続するシステムバス９から構成されてい
る。中央処理装置１は、更新アドレス保持部３とキャッ
シュメモリ４を有し、キャッシュメモリ４を介してシス
テムバスに接続されている。プロセッサ２は、主記憶８
へのデータの読み出しおよび書き込み命令を実行し、主
記憶８へのメモリアクセス要求をキャッシュメモリ４に
送出する。
中央処理装置１、主記憶８と入出力制御装置５およびそ
れらを相互に接続するシステムバス９から構成されてい
る。中央処理装置１は、更新アドレス保持部３とキャッ
シュメモリ４を有し、キャッシュメモリ４を介してシス
テムバスに接続されている。プロセッサ２は、主記憶８
へのデータの読み出しおよび書き込み命令を実行し、主
記憶８へのメモリアクセス要求をキャッシュメモリ４に
送出する。
【００１８】次に、システムバス９上で主記憶読み出し
の動作を説明する。キャッシュメモリ４がメモリにライ
トされるべき更新データがマルチプロセッサシステム内
にただ一つ有している状態をダーティーエクスクルーシ
ブ状態と言う。また、キャッシュメモリ４がメモリにラ
イトされるべき更新データがマルチプロセッサシステム
内のキャッシュメモリ４間で共有されている状態をダー
ティーシェアード状態と言う。他のプロセッサ２がダー
ティーエクスクルーシブ状態のキャッシュライン４９内
のデータを読みだそうとするときには、主記憶８から読
み出さずにダーティーエクスクルーシブ状態のキャッシ
ュライン４９内のデータを読み出し他のプロセッサ２へ
当該データを返送する。このデータを受け取った他のプ
ロセッサ２のキャッシュライン４９はこのデータを受け
取りダーティーシェアード状態となる。
の動作を説明する。キャッシュメモリ４がメモリにライ
トされるべき更新データがマルチプロセッサシステム内
にただ一つ有している状態をダーティーエクスクルーシ
ブ状態と言う。また、キャッシュメモリ４がメモリにラ
イトされるべき更新データがマルチプロセッサシステム
内のキャッシュメモリ４間で共有されている状態をダー
ティーシェアード状態と言う。他のプロセッサ２がダー
ティーエクスクルーシブ状態のキャッシュライン４９内
のデータを読みだそうとするときには、主記憶８から読
み出さずにダーティーエクスクルーシブ状態のキャッシ
ュライン４９内のデータを読み出し他のプロセッサ２へ
当該データを返送する。このデータを受け取った他のプ
ロセッサ２のキャッシュライン４９はこのデータを受け
取りダーティーシェアード状態となる。
【００１９】図２は、本発明の第一の実施の形態の更新
アドレス保持部３とキャッシュメモリ４の構成を示す図
である。
アドレス保持部３とキャッシュメモリ４の構成を示す図
である。
【００２０】キャッシュメモリ４は、キャッシュ制御部
４１、キャッシュタグメモリ４３、キャッシュデータメ
モリ４４、キャッシュステータスメモリ４５から構成さ
れる。また、キャッシュライン４９は、対応するアドレ
スのキャッシュタグメモリ４３、キャッシュデータメモ
リ４４、キャッシュステータスメモリ４５それぞれのラ
インに対応するものでる。キャッシュメモリ４は、プロ
セッサ２からのメモリアクセス要求を受け、要求アドレ
スに対応するデータをキャッシュメモリ４内部に保持し
ている場合、キャッシュメモリ４内部で読み出し書き込
み処理を行い、キャッシュメモリ４内部に保持していな
い場合、書き込みアクセス要求はキャッシュメモリ４内
部でデータ保持し、読み出しアクセス要求はシステムバ
ス９にアクセス要求を出し、システムバス９上要求に従
って主記憶８または、他のプロセッサ２のキャッシュメ
モリが応答しデータをシステムバス９上に出力する。シ
ステムバス９上のデータをキャッシュメモリ４に取り込
んだ後要求元プロセッサ２へ返却する。キャッシュタグ
メモリ４３は主記憶のアドレスの一部を保持する、キャ
ッシュデータメモリ４４は対応するアドレスのデータを
保持する。キャッシュステータスメモリ４５はキャッシ
ュメモリ４内のデータの状態つまり、バリッド、シェア
ード、ダーティーエクスクルーシブ等の状態を保持す
る。キャッシュ制御部４１は、キャッシュメモリ４の制
御を行いキャッシュステータスメモリ４５を変更し、ま
たキャッシュステータスメモリ４５の内容によりキャッ
シュメモリ無効化信号２５、キャッシュメモリ更新信号
２４を出力する。
４１、キャッシュタグメモリ４３、キャッシュデータメ
モリ４４、キャッシュステータスメモリ４５から構成さ
れる。また、キャッシュライン４９は、対応するアドレ
スのキャッシュタグメモリ４３、キャッシュデータメモ
リ４４、キャッシュステータスメモリ４５それぞれのラ
インに対応するものでる。キャッシュメモリ４は、プロ
セッサ２からのメモリアクセス要求を受け、要求アドレ
スに対応するデータをキャッシュメモリ４内部に保持し
ている場合、キャッシュメモリ４内部で読み出し書き込
み処理を行い、キャッシュメモリ４内部に保持していな
い場合、書き込みアクセス要求はキャッシュメモリ４内
部でデータ保持し、読み出しアクセス要求はシステムバ
ス９にアクセス要求を出し、システムバス９上要求に従
って主記憶８または、他のプロセッサ２のキャッシュメ
モリが応答しデータをシステムバス９上に出力する。シ
ステムバス９上のデータをキャッシュメモリ４に取り込
んだ後要求元プロセッサ２へ返却する。キャッシュタグ
メモリ４３は主記憶のアドレスの一部を保持する、キャ
ッシュデータメモリ４４は対応するアドレスのデータを
保持する。キャッシュステータスメモリ４５はキャッシ
ュメモリ４内のデータの状態つまり、バリッド、シェア
ード、ダーティーエクスクルーシブ等の状態を保持す
る。キャッシュ制御部４１は、キャッシュメモリ４の制
御を行いキャッシュステータスメモリ４５を変更し、ま
たキャッシュステータスメモリ４５の内容によりキャッ
シュメモリ無効化信号２５、キャッシュメモリ更新信号
２４を出力する。
【００２１】キャッシュ制御部４１は次の動作を行う。
キャッシュメモリ４が正常に動作しているか適宜診断を
行う。診断の結果、障害が発見されたならば、プロセッ
サ２に報告を行う。プロセッサ２からの指示があると、
更新アドレス記憶機構２１、または更新状態記憶機構３
１内に格納されている値を出力する。また他のプロセッ
サ２からの指示により、キャッシュメモリ４内のダーテ
ィーエクスクルーシブ、ダーティーシェアード状態のキ
ャッシュライン４９を主記憶８へ書き戻す。他のプロセ
ッサ２から受け取った更新アドレス記憶機構２１、また
は更新状態記憶機構３１内に格納されている値と、自分
のプロセッサ２に接続されている更新アドレス記憶機構
２１、または更新状態記憶機構３１内に格納されている
値との比較を行いすべて一致しているかどうかの検査を
行う。すべて一致していた場合は、マルチプロセッサシ
ステムの運転を継続するためにキャッシュメモリ４を切
り離す。ひとつでも一致していないならば、マルチプロ
セッサシステムの運転を停止するために他のキャッシュ
制御部４１に対して指示を出す。
キャッシュメモリ４が正常に動作しているか適宜診断を
行う。診断の結果、障害が発見されたならば、プロセッ
サ２に報告を行う。プロセッサ２からの指示があると、
更新アドレス記憶機構２１、または更新状態記憶機構３
１内に格納されている値を出力する。また他のプロセッ
サ２からの指示により、キャッシュメモリ４内のダーテ
ィーエクスクルーシブ、ダーティーシェアード状態のキ
ャッシュライン４９を主記憶８へ書き戻す。他のプロセ
ッサ２から受け取った更新アドレス記憶機構２１、また
は更新状態記憶機構３１内に格納されている値と、自分
のプロセッサ２に接続されている更新アドレス記憶機構
２１、または更新状態記憶機構３１内に格納されている
値との比較を行いすべて一致しているかどうかの検査を
行う。すべて一致していた場合は、マルチプロセッサシ
ステムの運転を継続するためにキャッシュメモリ４を切
り離す。ひとつでも一致していないならば、マルチプロ
セッサシステムの運転を停止するために他のキャッシュ
制御部４１に対して指示を出す。
【００２２】更新アドレス保持部３は、キャッシュメモ
リ４で使用される主記憶アドレスを保持する主記憶アド
レスレジスタ２０と、主記憶アドレスレジスタ２０の内
容を記憶する複数の更新アドレス記憶エントリ２１１か
ら構成される更新アドレス記憶機構２１と、主記憶アド
レスレジスタ２０の値と更新アドレス記憶機構２１の値
を比較するアドレス比較機構２２と更新アドレス記憶制
御機構２３から構成されている。更新アドレス記憶制御
機構２３は、キャッシュメモリ４中のデータの更新動作
を示すキャッシュメモリ更新信号２４とその時の主記憶
アドレスレジスタ２０の値によりキャッシュメモリの更
新データの主記憶アドレスを更新アドレス記憶機構２１
に登録する。また、更新アドレス記憶制御機構２３はキ
ャッシュメモリ４から主記憶８への更新データ書き戻し
の動作を示すキャッシュメモリ無効化信号２５を受ける
ことによりこの時の主記憶アドレスレジスタ２０の値と
更新アドレス記憶機構２１の値をアドレス比較機構２２
を用いて比較し一致した更新アドレス記憶機構２１の中
に保持する主記憶アドレスを削除する。更新アドレス記
憶制御機構２３は、プロセッサからの読み出し要求であ
るプロセッサ読み出し信号２６により更新アドレス記憶
機構２１に保持する値を出力する。
リ４で使用される主記憶アドレスを保持する主記憶アド
レスレジスタ２０と、主記憶アドレスレジスタ２０の内
容を記憶する複数の更新アドレス記憶エントリ２１１か
ら構成される更新アドレス記憶機構２１と、主記憶アド
レスレジスタ２０の値と更新アドレス記憶機構２１の値
を比較するアドレス比較機構２２と更新アドレス記憶制
御機構２３から構成されている。更新アドレス記憶制御
機構２３は、キャッシュメモリ４中のデータの更新動作
を示すキャッシュメモリ更新信号２４とその時の主記憶
アドレスレジスタ２０の値によりキャッシュメモリの更
新データの主記憶アドレスを更新アドレス記憶機構２１
に登録する。また、更新アドレス記憶制御機構２３はキ
ャッシュメモリ４から主記憶８への更新データ書き戻し
の動作を示すキャッシュメモリ無効化信号２５を受ける
ことによりこの時の主記憶アドレスレジスタ２０の値と
更新アドレス記憶機構２１の値をアドレス比較機構２２
を用いて比較し一致した更新アドレス記憶機構２１の中
に保持する主記憶アドレスを削除する。更新アドレス記
憶制御機構２３は、プロセッサからの読み出し要求であ
るプロセッサ読み出し信号２６により更新アドレス記憶
機構２１に保持する値を出力する。
【００２３】次に本発明の実施の形態の動作について、
図３乃至７を参照して詳細に説明する。
図３乃至７を参照して詳細に説明する。
【００２４】図３は、本発明の実施の形態において、プ
ロセッサ２から主記憶８を読み出す動作を示すフローチ
ャートである。プロセッサ２は主記憶読み出し要求が生
じた場合、主記憶アクセス読み出し要求と読み出し主記
憶アドレスを一組として、接続されるキャッシュメモリ
４へ送出する。キャッシュメモリ４は読み出し要求と読
み出し主記憶アドレスを受け取り（ステップ１００）、
キャッシュメモリ４内で要求読み出し主記憶アドレスと
一致するアドレスを持つキャッシュライン４９をサーチ
する（ステップ１０１）。サーチの結果要求主記憶アド
レスと一致したキャッシュライン４９が有る場合、一致
したキャッシュライン４９のデータを主記憶読み出しデ
ータとして要求元プロセッサ２に返却する（ステップ１
０２）。サーチの結果要求主記憶アドレスと一致したキ
ャッシュライン４９が無い場合、読み出しデータ登録の
ためキャッシュライン４９の中から新しく登録するキャ
ッシュライン４９を選択し（ステップ１０３）、選択し
たキャッシュライン４９が更新されたデータを持ってい
るかキャッシュステータスメモリ４５を参照しチェック
する（ステップ１０４）。更新データを持っていない場
合、選択したキャッシュライン４９の登録データのクリ
アを行い（ステップ１０５）、要求読み出し主記憶アド
レスで主記憶８からデータを読み出し、または要求読み
だしアドレスのキャッシュライン４９を所有する他のプ
ロセッサ２に接続するキャッシュメモリ４が応答しデー
タを出力しする。そのデータを選択したキャッシュライ
ン４９へ登録し（ステップ１０６）、その後登録したキ
ャッシュライン４９のデータを要求元プロセッサ２へ返
却する（ステップ１０２）。選択したキャッシュライン
４９が更新データを保持している場合選択したキャッシ
ュライン４９の現登録データを主記憶８へ書き戻し（ス
テップ１０７）、接続される更新アドレス保持部３へキ
ャッシュメモリ無効化信号２５を出力する（ステップ１
０８）。その後選択したキャッシュライン４９のクリア
以降の動作を行う（ステップ１０５乃至１０６と１０
２）。
ロセッサ２から主記憶８を読み出す動作を示すフローチ
ャートである。プロセッサ２は主記憶読み出し要求が生
じた場合、主記憶アクセス読み出し要求と読み出し主記
憶アドレスを一組として、接続されるキャッシュメモリ
４へ送出する。キャッシュメモリ４は読み出し要求と読
み出し主記憶アドレスを受け取り（ステップ１００）、
キャッシュメモリ４内で要求読み出し主記憶アドレスと
一致するアドレスを持つキャッシュライン４９をサーチ
する（ステップ１０１）。サーチの結果要求主記憶アド
レスと一致したキャッシュライン４９が有る場合、一致
したキャッシュライン４９のデータを主記憶読み出しデ
ータとして要求元プロセッサ２に返却する（ステップ１
０２）。サーチの結果要求主記憶アドレスと一致したキ
ャッシュライン４９が無い場合、読み出しデータ登録の
ためキャッシュライン４９の中から新しく登録するキャ
ッシュライン４９を選択し（ステップ１０３）、選択し
たキャッシュライン４９が更新されたデータを持ってい
るかキャッシュステータスメモリ４５を参照しチェック
する（ステップ１０４）。更新データを持っていない場
合、選択したキャッシュライン４９の登録データのクリ
アを行い（ステップ１０５）、要求読み出し主記憶アド
レスで主記憶８からデータを読み出し、または要求読み
だしアドレスのキャッシュライン４９を所有する他のプ
ロセッサ２に接続するキャッシュメモリ４が応答しデー
タを出力しする。そのデータを選択したキャッシュライ
ン４９へ登録し（ステップ１０６）、その後登録したキ
ャッシュライン４９のデータを要求元プロセッサ２へ返
却する（ステップ１０２）。選択したキャッシュライン
４９が更新データを保持している場合選択したキャッシ
ュライン４９の現登録データを主記憶８へ書き戻し（ス
テップ１０７）、接続される更新アドレス保持部３へキ
ャッシュメモリ無効化信号２５を出力する（ステップ１
０８）。その後選択したキャッシュライン４９のクリア
以降の動作を行う（ステップ１０５乃至１０６と１０
２）。
【００２５】図４は、本発明の実施の形態において、プ
ロセッサ２から主記憶８へ書き込みする動作を示すフロ
ーチャートである。
ロセッサ２から主記憶８へ書き込みする動作を示すフロ
ーチャートである。
【００２６】主記憶書き込み要求が生じた場合プロセッ
サ２は、主記憶アクセス書き込み要求と書き込み主記憶
アドレスと書き込みデータを一組として、接続されるキ
ャッシュメモリ４へ送出する。キャッシュメモリ４で
は、書き込み要求と書き込み主記憶アドレスと書き込み
データを受け取り（ステップ１１０）、キャッシュメモ
リ４内で要求書き込み主記憶アドレスと一致するアドレ
スを持つキャッシュエントリ４９をサーチする（ステッ
プ１１１）。サーチの結果要求主記憶アドレスと一致し
たキャッシュライン４９が有りの場合、一致したキャッ
シュライン４９へ書き込みデータを登録し（ステップ１
１２）、更新アドレス保持部３へキャッシュメモリ更新
信号２４を出力する（ステップ１１３）。サーチの結果
要求主記憶アドレスと一致したキャッシュメモリ４のエ
ントリ無しの場合、書き込みデータ登録のためキャッシ
ュライン４９の中から新登録キャッシュライン４９を選
択し（ステップ１１４）、選択したキャッシュライン４
９が更新されたデータを持っているかチェックし（ステ
ップ１１５）、更新データを持っていない場合選択した
キャッシュライン４９の登録データのクリアを行う（ス
テップ１１６）。その後書き込みデータの登録以降の動
作を行う（ステップ１１２〜１１３）。選択したキャッ
シュライン４９が更新データを持っている場合選択した
キャッシュライン４９内のキャッシュデータメモリ４４
の内容を主記憶８へ書き戻し（ステップ１１７）、接続
される更新アドレス保持部３へキャッシュメモリ無効化
信号２５を出力する（ステップ１１８）。その後選択し
たキャッシュライン４９のクリア以降の動作を行う（ス
テップ１１６とステップ１１２乃至１１３）。
サ２は、主記憶アクセス書き込み要求と書き込み主記憶
アドレスと書き込みデータを一組として、接続されるキ
ャッシュメモリ４へ送出する。キャッシュメモリ４で
は、書き込み要求と書き込み主記憶アドレスと書き込み
データを受け取り（ステップ１１０）、キャッシュメモ
リ４内で要求書き込み主記憶アドレスと一致するアドレ
スを持つキャッシュエントリ４９をサーチする（ステッ
プ１１１）。サーチの結果要求主記憶アドレスと一致し
たキャッシュライン４９が有りの場合、一致したキャッ
シュライン４９へ書き込みデータを登録し（ステップ１
１２）、更新アドレス保持部３へキャッシュメモリ更新
信号２４を出力する（ステップ１１３）。サーチの結果
要求主記憶アドレスと一致したキャッシュメモリ４のエ
ントリ無しの場合、書き込みデータ登録のためキャッシ
ュライン４９の中から新登録キャッシュライン４９を選
択し（ステップ１１４）、選択したキャッシュライン４
９が更新されたデータを持っているかチェックし（ステ
ップ１１５）、更新データを持っていない場合選択した
キャッシュライン４９の登録データのクリアを行う（ス
テップ１１６）。その後書き込みデータの登録以降の動
作を行う（ステップ１１２〜１１３）。選択したキャッ
シュライン４９が更新データを持っている場合選択した
キャッシュライン４９内のキャッシュデータメモリ４４
の内容を主記憶８へ書き戻し（ステップ１１７）、接続
される更新アドレス保持部３へキャッシュメモリ無効化
信号２５を出力する（ステップ１１８）。その後選択し
たキャッシュライン４９のクリア以降の動作を行う（ス
テップ１１６とステップ１１２乃至１１３）。
【００２７】図５は、本発明の実施の形態において、更
新アドレス保持部３がキャッシュメモリ無効化信号２５
を受信したときの動作を示すフローチャートである。キ
ャッシュメモリ４がキャッシュメモリ無効化信号２５を
出力した場合、主記憶書き戻しアドレスを、接続された
更新アドレス保持部３に送出する。更新アドレス保持部
３は、キャッシュメモリ４から送出された主記憶書き戻
しアドレスを主記憶アドレスレジスタ２０に保持し（ス
テップ１２０）、更新アドレス記憶制御機構２３によっ
て、更新アドレス記憶機構２１内で主記憶書き戻しアド
レスと一致するアドレスを持つ更新アドレス記憶エント
リ２１１をサーチし（ステップ１２１）、主記憶書き戻
しアドレスと一致した更新アドレス記憶機構２１の更新
アドレス記憶エントリ２１１の登録アドレスをクリアし
（ステップ１２２）、未使用の更新アドレス記憶エント
リ２１１とする（ステップ１２３）。
新アドレス保持部３がキャッシュメモリ無効化信号２５
を受信したときの動作を示すフローチャートである。キ
ャッシュメモリ４がキャッシュメモリ無効化信号２５を
出力した場合、主記憶書き戻しアドレスを、接続された
更新アドレス保持部３に送出する。更新アドレス保持部
３は、キャッシュメモリ４から送出された主記憶書き戻
しアドレスを主記憶アドレスレジスタ２０に保持し（ス
テップ１２０）、更新アドレス記憶制御機構２３によっ
て、更新アドレス記憶機構２１内で主記憶書き戻しアド
レスと一致するアドレスを持つ更新アドレス記憶エント
リ２１１をサーチし（ステップ１２１）、主記憶書き戻
しアドレスと一致した更新アドレス記憶機構２１の更新
アドレス記憶エントリ２１１の登録アドレスをクリアし
（ステップ１２２）、未使用の更新アドレス記憶エント
リ２１１とする（ステップ１２３）。
【００２８】図６は、本発明の実施の形態において、更
新アドレス保持部３がキャッシュメモリ更新信号２４を
受信したときの動作を示すフローチャートである。キャ
ッシュメモリ４がキャッシュメモリ更新信号２４を出力
した場合、主記憶書き込みアドレスを、接続される更新
アドレス保持部３へ送出する。更新アドレス保持部３
は、キャッシュメモリ４から送出された書き込み主記憶
アドレスを主記憶アドレスレジスタ２０に保持し（ステ
ップ１３０）、更新アドレス記憶制御機構２３によっ
て、更新アドレス記憶機構２１内の未使用の更新アドレ
ス記憶エントリ２１１から新しい更新アドレス記憶エン
トリ２１１を選択し（ステップ１３１）、更新アドレス
記憶機構２１内の選択した更新アドレス記憶エントリ２
１１に更新主記憶アドレスを登録する（ステップ１３
２）。
新アドレス保持部３がキャッシュメモリ更新信号２４を
受信したときの動作を示すフローチャートである。キャ
ッシュメモリ４がキャッシュメモリ更新信号２４を出力
した場合、主記憶書き込みアドレスを、接続される更新
アドレス保持部３へ送出する。更新アドレス保持部３
は、キャッシュメモリ４から送出された書き込み主記憶
アドレスを主記憶アドレスレジスタ２０に保持し（ステ
ップ１３０）、更新アドレス記憶制御機構２３によっ
て、更新アドレス記憶機構２１内の未使用の更新アドレ
ス記憶エントリ２１１から新しい更新アドレス記憶エン
トリ２１１を選択し（ステップ１３１）、更新アドレス
記憶機構２１内の選択した更新アドレス記憶エントリ２
１１に更新主記憶アドレスを登録する（ステップ１３
２）。
【００２９】図７は、本発明の実施の形態において、キ
ャッシュメモリ障害処理の動作を示すフローチャートで
ある。キャッシュメモリ４に障害が発生し、内部に保持
するデータとアドレスを取り出すことができなくなった
場合、キャッシュ制御部４１に制御により次の動作を行
う。障害が発生したキャッシュメモリ４と接続するプロ
セッサ２からのプロセッサ読み出し信号２６の出力を受
けて更新アドレス記憶制御機構２３は更新アドレス記憶
機構２１の各更新アドレス記憶エントリ２１１を順次選
択し（ステップ１４０）、選択した更新アドレス記憶エ
ントリ２１１内の更新主記憶アドレスを取り出し（ステ
ップ１４３）、他プロセッサに接続するすべてのキャッ
シュメモリ４にて、更新アドレス記憶機構２１から取り
出した更新主記憶アドレスと一致するアドレスをサーチ
する（ステップ１４４）。サーチの結果更新アドレス記
憶機構２１から取り出した更新主記憶アドレスと一致し
た他プロセッサのキャッシュメモリ４のエントリ有りの
場合、一致した他プロセッサのキャッシュメモリ４の更
新アドレス記憶エントリ２１１のデータを主記憶に書き
戻す（ステップ１４５）。更新アドレス記憶機構２１の
全エントリについて、他プロセッサキャッシュメモリ４
の更新アドレス記憶エントリ２１１のサーチ完了後、更
新アドレス記憶機構２１の全更新アドレス記憶エントリ
２１１の更新主記憶アドレスについて他プロセッサキャ
ッシュメモリのデータによる主記憶書き戻しが完了した
かどうかチェックし（ステップ１４１）、全更新主記憶
アドレスについて他プロセッサキャッシュメモリによる
主記憶書き戻しができた場合は、障害キャッシュメモリ
が保持していた更新データのデータ復旧完了（ステップ
１４２）としてシステムの稼動を継続する。他プロセッ
サキャッシュメモリによる主記憶書き戻しができない更
新主記憶アドレスを持つ更新アドレス記憶機構２１の更
新アドレス記憶エントリ２１１があった場合は、障害キ
ャッシュメモリの更新データのデータ復元の失敗（ステ
ップ１４６）としてシステムを停止させる。
ャッシュメモリ障害処理の動作を示すフローチャートで
ある。キャッシュメモリ４に障害が発生し、内部に保持
するデータとアドレスを取り出すことができなくなった
場合、キャッシュ制御部４１に制御により次の動作を行
う。障害が発生したキャッシュメモリ４と接続するプロ
セッサ２からのプロセッサ読み出し信号２６の出力を受
けて更新アドレス記憶制御機構２３は更新アドレス記憶
機構２１の各更新アドレス記憶エントリ２１１を順次選
択し（ステップ１４０）、選択した更新アドレス記憶エ
ントリ２１１内の更新主記憶アドレスを取り出し（ステ
ップ１４３）、他プロセッサに接続するすべてのキャッ
シュメモリ４にて、更新アドレス記憶機構２１から取り
出した更新主記憶アドレスと一致するアドレスをサーチ
する（ステップ１４４）。サーチの結果更新アドレス記
憶機構２１から取り出した更新主記憶アドレスと一致し
た他プロセッサのキャッシュメモリ４のエントリ有りの
場合、一致した他プロセッサのキャッシュメモリ４の更
新アドレス記憶エントリ２１１のデータを主記憶に書き
戻す（ステップ１４５）。更新アドレス記憶機構２１の
全エントリについて、他プロセッサキャッシュメモリ４
の更新アドレス記憶エントリ２１１のサーチ完了後、更
新アドレス記憶機構２１の全更新アドレス記憶エントリ
２１１の更新主記憶アドレスについて他プロセッサキャ
ッシュメモリのデータによる主記憶書き戻しが完了した
かどうかチェックし（ステップ１４１）、全更新主記憶
アドレスについて他プロセッサキャッシュメモリによる
主記憶書き戻しができた場合は、障害キャッシュメモリ
が保持していた更新データのデータ復旧完了（ステップ
１４２）としてシステムの稼動を継続する。他プロセッ
サキャッシュメモリによる主記憶書き戻しができない更
新主記憶アドレスを持つ更新アドレス記憶機構２１の更
新アドレス記憶エントリ２１１があった場合は、障害キ
ャッシュメモリの更新データのデータ復元の失敗（ステ
ップ１４６）としてシステムを停止させる。
【００３０】キャッシュメモリ４にダーティーシェアー
ドで記憶されていて紛失してしまったデータの復元が完
了しシステムの稼動が継続した場合、障害があるキャッ
シュメモリ４と接続するプロセッサ２は、障害があるキ
ャッシュメモリ４を使用せず直接主記憶８とアクセスを
行う。
ドで記憶されていて紛失してしまったデータの復元が完
了しシステムの稼動が継続した場合、障害があるキャッ
シュメモリ４と接続するプロセッサ２は、障害があるキ
ャッシュメモリ４を使用せず直接主記憶８とアクセスを
行う。
【００３１】次に、本発明のマルチプロセッサシステム
の第二の実施の形態について、図面を参照して説明す
る。
の第二の実施の形態について、図面を参照して説明す
る。
【００３２】図８は、本発明の第二の実施の形態の更新
アドレス保持部３の構成を示す図である。第１の実施の
形態の更新アドレス保持部３において、キャッシュメモ
リ４のデータ更新情報の保存形態を、更新主記憶アドレ
スの形態による保存から各主記憶アドレスについての更
新状態情報形態による保存に変更したものである。キャ
ッシュメモリ４で使用される主記憶アドレスを保持する
更新状態記憶ポインタ３０と、主記憶アドレス毎のデー
タ更新状態を記憶する複数の更新状態記憶エントリ３１
１を持つ更新状態記憶機構３１と、キャッシュメモリ４
のデータ更新動作を示すキャッシュメモリ更新信号３３
とその時のキャッシュメモリ４でアクセス処理する主記
憶アドレスを保持している更新状態記憶ポインタ３０で
指される主記憶アドレスに対応する更新状態記憶機構３
１の記憶エリアを更新済みと設定し、キャッシュメモリ
４から主記憶８への更新データ書き戻し動作を示すキャ
ッシュメモリ無効化信号３４を受けることによりキャッ
シュメモリ４でアクセス処理する主記憶アドレスを保持
している更新状態記憶ポインタ３０で指される更新状態
記憶機構３１の更新状態記憶エントリ３１１を更新無し
と設定し、プロセッサ２からの出力要求であるプロセッ
サ読み出し信号３５により任意の値を設定した更新状態
記憶ポインタ３０で指される更新状態記憶機構３１の更
新状態記憶エントリ３１１に保持する更新状態情報を出
力する更新状態記憶制御機構３２を備える。
アドレス保持部３の構成を示す図である。第１の実施の
形態の更新アドレス保持部３において、キャッシュメモ
リ４のデータ更新情報の保存形態を、更新主記憶アドレ
スの形態による保存から各主記憶アドレスについての更
新状態情報形態による保存に変更したものである。キャ
ッシュメモリ４で使用される主記憶アドレスを保持する
更新状態記憶ポインタ３０と、主記憶アドレス毎のデー
タ更新状態を記憶する複数の更新状態記憶エントリ３１
１を持つ更新状態記憶機構３１と、キャッシュメモリ４
のデータ更新動作を示すキャッシュメモリ更新信号３３
とその時のキャッシュメモリ４でアクセス処理する主記
憶アドレスを保持している更新状態記憶ポインタ３０で
指される主記憶アドレスに対応する更新状態記憶機構３
１の記憶エリアを更新済みと設定し、キャッシュメモリ
４から主記憶８への更新データ書き戻し動作を示すキャ
ッシュメモリ無効化信号３４を受けることによりキャッ
シュメモリ４でアクセス処理する主記憶アドレスを保持
している更新状態記憶ポインタ３０で指される更新状態
記憶機構３１の更新状態記憶エントリ３１１を更新無し
と設定し、プロセッサ２からの出力要求であるプロセッ
サ読み出し信号３５により任意の値を設定した更新状態
記憶ポインタ３０で指される更新状態記憶機構３１の更
新状態記憶エントリ３１１に保持する更新状態情報を出
力する更新状態記憶制御機構３２を備える。
【００３３】第２の実施の形態ではキャッシュメモリ４
の更新データに対応する更新主記憶アドレスについての
比較と登録と削除の動作が無くなり、主記憶アドレス毎
の更新状態の設定と読み出しが行われること以外は第１
の実施の形態と同様に動作する。キャッシュメモリ４か
らキャッシュメモリ無効化信号３４が出力された場合、
キャッシュメモリ４からの主記憶書き戻しアドレスを更
新状態記憶ポインタ３０に保持し、更新状態記憶制御機
構３２によって、更新状態記憶ポインタ３０で指された
更新状態記憶機構３１の更新状態記憶エントリ３１１を
更新無しと設定する。キャッシュメモリ４からキャッシ
ュメモリ更新信号３３が出力された場合、キャッシュメ
モリ４からの主記憶書き込みアドレスを更新状態記憶ポ
インタ３０に保持し、更新状態記憶制御機構３２によっ
て、更新状態記憶ポインタ３０で指された更新状態記憶
機構３１の更新状態記憶エントリ３１１を更新済みと設
定する。または、他のプロセッサ２に接続するダーティ
エクスクルーシブまたはダーティシェアート状態のキャ
ッシュメモリ４がデータを出力する応答をし、キャッシ
ュメモリ４からキャッシュメモリ更新信号３３が出力さ
れた場合に、そのデータの主記憶書き込みアドレスを更
新状態記憶ポインタ３０に保持し、更新状態記憶制御機
構３２によって、更新状態記憶ポインタ３０で指された
更新状態記憶機構３１の更新状態記憶エントリ３１１を
更新済みと設定する。
の更新データに対応する更新主記憶アドレスについての
比較と登録と削除の動作が無くなり、主記憶アドレス毎
の更新状態の設定と読み出しが行われること以外は第１
の実施の形態と同様に動作する。キャッシュメモリ４か
らキャッシュメモリ無効化信号３４が出力された場合、
キャッシュメモリ４からの主記憶書き戻しアドレスを更
新状態記憶ポインタ３０に保持し、更新状態記憶制御機
構３２によって、更新状態記憶ポインタ３０で指された
更新状態記憶機構３１の更新状態記憶エントリ３１１を
更新無しと設定する。キャッシュメモリ４からキャッシ
ュメモリ更新信号３３が出力された場合、キャッシュメ
モリ４からの主記憶書き込みアドレスを更新状態記憶ポ
インタ３０に保持し、更新状態記憶制御機構３２によっ
て、更新状態記憶ポインタ３０で指された更新状態記憶
機構３１の更新状態記憶エントリ３１１を更新済みと設
定する。または、他のプロセッサ２に接続するダーティ
エクスクルーシブまたはダーティシェアート状態のキャ
ッシュメモリ４がデータを出力する応答をし、キャッシ
ュメモリ４からキャッシュメモリ更新信号３３が出力さ
れた場合に、そのデータの主記憶書き込みアドレスを更
新状態記憶ポインタ３０に保持し、更新状態記憶制御機
構３２によって、更新状態記憶ポインタ３０で指された
更新状態記憶機構３１の更新状態記憶エントリ３１１を
更新済みと設定する。
【００３４】キャッシュメモリ４に障害が発生し内部に
保持するデータとアドレスを取り出すことができなくな
った場合、キャッシュ制御部４１に制御により次の動作
を行う。プロセッサからのプロセッサ読み出し信号３５
の出力を受けて更新状態記憶制御機構３２から更新状態
記憶ポインタ３０に値を設定することで更新状態記憶機
構３１の各更新状態記憶エントリ３１１を順次選択し、
障害となったキャッシュメモリ４と接続されているプロ
セッサ２は、更新状態記憶機構３１の各更新状態記憶エ
ントリ３１１の内容を取り出し、更新状態記憶エントリ
３１１が更新済みとなっているアドレスについて障害キ
ャッシュメモリと接続していない他プロセッサ２に接続
するキャッシュライン４９をサーチする。サーチの結果
更新状態記憶機構３１の更新状態記憶エントリ３１１が
更新済みとなっているアドレスと一致した主記憶アドレ
スを持つ他プロセッサ２のキャッシュライン４９が有る
場合、一致した他プロセッサ２のキャッシュライン４９
のデータを主記憶に書き戻す。更新状態記憶機構３１の
更新状態記憶エントリ３１１が更新済みとなっているア
ドレス全てについて、他プロセッサ２のキャッシュメモ
リ４のデータによる主記憶書き戻しができた場合は、障
害があるキャッシュメモリ４の全てのダーティシェアー
ドデータのデータ復旧完了としてシステムの稼動を継続
する。更新状態記憶機構３１の更新状態記憶エントリ３
１１が更新済みとなっているアドレスで他プロセッサ２
に接続するキャッシュメモリ４による主記憶書き戻しが
できないアドレスがある場合は、障害があるキャッシュ
メモリ４のデータ復元失敗としてシステムを停止させ
る。
保持するデータとアドレスを取り出すことができなくな
った場合、キャッシュ制御部４１に制御により次の動作
を行う。プロセッサからのプロセッサ読み出し信号３５
の出力を受けて更新状態記憶制御機構３２から更新状態
記憶ポインタ３０に値を設定することで更新状態記憶機
構３１の各更新状態記憶エントリ３１１を順次選択し、
障害となったキャッシュメモリ４と接続されているプロ
セッサ２は、更新状態記憶機構３１の各更新状態記憶エ
ントリ３１１の内容を取り出し、更新状態記憶エントリ
３１１が更新済みとなっているアドレスについて障害キ
ャッシュメモリと接続していない他プロセッサ２に接続
するキャッシュライン４９をサーチする。サーチの結果
更新状態記憶機構３１の更新状態記憶エントリ３１１が
更新済みとなっているアドレスと一致した主記憶アドレ
スを持つ他プロセッサ２のキャッシュライン４９が有る
場合、一致した他プロセッサ２のキャッシュライン４９
のデータを主記憶に書き戻す。更新状態記憶機構３１の
更新状態記憶エントリ３１１が更新済みとなっているア
ドレス全てについて、他プロセッサ２のキャッシュメモ
リ４のデータによる主記憶書き戻しができた場合は、障
害があるキャッシュメモリ４の全てのダーティシェアー
ドデータのデータ復旧完了としてシステムの稼動を継続
する。更新状態記憶機構３１の更新状態記憶エントリ３
１１が更新済みとなっているアドレスで他プロセッサ２
に接続するキャッシュメモリ４による主記憶書き戻しが
できないアドレスがある場合は、障害があるキャッシュ
メモリ４のデータ復元失敗としてシステムを停止させ
る。
【００３５】以上のように制御を行う手段を設けること
により、キャッシュメモリ障害時のデータ復元動作を行
うことができる。本発明の第２の実施の形態は、第１の
実施の形態と同様に障害キャッシュメモリ上の更新デー
タのデータ復元をしキャッシュメモリ障害処理をおこな
うことができ、第１の実施の形態から一部機能を省くこ
とによりハードウェア量を押さえることができるという
効果を有する。
により、キャッシュメモリ障害時のデータ復元動作を行
うことができる。本発明の第２の実施の形態は、第１の
実施の形態と同様に障害キャッシュメモリ上の更新デー
タのデータ復元をしキャッシュメモリ障害処理をおこな
うことができ、第１の実施の形態から一部機能を省くこ
とによりハードウェア量を押さえることができるという
効果を有する。
【００３６】
【発明の効果】第１の効果は、キャッシュメモリに障害
が発生しキャッシュメモリの内部に保持するデータとア
ドレスを取り出すことができなくなった場合でも、キャ
ッシュメモリ内のデータを主記憶上に反映することがで
きる。その理由は、キャッシュメモリを有する複数のプ
ロセッサを備えるマルチプロセッサシステムでは、各プ
ロセッサのアクセスしたデータがそれぞれのプロセッサ
に接続されるキャッシュメモリ上にダーティシェアード
状態で存在する場合があり、つまり各キャッシュメモリ
上に同一主記憶アドレスの同一データが存在する場合が
ある。このため、障害となったキャッシュメモリの更新
データのアドレスと同一のアドレスを他プロセッサのキ
ャッシュメモリが保持していれば、同一アドレスのデー
タを主記憶に書き込むことにより、障害となったキャッ
シュメモリの更新データの復元が行える。
が発生しキャッシュメモリの内部に保持するデータとア
ドレスを取り出すことができなくなった場合でも、キャ
ッシュメモリ内のデータを主記憶上に反映することがで
きる。その理由は、キャッシュメモリを有する複数のプ
ロセッサを備えるマルチプロセッサシステムでは、各プ
ロセッサのアクセスしたデータがそれぞれのプロセッサ
に接続されるキャッシュメモリ上にダーティシェアード
状態で存在する場合があり、つまり各キャッシュメモリ
上に同一主記憶アドレスの同一データが存在する場合が
ある。このため、障害となったキャッシュメモリの更新
データのアドレスと同一のアドレスを他プロセッサのキ
ャッシュメモリが保持していれば、同一アドレスのデー
タを主記憶に書き込むことにより、障害となったキャッ
シュメモリの更新データの復元が行える。
【００３７】第２の効果は、キャッシュメモリに障害が
発生しキャッシュメモリの内部に保持するデータとアド
レスを取り出すことができなくなった場合でも、障害キ
ャッシュメモリ上に更新データが存在するかどうか判断
し更新データが無い場合は、データの復元動作無しで障
害復旧完了とすることができる。その理由は、キャッシ
ュメモリのデータ更新時に、キャッシュメモリのデータ
更新エントリに対応する主記憶アドレスに関する情報を
キャッシュメモリの外に保持しているからである。
発生しキャッシュメモリの内部に保持するデータとアド
レスを取り出すことができなくなった場合でも、障害キ
ャッシュメモリ上に更新データが存在するかどうか判断
し更新データが無い場合は、データの復元動作無しで障
害復旧完了とすることができる。その理由は、キャッシ
ュメモリのデータ更新時に、キャッシュメモリのデータ
更新エントリに対応する主記憶アドレスに関する情報を
キャッシュメモリの外に保持しているからである。
【図１】本発明の実施の形態の適用されるマルチプロセ
ッサシステムの構成を示すブロック図である。
ッサシステムの構成を示すブロック図である。
【図２】本発明の第一の実施の形態の更新アドレス保持
部３とキャッシュメモリ４の構成を示す図である。
部３とキャッシュメモリ４の構成を示す図である。
【図３】本発明の実施の形態において、プロセッサ２か
ら主記憶８を読み出す動作を示すフローチャートであ
る。
ら主記憶８を読み出す動作を示すフローチャートであ
る。
【図４】本発明の実施の形態において、プロセッサ２か
ら主記憶８へ書き込みする動作を示すフローチャートで
ある。
ら主記憶８へ書き込みする動作を示すフローチャートで
ある。
【図５】本発明の実施の形態において、更新アドレス保
持部３がキャッシュメモリ無効化信号２５を受信したと
きの動作を示すフローチャートである。
持部３がキャッシュメモリ無効化信号２５を受信したと
きの動作を示すフローチャートである。
【図６】本発明の実施の形態において、更新アドレス保
持部３がキャッシュメモリ更新信号２４を受信したとき
の動作を示すフローチャートである。
持部３がキャッシュメモリ更新信号２４を受信したとき
の動作を示すフローチャートである。
【図７】本発明の実施の形態において、キャッシュメモ
リ障害処理の動作を示すフローチャートである。
リ障害処理の動作を示すフローチャートである。
【図８】本発明の第二の実施の形態の更新アドレス保持
部３の構成を示す図である。
部３の構成を示す図である。
【符号の説明】 １ 中央処理装置 ２ プロセッサ ３ 更新アドレス保持部 ４ キャッシュメモリ ５ 入出力制御装置 ８ 主記憶 ９ システムバス ２０ 主記憶アドレスレジスタ ２１ 更新アドレス記憶機構 ２２ アドレス比較機構 ２３ 更新アドレス記憶制御機構 ２４ キャッシュメモリ更新信号 ２５ キャッシュメモリ無効化信号 ２６ プロセッサ読み出し信号 ３０ 更新状態記憶ポインタ ３１ 更新状態記憶機構 ３２ 更新状態記憶制御機構 ４１ キャッシュ制御部 ４３ キャッシュタグメモリ ４４ キャッシュデータメモリ ４５ キャッシュステータスメモリ ４９ キャッシュライン ２１１ 更新アドレス記憶エントリ ３１１ 更新状態記憶エントリ
Claims (6)
- 【請求項１】 キャッシュメモリで処理される主記憶ア
ドレスを保持する主記憶アドレスレジスタと、前記キャ
ッシュメモリで更新される更新データの前記主記憶アド
レスを保持する更新アドレス記憶機構と、前記主記憶ア
ドレスレジスタの値と前記更新データの前記主記憶アド
レスを保持している前記更新アドレス記憶機構の値を比
較するアドレス比較機構と、更新アドレス記憶制御機構
を有し、前記更新アドレス記憶制御機構は前記キャッシ
ュメモリの前記更新データの前記主記憶アドレスを示す
前記主記憶アドレスレジスタの値と前記キャッシュメモ
リの更新により前記キャッシュメモリの前記更新データ
の前記主記憶アドレスを前記更新アドレス記憶機構に登
録し、前記キャッシュメモリから前記主記憶への前記更
新データの書き戻しにより前記更新データ書き戻しの前
記主記憶アドレスを示す前記主記憶アドレスレジスタの
値と前記更新アドレス記憶機構が保持するアドレス値を
前記アドレス比較機構を用いて比較し、一致した前記更
新アドレス記憶機構に保持するアドレス値を削除し、外
部からの要求により前記更新アドレス記憶機構に保持す
る値を出力するストアイン方式のキャッシュメモリを有
する複数のプロセッサと、入出力制御装置と、主記憶を
バスで接続したことを特徴とするマルチプロセッサシス
テム。 - 【請求項２】 キャッシュメモリで処理される主記憶ア
ドレスを保持する更新状態記憶ポインタと、主記憶アド
レス毎のデータ更新状態を記憶する複数の更新状態記憶
エントリを有し前記主記憶の更新状態情報を記憶する更
新状態記憶機構と、更新状態記憶制御機構を有し、前記
更新状態記憶制御機構は前記キャッシュメモリのデータ
更新動作を示すキャッシュメモリ更新信号とその時の前
記キャッシュメモリでアクセス処理する前記主記憶アド
レスを保持している前記更新状態記憶ポインタで指され
る前記主記憶アドレスに対応する前記更新状態記憶エン
トリを更新済みと設定し、前記キャッシュメモリから前
記主記憶への更新データ書き戻し動作を示すキャッシュ
メモリ無効化信号を受けることにより前記主記憶アドレ
スを保持している前記更新状態記憶ポインタで指される
前記更新状態記憶機構の前記更新状態記憶エントリを更
新無しと設定し、外部からの出力要求により前記更新状
態記憶機構内の前記更新状態記憶エントリに保持する前
記更新状態情報を出力するストアイン方式のキャッシュ
メモリを有する複数のプロセッサと、入出力制御装置
と、主記憶をバスで接続したことを特徴とするマルチプ
ロセッサシステム。 - 【請求項３】 キャッシュメモリで処理される主記憶ア
ドレスを保持する主記憶アドレスレジスタと、前記キャ
ッシュメモリで更新される更新データの前記主記憶アド
レスを保持する更新アドレス記憶機構と、前記主記憶ア
ドレスレジスタの値と前記更新データの前記主記憶アド
レスを保持している前記更新アドレス記憶機構の値を比
較するアドレス比較機構と、更新アドレス記憶制御機構
を有し、前記更新アドレス記憶制御機構は前記キャッシ
ュメモリの前記更新データの前記主記憶アドレスを示す
前記主記憶アドレスレジスタの値と前記キャッシュメモ
リの更新により前記キャッシュメモリの前記更新データ
の前記主記憶アドレスを前記更新アドレス記憶機構に登
録し、前記キャッシュメモリから前記主記憶への前記更
新データの書き戻しにより前記更新データ書き戻しの前
記主記憶アドレスを示す前記主記憶アドレスレジスタの
値と前記更新アドレス記憶機構が保持するアドレス値を
前記アドレス比較機構を用いて比較し、一致した前記更
新アドレス記憶機構に保持するアドレス値を削除し、外
部からの要求により前記更新アドレス記憶機構に保持す
る値を出力するストアイン方式のキャッシュメモリを有
する複数のプロセッサと、主記憶をバスで接続し、前記
キャッシュメモリの障害を検出する障害検出手段と、前
記障害検出手段により前記キャッシュメモリの障害が検
出されたときに前記プロセッサからの要求により前記更
新アドレス記憶機構に保持する値を出力するアドレス出
力手段と、前記アドレス出力手段から出力された値のア
ドレスをもつキャッシュラインを前記主記憶へ書き戻す
書き戻し手段とを有し、前記更新アドレス記憶機構に保
持するアドレスがすべて前記主記憶へ書き戻されたこと
を確認する確認手段と、前記確認手段により前記戻しが
すべて前記主記憶へ書き戻された時に前記複数のプロセ
ッサの運転を継続する運転継続手段と、前記確認手段に
より前記書き戻しがすべて前記主記憶へ書き戻されない
時に前記複数のプロセッサを停止する運転停止手段を備
えることを特徴とするキャッシュメモリの障害処理装
置。 - 【請求項４】 キャッシュメモリで処理される主記憶ア
ドレスを保持する主記憶アドレスレジスタと、前記キャ
ッシュメモリで更新される更新データの前記主記憶アド
レスを保持する更新アドレス記憶機構と、前記主記憶ア
ドレスレジスタの値と前記更新データの前記主記憶アド
レスを保持している前記更新アドレス記憶機構の値を比
較するアドレス比較機構と、更新アドレス記憶制御機構
を有し、前記更新アドレス記憶制御機構は前記キャッシ
ュメモリの前記更新データの前記主記憶アドレスを示す
前記主記憶アドレスレジスタの値と前記キャッシュメモ
リの更新により前記キャッシュメモリの前記更新データ
の前記主記憶アドレスを前記更新アドレス記憶機構に登
録し、前記キャッシュメモリから前記主記憶への前記更
新データの書き戻しにより前記更新データ書き戻しの前
記主記憶アドレスを示す前記主記憶アドレスレジスタの
値と前記更新アドレス記憶機構が保持するアドレス値を
前記アドレス比較機構を用いて比較し、一致した前記更
新アドレス記憶機構に保持するアドレス値を削除し、外
部からの要求により前記更新アドレス記憶機構に保持す
る値を出力するストアイン方式のキャッシュメモリを有
する複数のプロセッサ、入出力制御装置と、主記憶をバ
スで接続し、前記キャッシュメモリの障害を検出する第
一手順と、前記第一の手順により前記キャッシュメモリ
の障害が検出されたときに前記プロセッサからの要求に
より前記更新アドレス記憶機構に保持する値を出力する
第二の手順と、前記アドレス出力手順から出力された値
のアドレスをもつキャッシュラインを主記憶へ書き戻す
第三の手順と、前記更新アドレス記憶機構に保持するア
ドレスがすべて前記主記憶へ書き戻されたことを確認す
る第四の手順と、前記確認手順により前記戻しがすべて
前記主記憶へ書き戻された時に前記複数のプロセッサの
運転を継続する第五の手順と、前記確認手順により前記
書き戻しがすべて前記主記憶へ書き戻されない時に前記
複数のプロセッサを停止する第六の手順を備えることを
特徴とするキャッシュメモリの障害処理方法。 - 【請求項５】 キャッシュメモリで処理される主記憶ア
ドレスを保持する更新状態記憶ポインタと、主記憶アド
レス毎のデータ更新状態を記憶する複数の更新状態記憶
エントリを有し前記主記憶の更新状態情報を記憶する更
新状態記憶機構と、更新状態記憶制御機構を有し、前記
更新状態記憶制御機構は前記キャッシュメモリのデータ
更新動作を示すキャッシュメモリ更新信号とその時の前
記キャッシュメモリでアクセス処理する前記主記憶アド
レスを保持している前記更新状態記憶ポインタで指され
る前記主記憶アドレスに対応する前記更新状態記憶エン
トリを更新済みと設定し、前記キャッシュメモリから前
記主記憶への更新データ書き戻し動作を示すキャッシュ
メモリ無効化信号を受けることにより前記主記憶アドレ
スを保持している前記更新状態記憶ポインタで指される
前記更新状態記憶機構の前記更新状態記憶エントリを更
新無しと設定し、外部からの出力要求により前記更新状
態記憶機構内の前記更新状態記憶エントリに保持する前
記更新状態情報を出力するストアイン方式のキャッシュ
メモリを有する複数のプロセッサと、主記憶をバスで接
続し、 前記キャッシュメモリの障害を検出する障害検出手段
と、前記障害検出手段により前記キャッシュメモリの障
害が検出されたときに前記プロセッサからの要求により
前記更新状態記憶ポインタ記憶に保持する値を出力する
ポインタ出力手段と、前記ポインタ出力手段から出力さ
れた値のポインタをもつキャッシュラインを主記憶へ書
き戻す書き戻し手段とを有し、前記更新状態記憶ポイン
タに保持するポインタがすべて前記主記憶へ書き戻され
たことを確認する確認手段と、前記確認手段により前記
戻しがすべて前記主記憶へ書き戻された時に前記複数の
プロセッサの運転を継続する運転継続手段と、前記確認
手段により前記書き戻しがすべて前記主記憶へ書き戻さ
れない時に前記複数のプロセッサを停止する運転停止手
段を備えることを特徴とするキャッシュメモリの障害処
理装置。 - 【請求項６】 キャッシュメモリで処理される主記憶ア
ドレスを保持する更新状態記憶ポインタと、主記憶アド
レス毎のデータ更新状態を記憶する複数の更新状態記憶
エントリを有し前記主記憶の更新状態情報を記憶する更
新状態記憶機構と、更新状態記憶制御機構を有し、前記
更新状態記憶制御機構は前記キャッシュメモリのデータ
更新動作を示すキャッシュメモリ更新信号とその時の前
記キャッシュメモリでアクセス処理する前記主記憶アド
レスを保持している前記更新状態記憶ポインタで指され
る前記主記憶アドレスに対応する前記更新状態記憶エン
トリを更新済みと設定し、前記キャッシュメモリから前
記主記憶への更新データ書き戻し動作を示すキャッシュ
メモリ無効化信号を受けることにより前記主記憶アドレ
スを保持している前記更新状態記憶ポインタで指される
前記更新状態記憶機構の前記更新状態記憶エントリを更
新無しと設定し、外部からの出力要求により前記更新状
態記憶機構内の前記更新状態記憶エントリに保持する前
記更新状態情報を出力するストアイン方式のキャッシュ
メモリを有する複数のプロセッサと、主記憶をバスで接
続し、 前記キャッシュメモリの障害を検出する第一手順と、前
記第一の手順により前記キャッシュメモリの障害が検出
されたときに前記プロセッサからの要求により前記更新
状態記憶ポインタに保持する値を出力する第二の手順
と、前記ポインタ出力手順から出力された値のポインタ
をもつキャッシュラインを主記憶へ書き戻す第三の手順
と、前記更新状態記憶ポインタに保持するポインタがす
べて前記主記憶へ書き戻されたことを確認する第四の手
順と、前記確認手順により前記書き戻しがすべて前記主
記憶へ書き戻された時に前記複数のプロセッサの運転を
継続する第五の手順と、前記確認手順により前戻しがす
べて前記主記憶へ書き戻されない時に前記複数のプロセ
ッサを停止する第六の手順を備えることを特徴とするキ
ャッシュメモリの障害処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14687799A JP3555847B2 (ja) | 1999-05-26 | 1999-05-26 | キャッシュメモリの障害処理装置、キャッシュメモリの障害処理方法、マルチプロセッサシステム |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14687799A JP3555847B2 (ja) | 1999-05-26 | 1999-05-26 | キャッシュメモリの障害処理装置、キャッシュメモリの障害処理方法、マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000339218A true JP2000339218A (ja) | 2000-12-08 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002163149A (ja) * | 2000-10-31 | 2002-06-07 | Hewlett Packard Co <Hp> | マルチプロセッサシステムのキャッシュコヒーレンスプロトコル |
| JP2009205362A (ja) * | 2008-02-27 | 2009-09-10 | Nec Corp | コンピュータ装置、コンピュータ装置の運用継続方法及びプログラム |
-
1999
- 1999-05-26 JP JP14687799A patent/JP3555847B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002163149A (ja) * | 2000-10-31 | 2002-06-07 | Hewlett Packard Co <Hp> | マルチプロセッサシステムのキャッシュコヒーレンスプロトコル |
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| JP3555847B2 (ja) | 2004-08-18 |
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