JPH10320274A

JPH10320274A - キャッシュフラッシュ装置及び同装置を備えた計算機システム、記録媒体

Info

Publication number: JPH10320274A
Application number: JP9274214A
Authority: JP
Inventors: Yoshio Masubuchi; 美生増渕; Takuya Kano; 卓也加納; Hiroshi Sakai; 浩酒井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-03-19
Filing date: 1997-10-07
Publication date: 1998-12-04

Abstract

(57)【要約】【課題】キャッシュフラッシュ操作に要する時間を短縮
してシステム性能を向上させるキャッシュフラッシュ装
置を提供する。【解決手段】キャッシュメモリ２０上のすべてのダーテ
ィブロックのアドレスは、更新アドレス登録部３３によ
って更新アドレス記憶部３２の備える複数の領域（Ａ０
〜Ａｎ−１）の中のいずれかに記憶される。また、ある
キャッシュブロックが一旦ダーティ状態となった後、ダ
ーティ状態でなくなったときには、更新アドレス削除部
３４が、領域からそのアドレスを削除する。そして、キ
ャッシュフラッシュを行なうときには、全フラッシュ実
行部３５が、ダーティブロックのアドレスを各領域から
順次取り出し、そのアドレスで示されるデータのメイン
メモリ５１への書き戻しを要求するコマンドをシステム
バス４０に発行することによって、すべてのダーティブ
ロックの内容がメインメモリ５１へ書き戻される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの一貫性を
保証するスヌープ機構を有するキャッシュメモリのキャ
ッシュフラッシュ装置及び同装置を備えた耐障害性の計
算機システム、記録媒体に関する。

【０００２】

【従来の技術】一般に、計算機には、プロセッサによる
メインメモリへのアクセスを高速化するために、プロセ
ッサが必要とするデータを一時的に格納するキャッシュ
メモリが用いられている。

【０００３】通常、キャッシュメモリは、キャッシュブ
ロックと呼ばれる所定の大きさのデータ単位でデータを
保持する。この場合、キャッシュタグと呼ばれる管理情
報を保持し、キャッシュメモリに格納されたキャッシュ
ブロックのデータが、例え波メインメモリの中のどのデ
ータであるのか、プロセッサによって変更されてメイン
メモリの内容と異なっている状態（ダーティ状態）にあ
るのかなどを管理している。

【０００４】一方、複数のプロセッサを設けた計算機
（所謂マルチプロセッサ計算機）では、キャッシュメモ
リも複数あるが、これらのキャッシュメモリ間でデータ
の一貫性を保証するために、各キャッシュメモリにスヌ
ープ機構が設けられている。

【０００５】スヌープ機構は、バスに発行されたバスコ
マンドが、自身のキャッシュメモリに格納されたデータ
に影響を与えないかどうか、自身のキャッシュメモリに
格納されたデータを応答として返さなければならないか
どうかなどを監視し、必要であれば、該当するデータの
無効化などを行なうものである。

【０００６】ところで、キャッシュメモリには、コピー
バック型、ライトスルー型があるが、プロセッサによる
データ更新を直ちにメインメモリに反映させずに、ある
程度の期間内部に保持し続けるコピーバック型のキャッ
シュメモリの場合、プロセッサによってキャッシュメモ
リ上で変更されてメインメモリの内容と異なっているデ
ータを、積極的にメインメモリへ書き戻す（ｗｒｉｔｅ
ｂａｃｋ）操作を必要とする。

【０００７】例えば、スヌープ機構を持たない入出力装
置に対して、キャッシュメモリが格納するデータを転送
する場合などに書き戻しが必要となる。キャッシュメモ
リが格納するデータのうち、変更されているデータをメ
インメモリに書き戻す操作をキャッシュフラッシュ操作
と呼ぶ。また、キャッシュメモリのデータが変更されて
いる状態をダーティ状態と呼ぶ。そして、ダーティ状態
にあるキャッシュブロックをダーティブロックと呼ぶ。

【０００８】このようなキャッシュフラッシュ操作は、
スヌープ機構を持たない入出力装置に対するデータの転
送時以外にも、チェックポイント方式の計算機にとって
有用である。すなわち、計算機に何らかの障害が発生し
たときに、予め取得しておいたチェックポイントから処
理を再開するチェックポイント方式の計算機の場合に
は、チェックポイントの時点で、キャッシュメモリ中に
のみ存在する変更されたデータをメインメモリに書き戻
す必要がある。

【０００９】キャッシュフラッシュ操作は、通常、キャ
ッシュフラッシュ命令を含むソフトウェアに基づいて実
行される。ソフトウェアを実行することにより、プロセ
ッサは、キャッシュタグの内容を参照して、キャッシュ
ブロック毎にダーティブロックであるか否かを判断す
る。その結果、ダーティブロックであれば、対応するキ
ャッシュブロックのデータをメインメモリに書き戻すキ
ャッシュフラッシュ動作を行なう。

【００１０】このように、プロセッサは、与えられたプ
ログラムに従って、すべてのキャッシュブロックの１つ
１つについて、その状態を判定し、ダーティ状態である
場合には、メインメモリへの書き戻し（キャッシュフラ
ッシュ操作）を実行せねばならない。すべてのキャッシ
ュブロックについて処理を行うには、非常に多くの時間
を要する。

【００１１】この状況を次のようなプログラム例を参照
して具体的に説明する。

【００１２】図３２に米国ＳＧＩ社Ｒ４０００プロセッ
サにおいてキャッシュフラッシュ操作を行なうためのプ
ログラムの一例を示す。このプログラムでは、「ｃａｃ
ｈｅ０ｘ１７，０（＄４）」という命令を実行すると、
第４レジスタ（＄４）に保持されているアドレスに対応
するセカンドキャッシュのキャッシュブロックが選択さ
れる。そのキャッシュブロックの状態がダーティであれ
ば、その内容がメインメモリに書き戻されるとともに、
インバリッド状態となる。一方、ダーティ状態でなけれ
ば、単にインバリッド状態となる。このループ（ｌｏｏ
ｐ）は、セカンダリキャッシュのキャッシュブロックの
数だけ実行する必要がある。

【００１３】このループ（ｌｏｏｐ）を処理する時間を
数えると、命令数が４つであるので、４プロセッササイ
クルを要し、これをバスサイクルに換算すると、２バス
サイクルとなる（１バスクロックで２命令を実行）。し
たがって、すべてのキャッシュブロックをフラッシュす
る時間は、データをメインメモリに書き戻す時間を含め
なくても、キャッシュフラッシュ時間＝キャッシュブロ
ック数×２バスサイクルとなり、非常に時間のかかる処
理となる。

【００１４】一方、キャッシュフラッシュ操作を高速化
するために、キャッシュメモリ自体を改造することも行
なわれている。しかし、この方法では、既存のキャッシ
ュメモリを高速化することはできない。

【００１５】

【発明が解決しようとする課題】上記したように、従来
の計算機においては、キャッシュメモリ全体のフラッシ
ュ操作（すべてのダーティブロックについて、その内容
をメインメモリに書き戻すこと）をソフトウェアにより
すべてのキャッシュブロックに対して逐次的に行なって
いたために、多くの処理時間を費やしていた。

【００１６】また、キャッシュメモリ全体にフラッシュ
操作をを行う期間中は、そのプロセッサが他のプログラ
ムを実行することはできないため、本来のデータ処理が
ストップすることになり、システム全体の性能低下を招
いてしまうという問題があった。

【００１７】特に、チェックポイントにおいて、キャッ
シュフラッシュ操作を行なわなければならないような方
式を採用した計算機にあっては、チェックポイント処理
時間の増大が大きな問題であった。

【００１８】本発明は上記のような点に鑑みなされたも
ので、キャッシュフラッシュ操作に要する時間を短縮し
てシステム性能を向上させるキャッシュフラッシュ装置
及び同装置を備えた計算機システム、記録媒体を提供す
ることを目的とする。

【００１９】

【課題を解決するための手段】

（１）本発明の第１の態様によれば、キャッシュフラッ
シュ装置は、バススヌープ機構を有するコピーバック型
のキャッシュメモリを備えた少なくとも１つ以上のプロ
セッサと、メインメモリと、上記プロセッサと上記メイ
ンメモリとを接続するシステムバスとを具備してなる計
算機に用いられるキャッシュフラッシュ装置であって、
上記キャッシュメモリ内に確保されたキャッシュブロッ
クのうち、上記メインメモリに書き戻すべきデータを保
持した状態にあるキャッシュブロックであるダーティブ
ロックが保持するデータのアドレスを記憶するための領
域を複数備えた更新アドレス記憶手段と、上記キャッシ
ュメモリ上でのデータ更新を上記システムバスの監視に
よって検知し、その更新アドレスとデータ更新を行なっ
た上記プロセッサの識別番号とから上記更新アドレス記
憶手段の各領域の中のいずれかの領域を選択し、その選
択した領域に上記更新アドレスを格納する更新アドレス
登録手段と、上記ダーティブロックが保持するデータの
上記メインメモリへの書き戻しを上記システムバスの監
視によって検知し、その書き戻しアドレスと書き戻しを
行なった上記プロセッサの識別番号とから上記更新アド
レス記憶手段の各領域の中のいずれかの領域を選択し、
その選択した領域に格納された上記書き戻しアドレスと
一致する更新アドレスを削除する更新アドレス削除手段
と、上記プロセッサから指示されたときに、上記更新ア
ドレス記憶手段に記憶されたすべての更新アドレスを逐
次読み出し、その読み出した更新アドレスで示される上
記ダーティブロックが保持するデータの上記メインメモ
リへの書き戻しを要求するコマンドを上記システムバス
に発行するフラッシュ実行手段とを具備してなることを
特徴とする。

【００２０】上記第１の態様では、キャッシュメモリ上
のすべてのダーティブロックのアドレスは、更新アドレ
ス登録手段によって更新アドレス記憶手段の備える複数
の領域の中のいずれかに記憶される。また、あるキャッ
シュブロックが一旦ダーティ状態となった後、ダーティ
状態でなくなったときには、更新アドレス削除手段によ
って領域からそのアドレスは削除される。

【００２１】そして、キャッシュフラッシュを行なうと
きには、フラッシュ実行手段が、ダーティブロックのア
ドレスを各領域から順次取り出し、そのアドレスで示さ
れるデータのメインメモリへの書き戻しを要求するコマ
ンドをシステムバスに発行することによって、すべての
ダーティブロックの内容がメインメモリへ書き戻され
る。

【００２２】これにより、例えば従来のソフトウェアに
よるキャッシュフラッシュのように、すべてのキャッシ
ュブロックについて順次ダーティブロックかどうか判定
していくといった処理を行なう必要がなくなるため、迅
速かつ効率的なキャッシュフラッシュ操作を行なうこと
が可能となる。

【００２３】（２）本発明の第２の態様によれば、キャ
ッシュフラッシュ装置は、バススヌープ機構を有するコ
ピーバック型であってダイレクトマップ方式のキャッシ
ュメモリを備えた少なくとも１つ以上のプロセッサと、
メインメモリと、上記プロセッサと上記メインメモリと
を接続するシステムバスとを具備してなる計算機に用い
られるキャッシュフラッシュ装置であって、上記キャッ
シュメモリ内に確保されたキャッシュブロックそれぞれ
に対応して設けられ、上記メインメモリに書き戻すべき
データを保持した状態にあるキャッシュブロックである
ダーティブロックが保持するデータのアドレスを記憶す
るための領域であって、それぞれが１つのエントリを有
してなる領域を複数備えた更新アドレス記憶手段と、上
記キャッシュメモリ上でのデータ更新を上記システムバ
スの監視によって検知し、その更新アドレスとデータ更
新を行なった上記プロセッサの識別番号とから上記更新
アドレス記憶手段の各領域の中のいずれかの領域を選択
し、その選択した領域に上記更新アドレスを登録する更
新アドレス登録手段と、上記ダーティブロックが保持す
るデータの上記メインメモリへの書き戻しを上記システ
ムバスの監視によって検知し、その書き戻しアドレスと
書き戻しを行なった上記プロセッサの識別番号とから上
記更新アドレス記憶手段の各領域の中のいずれかの領域
を選択し、その選択した領域に登録された更新アドレス
と上記書き戻しアドレスとが一致するときに、その領域
に登録された更新アドレスを削除する更新アドレス削除
手段と、上記プロセッサから指示されたときに、上記更
新アドレス記憶手段に記憶されたすべての更新アドレス
を逐次読み出し、その読み出した更新アドレスで示され
る上記ダーティブロックが保持するデータの上記メイン
メモリへの書き戻しを要求するコマンドを上記システム
バスに発行するフラッシュ実行手段とを具備してなるこ
とを特徴とする。

【００２４】上記第２の態様では、例えばプロセッサが
メインメモリへの書き込み要求を一時的に蓄えるライト
バッファを持つ場合、システムバスに接続された前述の
キャッシュフラッシュ装置側から見ると、１つのキャッ
シュブロックが、一時に複数のダーティブロックを格納
しているように見えてしまう状況が発生する。本発明の
キャッシュフラッシュ装置は、このような状況に対応さ
せたものであり、各領域が１つのエントリのみを有する
構成として、このエントリには、ライトバッファではな
く、キャシュブロックに格納されたデータのアドレス
（最新の更新アドレス）のみを格納するようにし、更新
アドレス削除手段が、この更新アドレス登録手段によっ
て格納された最新の更新アドレスと、システムバスに発
行された書き戻しアドレスとが一致するときにのみ、そ
の更新アドレスの削除を行なうようにする。このよう
に、各領域を１つのエントリのみを有する構成とし、か
つライトバッファからシステムバスに発行された最新よ
り前の更新アドレスの書き戻し要求を無視することによ
り、適切なキャッシュフラッシュ動作が確保されること
になる。

【００２５】（３）本発明の第３の態様によれば、キャ
ッシュフラッシュ装置は、バススヌープ機構を有するコ
ピーバック型であってダイレクトマップ方式のキャッシ
ュメモリを備えた少なくとも１つ以上のプロセッサと、
メインメモリと、上記プロセッサと上記メインメモリと
を接続するシステムバスとを具備してなる計算機に用い
られるキャッシュフラッシュ装置であって、上記キャッ
シュメモリ内に確保されるキャッシュブロックそれぞれ
に対応して設けられ、上記メインメモリに書き戻すべき
データを保持した状態にあるキャッシュブロックである
ダーティブロックが保持するデータのアドレスを記憶す
るための領域であって、それぞれが１つのエントリを有
してなる領域およびこの領域に対応して設けられるカウ
ンタを複数組備えた更新アドレス記憶手段と、上記キャ
ッシュメモリ上でのデータ更新を上記システムバスの監
視によって検知し、その更新アドレスとデータ更新を行
なった上記プロセッサの識別番号とから上記更新アドレ
ス記憶手段の各領域の中のいずれかの領域を選択し、そ
の更新アドレスを格納するとともに、その領域に対応す
る上記カウンタをインクリメントする更新アドレス登録
手段と、上記ダーティブロックが保持するデータの上記
メインメモリへの書き戻しを上記システムバスの監視に
よって検知し、その書き戻しアドレスと書き戻しを行な
った上記プロセッサの識別番号とから上記更新アドレス
記憶手段の各領域の中のいずれかの領域を選択し、その
領域に対応する上記カウンタをデクリメントする更新ア
ドレス削除手段と、上記プロセッサから指示されたとき
に、上記更新アドレス記憶手段が備えた領域のうち、そ
の領域に対応するカウンタの値が初期値でない領域に格
納された更新アドレスを逐次読み出し、その読み出した
更新アドレスで示される上記ダーティブロックが保持す
るデータの上記メインメモリへの書き戻しを要求するコ
マンドを上記システムバスに発行するフラッシュ実行手
段とを具備してなることを特徴とする。

【００２６】上記第３の態様も、プロセッサがライトバ
ッファを持つ場合を考慮したものであり、各領域を１つ
のエントリのみを有する構成とするとともに、この領域
それぞれに対応してカウンタを設ける。そして、更新ア
ドレス登録手段は、更新アドレスをある領域に格納する
ときに、その領域に対応するカウンタをインクリメント
する。一方、更新アドレス削除手段は、書き戻しを検知
したときに、その領域に対応するカウンタをデクリメン
トする。そして、フラッシュ実行手段は、このカウンタ
が初期値でない領域に登録された更新アドレスについて
のみ書き戻しを要求する。すなわち、更新ブロック数と
書き戻しブロック数との差分をキャッシュブロックごと
に管理することにより、ライトバッファを適用した場合
でも適切なキャッシュフラッシュ動作が確保されること
になる。

【００２７】なお、システムによっては、システムバス
へのコマンド発行では、ダーティブロックの内容をメイ
ンメモリへ書き戻すことができない場合がある。この場
合には、前述したフラッシュ実行手段に代えて、更新ア
ドレス記憶手段に記憶されたすべての更新アドレスを逐
次読み出し、この読み出した更新アドレスをプロセッサ
に通知する更新アドレス読み出し手段を備えることが好
ましい。この場合においても、このようにダーティブロ
ックのアドレスのみをプロセッサに通知する手段を備え
ることにより、従来のようにキャッシュブロックについ
て順次ダーティブロックかどうか判定していくといった
処理を行なうことと比較して、迅速かつ効率的なキャッ
シュフラッシュ操作を行なうことが可能となる。

【００２８】（４）本発明の第４の態様によれば、キャ
ッシュフラッシュ装置は、バススヌープ機構を有するコ
ピーバック型のキャッシュメモリを備えた少なくとも１
つ以上のプロセッサと、メインメモリと、上記プロセッ
サと上記メインメモリとを接続するシステムバスとを具
備してなる計算機に用いられるキャッシュフラッシュ装
置であって、上記キャッシュメモリ内に確保されたキャ
ッシュブロックのうち、上記メインメモリに書き戻すべ
きデータを保持した状態にあるキャッシュブロックであ
るダーティブロックが保持するデータのアドレスを記憶
するための領域を複数備えた更新アドレス記憶手段と、
上記キャッシュメモリ上でのデータ更新を上記システム
バスの監視によって検知し、その更新アドレスとデータ
更新を行なった上記プロセッサの識別番号とから上記更
新アドレス記憶手段の各領域の中のいずれかの領域を選
択し、その選択した領域に上記更新アドレスを格納する
更新アドレス登録手段と、上記更新アドレス登録手段が
選択した領域の空きエントリ数が予め設定した値を下回
るときに、その領域にすでに格納されている更新アドレ
スの中のいずれか１つを選択し、この選択した更新アド
レスで示される上記ダーティブロックが保持するデータ
の上記メインメモリへの書き戻しを要求するコマンドを
上記システムバスに発行するとともに、その更新アドレ
スが格納されていたエントリを空きエントリとするエン
トリ解放手段(entry reclaim) と、上記プロセッサから
指示されたときに、上記更新アドレス記憶手段に記憶さ
れたすべての更新アドレスを逐次読み出し、その読み出
した更新アドレスで示される上記ダーティブロックが保
持するデータの上記メインメモリへの書き戻しを要求す
るコマンドを上記システムバスに発行するフラッシュ実
行手段とを具備してなることを特徴とする。

【００２９】そして、本発明の第４の態様のキャッシュ
フラッシュ装置においては、更新アドレス記憶手段の備
える複数の領域それぞれに、予め設定された数（領域が
備えるエントリ数と一致させてもよいし、その範囲内の
任意の数であってもよい）の更新アドレスを記憶させる
ようにする。

【００３０】すなわち、新たに更新アドレスを格納しよ
うとした際、その領域の空きエントリ数が予め設定され
た数を下回ってしまうようなときに、エントリ解放手段
が、すでに格納されている更新アドレスの中のいずれか
１つを選択し、この選択した更新アドレスの書き戻し要
求を発行するとともに、このエントリを空き状態とす
る。このように、領域それぞれの使用状況に応じて更新
アドレスの書き戻し要求を発行する機構を備えれば、ダ
イレクトマップ方式ではないキャッシュメモリへの適用
が容易になるとともに、更新アドレス記憶手段の備える
領域のエントリ数の設定や、領域とアドレスとの対応づ
けなどの自由度を大幅に拡大させることが可能となる。

【００３１】なお、キャッシュメモリが、ｎウェイのセ
ットアソシアティブで構成される場合には、更新アドレ
ス記憶手段が備える複数の領域それぞれを、ｎ個のキャ
ッシュブロックで形成されるグループに一対に設けるこ
とが好ましい。ハードウェアの簡素化と処理の高速化と
を実現するためである。

【００３２】（５）本発明の第５の態様によれば、キャ
ッシュフラッシュ装置は、バススヌープ機構を有するコ
ピーバック型のキャッシュメモリを備えた少なくとも１
つ以上のプロセッサと、メインメモリと、上記プロセッ
サと上記メインメモリとを接続するシステムバスとを具
備してなる計算機に用いられるキャッシュフラッシュ装
置であって、上記キャッシュメモリ内に確保されたキャ
ッシュブロックのうち、上記メインメモリに書き戻すべ
きデータを保持した状態にあるキャッシュブロックであ
るダーティブロックが保持するデータのアドレスを記憶
するための領域を複数備えた更新アドレス記憶手段と、
上記キャッシュメモリ上でのデータ更新を上記システム
バスの監視によって検知し、その更新アドレスとデータ
更新を行なった上記プロセッサの識別番号とから上記更
新アドレス記憶手段の各領域の中のいずれかの領域を選
択し、その選択した領域に更新アドレスを登録する更新
アドレス登録手段と、上記ダーティブロックが保持する
データの上記メインメモリへの書き戻しを上記システム
バスの監視によって検知し、その書き戻しアドレスと書
き戻しを行なった上記プロセッサの識別番号とから上記
更新アドレス記憶手段の各領域の中のいずれかの領域を
選択し、その選択した領域内を予め定められた期間内で
検索して上記書き戻しアドレスと一致する更新アドレス
が検出されたときに、その更新アドレスを削除する更新
アドレス削除手段と、上記更新アドレス登録手段が選択
した領域の空きエントリ数が予め設定した値を下回って
いたときに、すでに登録されている更新アドレスの中の
いずれか１つを選択し、この選択した更新アドレスで示
される上記ダーティブロックが保持するデータの上記メ
インメモリへの書き戻しを要求するコマンドを上記シス
テムバスに発行するとともに、その更新アドレスが格納
されていたエントリを空きエントリとするエントリ解放
手段と、上記プロセッサから指示されたときに、上記更
新アドレス記憶手段に記憶されたすべての更新アドレス
を逐次読み出し、その読み出した更新アドレスで示され
る上記ダーティブロックが保持するデータの上記メイン
メモリへの書き戻しを要求するコマンドを上記システム
バスに発行するフラッシュ実行手段とを具備してなるこ
とを特徴とする。

【００３３】上記第５の態様において、更新アドレス削
除手段は、書き戻しを要求するコマンドを検知したとき
に、予め定められた期間内で書き戻しアドレスに対応す
る領域内を検索し、その書き戻しアドレスと一致する更
新アドレスが検出されたとき、その更新アドレスを削除
（ｒｅｍｏｖｅ）する（検出されなかったときには何も
しない）。この場合には、領域内にすでにダーティブロ
ックではなくなった更新アドレスも混在して格納され続
ける可能性を含むことになるが、エントリ解放手段が空
きエントリ数を管理して能動的に空きエントリを確保す
る処理の中で削除されるものもあり、またフラッシュ実
行手段がこのダーティブロックではなくなったアドレス
を書き戻すコマンドを発行しても、いずれのキャッシュ
メモリもこのコマンドに応答しないのみで何ら問題はな
い。一方で、この更新アドレス削除手段の削除処理に費
やす時間を所定の範囲内に抑えるために、メインメモリ
に対するアクセス頻度が非常に高い場合などにおいても
他の処理に悪影響を与えることがない。

【００３４】なお、この更新アドレス削除手段が、予め
定められた期間内で削除処理を実行することに代えて、
当該キャッシュメモリ装置が次に処理すべきコマンドを
検知するまで実行しつづけることも有効である。これに
よれば、他の処理に悪影響を与えることを防止するとと
もに、不要に格納された更新アドレスの削除処理の継続
／中断が、より適切に行なわれることになる。

【００３５】また、更新アドレス削除手段が、前述のよ
うな書き戻しを要求するコマンドの検知以外に、例えば
キャッシュミスが発生したときに発行される読み出しコ
マンドなどを検知して、そのコマンドの対象となるアド
レスが領域内に更新アドレスとして登録されていないか
検索し、検出されたときに削除するなどといったことを
行なうことが好ましい。このキャッシュミスが発生した
ときに発行される読み出しコマンドの対象となるアドレ
スで示されるデータは、クリーンな状態であると判断で
きるため、このようなコマンドを契機とすれば、不要な
更新アドレスの削除処理を実行する頻度を高めることが
でき、エントリを解放する処理やキャッシュのフラッシ
ュ動作を軽減することが可能となる。

【００３６】また、例えば予想されるキャッシュメモリ
のダーティ率によっては、各領域が有するエントリ数
を、対応するキャッシュブロック数よりも小さくしても
性能上問題になることがないため、その場合に各領域が
有するエントリ数を対応するキャッシュブロック数より
も小さくすれば、備えるべきハードウェア量を低減する
ことが可能となる。

【００３７】また、場合によっては、更新アドレス記憶
手段が備える複数の領域を、更新アドレスのみで選択可
能に構成することも有効である。例えば、システムバス
の仕様によっては、システムバスの監視のみでは上記プ
ロセッサの識別番号を得ることができない場合もある。
すなわち、その場合であっても、当該キャッシュフラッ
シュ装置を適用可能となるためである。

【００３８】（６）本発明の第６の態様によれば、キャ
ッシュフラッシュ装置は、上記更新アドレス記憶手段
が、上記ダーティブロックが保持するデータのアドレス
を記憶するための領域それぞれに対応した上記ダーティ
ブロックの数を保持するためのダーティブロックカウン
タを有し、上記更新アドレス登録手段が、上記選択した
領域に対応した上記ダーティブロックカウンタをインク
リメントするインクリメント手段を有し、上記ダーティ
ブロックが保持するデータの上記メインメモリへの書き
戻しを上記システムバスの監視によって検知し、その書
き戻しアドレスと書き戻しを行なった上記プロセッサの
識別番号とから上記更新アドレス記憶手段の各領域の中
のいずれかの領域を選択し、その選択した領域に対応し
た上記ダーティブロックカウンタをデクリメントするデ
クリメント手段と、このデクリメント手段のデクリメン
トによって上記ダーティブロックカウンタが初期値にな
ったときに、そのダーティブロックカウンタに対応する
領域の中の更新アドレスが格納されていたエントリをす
べて空きエントリとするエントリ一括解放手段をさらに
具備してなることを特徴とする。

【００３９】上記第６の態様では、ダーティブロックカ
ウンタを管理することにより、ある領域に登録された更
新アドレスすべてがメインメモリへの書き戻し不要とな
ったことを検知することができ、その際にエントリ一括
解放手段がすべてのエントリを空き状態としてエントリ
解放手段の動作機会を減少させれば、計算機全体の性能
を向上させることが可能となる。

【００４０】（７）本発明の第７の態様によれば、キャ
ッシュフラッシュ装置は、上記更新アドレス記憶手段
が、上記ダーティブロックが保持するデータのアドレス
を記憶するための領域それぞれに対応した上記ダーティ
ブロックの数を保持するためのダーティブロックカウン
タを有し、上記更新アドレス登録手段が、上記選択した
領域に対応した上記ダーティブロックカウンタをインク
リメントするインクリメント手段を有し、上記更新アド
レス削除手段が、上記選択した領域に対応した上記ダー
ティブロックカウンタをデクリメントするデクリメント
手段を有し、このデクリメント手段のデクリメントによ
って上記ダーティブロックカウンタが初期値になったと
きに、そのダーティブロックカウンタに対応する領域に
格納された更新アドレスをすべて削除する一括削除手段
をさらに具備してなることを特徴とする。

【００４１】上記第７の態様では、ダーティブロックカ
ウンタを管理することにより、ある領域に登録された更
新アドレスすべてがメインメモリへの書き戻し不要とな
ったことを検知することができ、その際にエントリ一括
解放手段がすべてのエントリを空き状態としてエントリ
解放手段の動作機会を減少させれば、計算機全体の性能
を向上させることが可能となる。

【００４２】また、ある領域に格納されたすべての更新
アドレスが書き戻し不要となったときに代えて、格納さ
れた更新アドレス数がダーティブロックカウンタの値を
予め定められた値を越えて多くなったときに、エントリ
解放手段にある程度の数の更新アドレスを解放させるこ
とも有効である。この場合には、書き戻し不要となった
更新アドレスが所定量を越えて格納されることを回避し
て、キャッシュフラッシュ操作時に不要に発行されるコ
マンドの数を減少させることが可能となる。

【００４３】（８）本発明の第８の態様によれば、計算
機システムは、バススヌープ機構を有するコピーバック
型のキャッシュメモリを備えた少なくとも１つ以上のプ
ロセッサと、メインメモリと、上記プロセッサと上記メ
インメモリとを接続するシステムバスとを具備してな
り、中断した処理を再開始するためのチェックポイント
を定期的に採取する計算機システムであって、請求項
１、２、３、７乃至１３記載のいずれかのキャッシュフ
ラッシュ装置と、このキャッシュフラッシュ装置に更新
アドレスの捕捉をさせながら通常のデータ処理を実行す
るデータ処理手段と、上記プロセッサすべてが同期して
実行するデータ処理中のコンテキストのメインメモリへ
の格納、および上記キャッシュフラッシュ装置の上記フ
ラッシュ実行手段が実行するすべてのダーティブロック
が保持するデータの上記メインメモリへの書き戻しを含
むチェックポイント作成手段と、故障が発生したとき
に、直前に採取したチェックポイント時点に上記メイン
メモリを復元し、この復元された上記メインメモリに保
持された情報を用いて、データ処理を再開するロールバ
ックリカバリ手段とを具備してなることを特徴とする。

【００４４】上記第８の態様では、中断した処理を再開
始するためのチェックポイントを定期的に採取する計算
機システムにおいては、このチェックポイントの採取に
費やす時間をいかに短縮するかが重要である。そして、
このチェックポイント採取処理のほとんどが、キャッシ
ュフラッシュ操作で占められている。すなわち、このよ
うな計算機システムに、前述したようなキャッシュフラ
ッシュ装置を適用すれば、システム全体の性能を向上さ
せることが可能となる。

【００４５】なお、チェックポイントを定期的に採取す
ることに加えて、主系および従系といった複数の計算機
を備えた計算機システムの場合も、前述したようなキャ
ッシュフラッシュ装置を適用することが好ましい。チェ
ックポイント採取時の所要時間を短縮できるために、シ
ステム全体の性能を向上させることが可能となるからで
ある。さらに、これらの計算機が通常時に実行するデー
タ処理の中で、キャッシュフラッシュ装置のフラッシュ
実行手段を起動すれば、チェックポイント採取時の所要
時間をさらに短縮することが可能となる。

【００４６】

【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態を説明する。

【００４７】図１は第１の実施形態の構成を示すブロッ
ク図である。

【００４８】キャッシュ一貫性を備えたコピーバック型
のキャッシュメモリ２０を有する複数の（ここでは、３
つの）プロセッサ１０はシステムバス４０に接続され
る。ここで、キャッシュメモリがプライマリとセカンダ
リとの２階層あるいはそれ以上の階層で構成される場
合、本実施の形態でいうキャッシュメモリとは、システ
ムバス４０に最も近いキャッシュメモリを指す。また、
キャッシュメモリによっては、命令を格納するキャッシ
ュメモリと、データを格納するキャッシュメモリとに分
かれているものもあるが、その場合、本実施の形態でい
うキャッシュメモリとは、データを格納するためのキャ
ッシュメモリを指す。また、本システムにおけるシステ
ムバス４０上でのアドレスは、３２ビットとして説明す
る。

【００４９】システムバス４０には、キャッシュフラッ
シュ装置３０と、メインメモリ５１に接続されるメモリ
コントローラ５０も接続される。キャッシュフラッシュ
装置３０は、バスインタフェース３１、更新アドレス記
憶部３２（領域Ａ０〜Ａｎ−１からなる）、更新アドレ
ス登録部３３、更新アドレス削除部３４およびフラッシ
ュ実行部３５で構成される。

【００５０】更新アドレス登録部３３と更新アドレス削
除部３４は上述機能で１種のハードウェアモジュールと
して成されるものである。

【００５１】バスインタフェース３１は、システムバス
４０とのインタフェースを司る。

【００５２】更新アドレス記憶部３２は、すべてのダー
ティブロックのアドレスを保持するためのｎ個の領域Ａ
０〜Ａｎ−１で構成される。本例では、すべてのダーテ
ィブロックのアドレスが更新アドレス記憶部３２に格納
され、ダーティではないアドレスは更新アドレス記憶部
３２には格納されない。

【００５３】ここで、領域の構造について説明する。領
域Ａｉは、図２（ａ）、図２（ｂ）に示すように、更新
アドレスを格納する１つ以上のエントリを有する。各エ
ントリに格納されている値が有効であるか否かを示す必
要があるが、この方法としては、下記の２つの方法のい
ずれかに基づくのが適当である。

【００５４】（１）更新アドレスが格納されていないエ
ントリには、通常は決して取り得ない値（例えば、０ｘ
ＦＦＦＦＦＦＦＦ）を格納する（図２（ａ））。

【００５５】（２）アドレスを格納するエントリとは別
にエントリの内容が有効か否か(valid or invalid)を示
すフラグを各エントリにつける（図２（ｂ））。

【００５６】なお、更新アドレス記憶部３２を構成する
領域の設け方、およびアドレスと領域の対応について
は、後で詳細な説明を行なう。

【００５７】図３は、更新アドレス登録部３３の動作手
順を示す。プロセッサ１０によるデータ書き込みによ
り、キャッシュメモリ２０上でデータ更新が発生したこ
とを示すコマンドを検知すると（ステップＡ１）、更新
の発生したアドレス（更新アドレス）、および更新を行
なったプロセッサの識別番号に基づいて、更新アドレス
記憶部３２を構成するｎ個の領域（Ａ０〜Ａｎ−１）の
いずれかの領域を選択し（ステップＡ２）、選択した領
域に属する更新を行なったプロセッサ１０の識別番号の
獲得は、システムバスの仕様によって、下記の２通りの
場合がある。

【００５８】（１）上記コマンドに含まれる場合（２）バスアービトレーションの信号を監視することに
よって得られる場合図４は、更新アドレス削除部３４の動作手順を示す。ダ
ーティブロックの内容をメインメモリに書き戻すための
コマンドを検知すると（ステップＢ１）、書き戻しの発
生したアドレス（書戻しアドレス）、および書き戻しを
行なったプロセッサの識別番号に基づいて、更新アドレ
ス記憶部３２を構成するｎ個の領域（Ａ０〜Ａｎ−１）
のいずれかの領域を選択し（ステップＢ２）、その領域
に含まれるエントリの中からそのアドレスを含むエント
リを探し、更新アドレスを削除する（ステップＢ３）。

【００５９】なお、更新アドレス登録部３３および更新
アドレス削除部３４は、プロセッサ識別番号とアドレス
とから更新アドレス記憶部３２を構成するｎ個の領域
（Ａ０〜Ａｎ−１）のいずれかの領域を選択する方法に
おいて、同一の方法をとらなければならない。また、更
新アドレス記憶部３２をｎ個の領域で構成する理由は、
更新アドレス削除部３４が書き戻しアドレスを含むエン
トリを探して、削除する動作をキャッシュメモリ並みに
高速化するためである。

【００６０】図５は、フラッシュ実行部３５の動作手順
を示す。

【００６１】フラッシュ実行部３５はプロセッサからの
指示に基づき、更新アドレス記憶部３２に格納されてい
る全てのアドレスを逐次取り出して、そのアドレスを有
するダーティブロックの内容をメインメモリに書き戻す
ことを要求するコマンドをシステムバスに発行する。こ
のため、ステップＣ１で領域を示す変数ｉを０とし、ス
テップＣ２で領域Ａｉに更新アドレスがあるか否か決定
する。イエスの場合は、ステップＣ３で領域Ａｉに含ま
れる更新アドレスを取り出し、そのアドレスのダーティ
ブロックの内容をメインメモリに書き戻しを要求するコ
マンドを発行し、ステップＣ２に戻る。ステップＣ２で
ノーの場合は、ステップＣ４で変数ｉをインクリメント
し、ステップＣ５で全部の領域の処理が終わったか否か
判定するためにｉ＝ｎか否か決定する。ノーの場合は、
ステップＣ２に戻り、イエスの場合は、終了する。

【００６２】取り出されたアドレスを更新アドレス記憶
部３２から削除する処理は、フラッシュ実行部３５が実
行しても良いが、フラッシュ実行部３５が発行したメイ
ンメモリ５１への書き戻しを要求するコマンドを、更新
アドレス削除部３４が検知することによっても可能であ
る。

【００６３】次に、本例のキャッシュフラッシュ装置３
０の制御方法に則して、その動作を説明する。

【００６４】（初期化）プロセッサ１０は、キャッシュ
フラッシュ装置３０を動作させる前に、キャッシュメモ
リ２０の状態とキャッシュフラッシュ装置３０の更新ア
ドレス記憶部３２の内容が一致するように初期化を行な
う。初期化では、すべてのキャッシュブロックをインバ
リッド状態にする。領域Ａ０〜Ａｎ−１は、更新アドレ
スを含まないように初期化される。

【００６５】（キャッシュフラッシュ装置３０の通常時
の動作）プロセッサ１０が初期化を行なった後、キャッ
シュフラッシュ装置３０を構成する各部が所定の動作を
行なうことにより、更新アドレス記憶部３２には、すべ
てのダーティブロックのアドレスが保持される。逆に更
新アドレス記憶部３２に格納されている更新アドレスに
対して、必ずダーティブロックが存在する。それについ
て説明する。ここでは、あるプロセッサ１０がキャッシ
ュメモリ２０上でデータを更新する場合を考える。

【００６６】（１）そのキャッシュメモリ２０が更新す
べきデータを保持していない場合、そのアドレスのデー
タを要求するとともに、他のキャッシュメモリ２０に対
して、そのアドレスのデータの無効化を要求するコマン
ドがシステムバス４０に対して発行される。そして、そ
のキャッシュメモリ２０にデータが供給されると、その
キャッシュブロックがダーティ状態に変化する。更新ア
ドレス登録部３３は、上記コマンドをバスインタフェー
ス３１を介して捉え、更新アドレスおよびプロセッサ識
別番号に基づいて、領域Ａ０〜Ａｎ−１のいずれかを選
択し、その領域の空きエントリに上記アドレスを書き込
む。

【００６７】（２）そのキャッシュメモリ２０が更新す
べきデータをＳｈａｒｅｄ状態で保持している場合、他
のキャッシュメモリ２０に対して、そのアドレスのデー
タの無効化を要求するコマンドがシステムバス４０に対
して発行される。そして、他のキャッシュメモリ２０か
らの応答があると、そのキャッシュブロックの状態がダ
ーティに変化する。更新アドレス登録部３３は、上記コ
マンドをバスインタフェースを介して捉え、更新アドレ
スおよびプロセッサ識別番号に基づいて、領域Ａ０〜Ａ
ｎ−１のいずれかを選択し、その領域に上記アドレスを
書き込む。

【００６８】（３）そのキャッシュメモリ２０が更新す
べきデータをすでにダーティ状態で保持している場合、
システムバス４０上にデータ更新を示すコマンドは出
ず、したがって、キャッシュフラッシュ装置３０は何の
動作もしない。しかし、そのキャッシュブロックのアド
レスは、かつてダーティ状態以外からダーティ状態にな
ったとき、そのアドレスが領域Ａ０〜Ａｎ−１のいずれ
かに記憶されているので問題は生じない。

【００６９】キャッシュメモリによっては、前述した
（１）〜（３）の状態の他に、ＣｌｅａｎＥｘｃｌｕ
ｓｉｖｅという状態を取り得るものがある。Ｃｌｅａｎ
Ｅｘｃｌｕｓｉｖｅ状態というのは、キャッシュメモ
リの内容はメインメモリと同一であり、かつそのアドレ
スのデータを保持しているキャッシュメモリはそのキャ
ッシュメモリのみであることを表わす。キャッシュブロ
ックがＣｌｅａｎＥｘｃｌｕｓｉｖｅ状態になるの
は、プロセッサがデータを読込もうとしてキャッシュミ
スが発生し、そのデータを要求するコマンドがシステム
バスに発行されたとき、いずれのキャッシュメモリも
「そのデータを持っている」との応答を返さなかった場
合である。

【００７０】キャッシュブロックがＣｌｅａｎＥｘｃ
ｌｕｓｉｖｅ状態である場合に、そのキャッシュブロッ
クに対してデータの書込みが行なわれると、他のキャッ
シュメモリにはそのアドレスに対応するキャッシュブロ
ックが存在しないため、システムバスにはデータの更新
を示すコマンドが発行されることなく、キャッシュブロ
ックがダーティ状態に変化する。

【００７１】したがって、本例では、ＣｌｅａｎＥｘ
ｃｌｕｓｉｖｅ状態を取り得るキャッシュメモリを使用
する場合は、キャッシュブロックがＣｌｅａｎＥｘｃ
ｌｕｓｉｖｅ状態とならないようにする必要がある。そ
れは、キャッシュフラッシュ装置３０に、あるキャッシ
ュメモリがプロセッサからのデータ読込みでキャッシュ
ミスを起こしてシステムバスにデータを要求するコマン
ドに対し、「そのデータを持っている」との応答を返す
機能を追加することで実現できる。

【００７２】また、あるダーティブロックの内容がメイ
ンメモリ５１に書き戻される場合、更新アドレス削除部
３４がそのコマンドを検知し、書き戻しアドレスとプロ
セッサ識別番号をもとに、更新アドレス登録部３３が領
域Ａ０〜Ａｎ−１を選択したのと同じ方法で領域Ａ０〜
Ａｎ−１のいずれかを選択し、その中に含まれる同アド
レスを削除する。

【００７３】（キャッシュフラッシュ装置３０によるキ
ャッシュフラッシュ動作）プロセッサ１０がキャッシュ
フラッシュ装置３０にキャッシュフラッシュを命ずる
と、フラッシュ実行部３５は、プロセッサ１０からの指
示に基づき、更新アドレス記憶部３２に格納されている
すべてのアドレスを逐次取り出して、そのアドレスを有
するダーティブロックの内容をメインメモリ５１に書戻
すことを要求するコマンドをシステムバス４０に発行す
る。

【００７４】この結果、ダーティブロックが存在せず、
また、更新アドレス記憶部３２にも更新アドレスが記憶
されていない初期状態に戻る。

【００７５】本実施形態においては、更新アドレス記憶
部３２を構成する領域Ａ０〜Ａｎ−１の設定方法、およ
びアドレスと領域との対応づけは、キャッシュメモリ２
０の構成に合わせるのが望ましい。次にそれについて説
明する。

【００７６】（領域の設計方法その１）まず、キャッシ
ュメモリ２０がダイレクトマップ方式で、プロセッサ数
が１という最も単純な場合について説明する。いま、１
つのキャッシュブロックの大きさがＢバイト、キャッシ
ュブロックの個数がＭであるとする。この場合、通常の
キャッシュメモリでは、アドレスａ番地のデータは、
（ａ／ＢｍｏｄＭ）番目のキャッシュブロックに格
納される。

【００７７】この場合、領域Ａ０〜Ａｎ−１は、キャッ
シュブロックと１対１に対応させて設ける。すなわち、
領域の個数ｎをキャッシュブロック数Ｍと同じにして、
アドレスａ番地のデータは、（ａ／ＢｍｏｄＭ）番
目の領域に格納する。なお、プロセッサ数が１であるの
で、更新アドレス登録部３３および更新アドレス削除部
３４は、プロセッサ識別番号を使用する必要はない。

【００７８】ここで、最近のプロセッサが備えているラ
イトバッファと呼ばれる機構を有するキャッシュメモリ
に対処する必要があるので、それについて説明する。

【００７９】ライトバッファとは、プロセッサおよびキ
ャッシュメモリからメインメモリへのデータ書込み要求
を一時的に蓄えるバッファである。ライトバッファを備
えることにより、プロセッサがダーティブロックに対し
て別のアドレスのデータを更新しようとしてライトミス
が発生した場合、まず新しく更新すべきデータをメイン
メモリから読み出して、その後に、もともとのダーティ
ブロックの内容をメインメモリに書き戻すようになる。
つまり、プロセッサからいえば、新しく更新すべきデー
タが、いち早く利用可能になるわけであり、その分だけ
性能が向上することになる。

【００８０】最近のプロセッサでは、ライトバッファを
２個以上備えるので、同じキャッシュブロックに対応す
る種々のアドレスでのデータ更新が次々に起こると、メ
インメモリから更新すべきデータの読み出しが次々に起
こり、その後、ダーティブロックの書き戻しが連続して
起こる可能性がある。

【００８１】このため、システムバス４０を観測してい
るキャッシュフラッシュ装置３０には、あたかも１つの
領域に対する更新アドレスが、ライトバッファの数＋１
だけ存在するように見えることが一時的に起こるので、
それに対する対策が必要である。

【００８２】最も単純な対策は、各領域のエントリ数を
増やすことであるが、下記の問題がある。

【００８３】（１）エントリ数を大きくするため、ハー
ドウェア量が大きくなる。

【００８４】（２）多くのエントリの中から、メインメ
モリへの書き戻しのあったアドレスを見つけるのを高速
化することは難しい。

【００８５】キャッシュメモリがダイレクトマップ方式
の場合に限れば、ライトバッファ機構を有するキャッシ
ュメモリに対しては、下記に示す２つの具体例が有効で
ある。

【００８６】（具体例１）ここでは、各領域のエントリ
数を１とする。更新アドレス登録部３３がデータ更新を
示すコマンドを検知したときのキャッシュフラッシュ装
置３０の動作手順を示す図６、更新アドレス削除部３４
がダーティブロックのメインメモリ５１への書き戻しを
示すコマンドを検知したときのキャッシュフラッシュ装
置３０の動作手順を示す図７を参照して動作手順を説明
する。

【００８７】（１）更新アドレス登録部３３は、データ
更新を示すコマンドを検知すると、対応する領域のエン
トリに更新アドレスを書き込む（図６）。

【００８８】（２）更新アドレス削除部３４は、ダーテ
ィブロックの内容のメインメモリ５１への書き戻しコマ
ンドを検知すると、対応する領域のエントリの内容と書
き戻しアドレスを比較する。一致すれば、そのエントリ
の内容を空きエントリの状態に変更する（図７）。

【００８９】（３）フラッシュ実行部３５は、各領域に
ついて、その領域のエントリが空きエントリでないと
き、そのアドレスのダーティブロックの内容のメインメ
モリ５１への書き戻しを要求するコマンドをシステムバ
ス４０に発行する。

【００９０】ここで、図８を参照して、プロセッサ１０
が、０番地、Ｂ×Ｍ番地、２Ｂ×Ｍ番地にそれぞれデー
タＤ０，Ｄ１，Ｄ２を連続して書き込む場合の動作を説
明する。ただし、Ｂはキャッシュブロックの大きさ、Ｍ
はプロセッサのキャッシュブロック数である。

【００９１】（１）プロセッサ１０が、０番地にデータ
Ｄ０を書こうとしたが、キャッシュブロック０に０番地
のデータが格納されていなかったので、システムバス４
０にメインメモリ５１もしくは他のプロセッサ１０のキ
ャッシュメモリ２０（この場合、プロセッサ数は１なの
で、他のプロセッサ１０からというのは、実際には起こ
らない）に、０番地から（Ｂ−１）番地のデータを要求
するとともに、データを更新することを他のプロセッサ
１０に伝えるコマンドをシステムバス４０に発する。

【００９２】（２）その結果、キャッシュブロック０
に、０番地から（Ｂ−１）番地までのデータがダーティ
状態で格納され、そのうち、０番地のデータがＤ０に更
新される。また、領域Ａ０には、０番地が更新されたこ
とに対応して更新アドレス０が格納される。

【００９３】（３）プロセッサ１０が、Ｂ×Ｍ番地にデ
ータＤ１を書こうとしたが、キャッシュブロック０にＢ
×Ｍ番地のデータが格納されていなかったので、現在ダ
ーティ状態で保持されている０番地のデータをメインメ
モリ５１に書き戻すためのメインメモリ５１へのライト
要求が、ライトバッファに格納される。また、システム
バス４０に、メインメモリ５１もしくは他のプロセッサ
１０のキャッシュメモリ２０に（この場合、プロセッサ
数は１なので、他のプロセッサ１０からというのは、実
際には起こらない）、Ｂ×Ｍ番地から（Ｂ×Ｍ＋Ｂ−
１）番地のデータを要求するとともに、データを更新す
ることを他のプロセッサ１０に伝えるコマンドをシステ
ムバス４０に発する。

【００９４】（４）その結果、キャッシュブロック０
に、Ｂ×Ｍ番地から（Ｂ×Ｍ＋Ｂ−１）番地までのデー
タがダーティ状態で格納され、そのうち、Ｂ×Ｍ番地の
データがＤ１に更新される。また、領域Ａ０には、Ｂ×
Ｍ番地が更新されたことに対応してＢ×Ｍが格納され
る。

【００９５】（５）プロセッサ１０が２Ｂ×Ｍ番地にデ
ータＤ２を書こうとしたが、キャッシュブロック０に２
Ｂ×Ｍ番地のデータが格納されていなかったので、現在
ダーティ状態で保持されているＢ×Ｍ番地のデータをメ
インメモリ５１に書き戻すためのメインメモリ５１への
ライトアクセス要求が、ライトバッファに格納される。
この結果、ライトバッファには、メインメモリ５１への
書き戻しのコマンドが２個格納されることになる。ま
た、システムバス４０にメインメモリ５１もしくは他の
プロセッサ１０のキャッシュメモリ２０に（この場合、
プロセッサ数は１なので、他のプロセッサ１０からとい
うのは、実際には起こらない）、２Ｂ×Ｍ番地から（２
Ｂ×Ｍ＋Ｂ−１）番地のデータを要求するとともに、デ
ータを更新することを他のプロセッサ１０に伝えるコマ
ンドをシステムバス４０に発する。（６）その結果、キャッシュブロック０に、２Ｂ×Ｍ番
地から（２Ｂ×Ｍ＋Ｂ−１）番地までのデータがダーテ
ィ状態で格納され、そのうち、２Ｂ×Ｍ番地のデータが
Ｄ２に更新される。また、領域Ａ０には、２Ｂ×Ｍ番地
が更新されたことに対応して２Ｂ×Ｍが格納される。

【００９６】（７）ライトバッファに格納されていた、
０番地から（Ｂ−１）番地までのデータのメインメモリ
５１への書き戻しのコマンドが、システムバス４０に発
せられる。更新アドレス削除部３４は、領域Ａ０の内容
２Ｂ×Ｍと書き戻しアドレス０が一致しないので、何も
しない。

【００９７】（８）ライトバッファに格納されていた、
Ｂ×Ｍ番地から（Ｂ×Ｍ＋Ｂ−１）番地までのデータの
メインメモリ５１への書き戻しのコマンドが、システム
バス４０に発せられる。更新アドレス削除部３４は、領
域Ａ０の内容２Ｂ×Ｍと書き戻しアドレスＢ×Ｍが一致
しないので、何もしない。

【００９８】以上、具体例１について説明した。

【００９９】（具体例２）ここでは、各領域のエントリ
数を１とし、その領域に対応する更新アドレスがいくつ
あるかを示すカウンタを設ける。エントリおよびカウン
タは、下記のように使用される。

【０１００】（１）カウンタ０は、その領域に含まれる
更新アドレスが無いことを示す。

【０１０１】（２）更新アドレス登録部３３は、データ
更新を検知すると、対応する領域のエントリに更新アド
レスを書き込むとともに、その領域のカウンタを＋１す
る。（３）更新アドレス削除部３４は、ダーティブロックの
内容のメインメモリ５１への書き戻しを検知すると、対
応する領域のカウンタを−１する。

【０１０２】（４）フラッシュ実行部３５は、各領域に
ついて、その領域のカウンタが０でないとき、そのアド
レスのダーティブロックの内容のメインメモリ５１への
書き戻しを要求するコマンドをシステムバス４０に発行
する。

【０１０３】領域Ａｉの構造を、図９に示す。３２ビッ
トのエントリに４ビットのカウンタが設けられている。

【０１０４】図１０は更新アドレス登録部３３がデータ
更新を示すコマンドを検知した時のキャッシュフラッシ
ュ装置３０の動作手順、図１１は更新アドレス削除部３
４がダーティブロックのメインメモリ５１への書き戻し
を示すコマンドを検知したときのキャッシュフラッシュ
装置３０の動作手順、および図１２はフラッシュ実行部
３５の動作手順をそれぞれ示す。

【０１０５】次に、図１３を参照して、プロセッサ１０
が、０番地、Ｂ×Ｍ番地、２Ｂ×Ｍ番地にそれぞれデー
タＤ０，Ｄ１，Ｄ２を連続して書き込む場合の動作を説
明する。ただし、Ｂはキャッシュブロックの大きさ、Ｍ
はプロセッサのキャッシュブロック数である。

【０１０６】（１）プロセッサ１０が、０番地にデータ
Ｄ０を書こうとしたが、キャッシュブロック０に０番地
のデータが格納されていなかったので、システムバス４
０にメインメモリ５１もしくは他のプロセッサ１０のキ
ャッシュメモリ２０（この場合、プロセッサ数は１なの
で、他のプロセッサ１０からというのは、実際には起こ
らない）に、０番地から（Ｂ−１）番地のデータを要求
するとともに、データを更新することを他のプロセッサ
１０に伝えるコマンドをシステムバス４０に発する。

【０１０７】（２）その結果、キャッシュブロック０
に、０番地から（Ｂ−１）番地までのデータがダーティ
状態で格納され、そのうち、０番地のデータがＤ０に更
新される。また、領域Ａ０には、０番地が更新されたこ
とに対応して０が格納され、カウンタの値は＋１されて
１となる。

【０１０８】（３）プロセッサ１０が、Ｂ×Ｍ番地にデ
ータＤ１を書こうとしたが、キャッシュブロック０にＢ
×Ｍ番地のデータが格納されていなかったので、現在ダ
ーティ状態で保持されている０番地のデータをメインメ
モリ５１に書き戻すためのメインメモリ５１へのライト
アクセス要求が、ライトバッファに格納される。また、
システムバス４０に、メインメモリ５１もしくは他のプ
ロセッサ１０のキャッシュメモリ２０（この場合、プロ
セッサ数は１なので、他のプロセッサ１０からというの
は、実際には起こらない）に、Ｂ×Ｍ番地から（Ｂ×Ｍ
＋Ｂ−１）番地のデータを要求するとともに、データを
更新することを他のプロセッサ１０に伝えるコマンドを
システムバス４０に発する。

【０１０９】（４）その結果、キャッシュブロック０
に、Ｂ×Ｍ番地から（Ｂ×Ｍ＋Ｂ−１）番地までのデー
タがダーティ状態で格納され、そのうち、Ｂ×Ｍ番地の
データがＤ１に更新される。また、領域Ａ０には、Ｂ×
Ｍ番地が更新されたことに対応してＢ×Ｍが格納され
る。また、カウンタの値は＋１されて２となる。

【０１１０】（５）プロセッサ１０が２Ｂ×Ｍ番地にデ
ータＤ２を書こうとしたが、キャッシュブロック０に２
Ｂ×Ｍ番地のデータが格納されていなかったので、現在
ダーティ状態で保持されているＢ×Ｍ番地のデータをメ
インメモリ５１に書き戻すためのメインメモリ５１への
ライトアクセス要求が、ライトバッファに格納される。
この結果、ライトバッファには、メインメモリ５１への
書き戻しのコマンドが２個格納されることになる。ま
た、システムバス４０にメインメモリ５１もしくは他の
プロセッサ１０のキャッシュメモリ２０（この場合、プ
ロセッサ数は１なので、他のプロセッサ１０からという
のは、実際には起こらない）に、２Ｂ×Ｍ番地から（２
Ｂ×Ｍ＋Ｂ−１）番地のデータを要求するとともに、デ
ータを更新することを他のプロセッサ１０に伝えるコマ
ンドをシステムバス４０に発する。（６）その結果、キャッシュブロック０に、２Ｂ×Ｍ番
地から（２Ｂ×Ｍ＋Ｂ−１）番地までのデータがダーテ
ィ状態で格納され、そのうち、２Ｂ×Ｍ番地のデータが
Ｄ２に更新される。また、領域Ａ０には、２Ｂ×Ｍ番地
が更新されたことに対応して２Ｂ×Ｍが格納される。ま
た、カウンタの値は＋１されて３となる。

【０１１１】（７）ライトバッファに格納されていた、
０番地から（Ｂ−１）番地までのデータのメインメモリ
５１への書き戻しのコマンドが、システムバス４０に発
せられる。領域Ａ０に対応するカウンタの値は−１され
て、２となる。

【０１１２】（８）ライトバッファに格納されていた、
Ｂ×Ｍ番地から（Ｂ×Ｍ＋Ｂ−１）番地までのデータの
メインメモリ５１への書き戻しのコマンドが、システム
バス４０に発せられる。また、領域Ａ０に対応するカウ
ンタの値は−１されて、１となる。

【０１１３】以上、具体例２について説明した。

【０１１４】（領域の設計方法その２）次に、キャッシ
ュメモリ２０がダイレクトマップ方式で、プロセッサ数
がＰという場合について説明する。この場合、１つのキ
ャッシュブロックの大きさがＢバイト、キャッシュブロ
ックの個数がＭであるとする。

【０１１５】この場合、２つの具体例がある。

【０１１６】（具体例３）領域の個数ｎをＰ×Ｍとし、
各領域のエントリ数を１とする。そして、最初のＭ個の
領域を最初のプロセッサ１０のキャッシュメモリ２０
に、次のＭ個の領域を２番目のプロセッサ１０のキャッ
シュメモリ２０に、という具合に対応させる。

【０１１７】更新アドレス登録部３３および更新アドレ
ス削除部３４は、前述の通りにプロセッサ識別番号とア
ドレスをもとに、領域を選択すれば良い。各領域は、１
つのプロセッサ１０の１つのキャッシュブロックと対応
づけられるので、プロセッサ１０が有するライトバッフ
ァへの対処では、先に説明した具体例１および具体例２
が有効である。

【０１１８】（具体例４）領域の個数ｎをＭとし、各領
域のエントリ数をＰとする。領域Ａｉは、各プロセッサ
１０の第ｉ番目のキャッシュブロックに対応させる。

【０１１９】このような対応づけを行なうことにより、
どのプロセッサ１０でデータ更新が発生したかに依ら
ず、更新のあったアドレスから対応する領域が求められ
るので、第１の候補と異なり、プロセッサ識別番号は必
要ない。したがって、システムバスの仕様により、デー
タ更新を行なったプロセッサの識別番号が得られないよ
うな場合にも有効である。

【０１２０】ただし、プロセッサが有するライトバッフ
ァへの対処では、先に説明した具体例１および具体例２
が適用できないという問題がある。そのため、ライトバ
ッファを有するプロセッサについては、具体例３か、あ
るいは、後述する第２乃至第４の実施形態に基づく方が
望ましい。

【０１２１】（領域の設計方法その３）次に、キャッシ
ュメモリがＮウェイのセットアソシアティブで、キャッ
シュブロック数がＭ、プロセッサ数が１という場合につ
いて説明する。１つのキャッシュブロックの大きさがＢ
バイトであるとする。この場合、Ｎ個のキャッシュブロ
ックがグループを形成し、アドレスａ番地のデータは、
（（ａ／Ｂ）ｍｏｄ（Ｍ／Ｎ））番目のグループのキャ
ッシュブロックに格納されることになる。

【０１２２】（具体例５）この場合、領域の個数ｎはＭ
／Ｎとし、各領域のエントリ数はＮとする。また、アド
レスａ番地のデータは、（（ａ／Ｂ）ｍｏｄ（Ｍ／
Ｎ））番目の領域に格納する。この方法の欠点は、プロ
セッサ１０がライトバッファを有する場合、ダイレクト
マップのキャッシュメモリ２０の場合のような改良案が
ないことである。この問題に対しては、次に示す第２乃
乃至第４の実施形態に示す方式によるのが望ましい。

【０１２３】（具体例６）キャッシュメモリ２０がセッ
トアソシアティブであっても、更新アドレスがどのウェ
イに格納されるか、システムバス４０の制御信号線を観
測するなどの手段によって分かる場合には、ダイレクト
マップの場合と同様に、各キャッシュブロックごとに領
域を設定することが可能である。その場合には、プロセ
ッサ１０が有するライトバッファへの対処では、先に説
明した時杖弦例１および具体例２が有効である。

【０１２４】以上説明した本例のキャッシュフラッシュ
装置３０によるキャッシュフラッシュ処理と従来のソフ
トウェアによるキャッシュフラッシュ処理とを比較する
と、キャッシュブロックがダーティである率が、例えば
５０％を超えるような非常に高い場合は、ダーティブロ
ックの内容をメインメモリ５１に書戻す処理が多いた
め、所要時間に大きな差はない。

【０１２５】一方、キャッシュブロックがダーティであ
る率が、例えば１０％の場合、ソフトウェアによるキャ
ッシュフラッシュでは、次のダーティブロックを見つけ
るのに、平均して２バスサイクル×１０＝２０サイクル
を要するのに対して、本実施形態のキャッシュフラッシ
ュ装置３０のフラッシュ実行部３５は、各領域Ａ０〜Ａ
ｎ−１に記憶されているアドレスを順に取り出す（タグ
サーチ）のを、例えば複数の領域を並列に検査するハー
ドウェアにより高速化できるので、キャッシュフラッシ
ュ処理時間を短縮できる。

【０１２６】また、領域Ａ０〜Ａｎ−１にアドレス以外
に付加情報を持たせることによってもタグサーチ時間を
高速化できる。この例については、第２の実施形態で説
明する。

【０１２７】本キャッシュフラッシュ装置のもう１つの
効果は、専用のハードウェアを設けたので、キャッシュ
フラッシュ装置にキャッシュフラッシュ処理をさせなが
ら、プロセッサは通常の処理を実行できるという点であ
る。これは、本実施形態のキャッシュフラッシュ装置を
チェックポイント方式を採用した耐障害性の計算機シス
テムに適用する場合に特に効果がある。これについては
第５および第６の実施形態で説明する。

【０１２８】なお、これまで説明してきたキャッシュフ
ラッシュ装置３０は、フラッシュ実行部３５が、ダーテ
ィブロックに対して、それが保持しているデータをメイ
ンメモリ５１に書き戻すことを要求するコマンドをシス
テムバス４０に発行することにより、キャッシュフラッ
シュが実行できることを前提としている。

【０１２９】通常のシステムでは、キャッシュ間でデー
タの一貫性を保持しながらデータの読み出しを要求する
Ｒｅａｄ−ｌｉｎｅといったコマンドがそれに該当す
る。Ｒｅａｄ−ｌｉｎｅに対する応答としては２種類あ
る。

【０１３０】１つは、ダーティブロックの内容がシステ
ムバスに発行され、その際、メインメモリも同時に更新
される。

【０１３１】もう１つは、Ｒｅｔｒｙ（少し後で再びＲ
ｅａｄ−Ｌｉｎｅを実行せよ）がシステムバスに発行さ
れる。次に、ダーティブロックの属するキャッシュメモ
リが自発的にＷｒｉｔｅ−Ｌｉｎｅコマンドをシステム
バスに発行してダーティブロックの内容をメインメモリ
に書き戻す。そして、Ｒｅｔｒｙを受けた側が、再度Ｒ
ｅａｄ−Ｌｉｎｅをシステムバスに発行すると、今度
は、メインメモリが最新のデータを応答する。

【０１３２】しかしながら、計算機システムによって
は、Ｒｅａｄ−Ｌｉｎｅコマンドをシステムバスに発行
しても、ダーティブロックの内容がメインメモリ書き戻
されることなく、ダーティブロックに保持され続けるこ
ともあり得る。そこで、ここでは、そのような計算機シ
ステムに適用可能なキャッシュフラッシュ装置３０の２
つの具体例について明する。

【０１３３】（具体例７）キャッシュフラッシュ装置３
０がキャッシュフラッシュを行なう際、まず、Ｒｅａｄ
−Ｌｉｎｅ−ｗｉｔｈ−Ｉｎｖａｌｉｄａｔｅコマンド
という、ダーティブロックのデータを読み出すととも
に、ダーティブロックの内容を無効化するコマンドを発
行し、次に、Ｗｒｉｔｅ−Ｌｉｎｅコマンドを発行する
ことにより、先に読み出したデータをメインメモリ５１
に書き戻す方法である。この方法は、データ一貫性を維
持するため、キャッシュフラッシュ装置３０自身が、あ
たかもダーティブロックを保有するキャッシュメモリ２
０と同様に動作する必要がある。

【０１３４】 Read-Line-with-Invalidate 〜 Write-Line この方法では、キャッシュフラッシュ装置がデータ一貫
性を保つためにキャッシュのような動作をする必要があ
る。

【０１３５】Read-Line 〜Write-Line(Write-Line は無
条件でInvalidateも含む) この方法をUltraSPARC版のMBT で設計している。この方
法だと、キャッシュのような動作は不要でハードウェア
構成が簡単である。

【０１３６】（具体例８）第２の構成法は、まず、プロ
セッサ１０が更新アドレス記憶部３２に記憶されたすべ
ての更新アドレスを取得できるようにする。これは、例
えば図１４に示すように、更新アドレス記憶部３２に記
憶されたすべての更新アドレスを逐次読み出す機能をも
つ更新アドレス読み出し部３７を、フラッシュ実行部３
５に代わってキャッシュフラッシュ装置３０に設け、プ
ロセッサがこの更新アドレス読み出し部３７の保存する
更新アドレスを読み出せるようにすることによって実現
する。更新アドレス読み出し部３７はプロセッサに更新
アドレスを読み出されるたびに、新しい更新アドレスを
用意する。さらに、プロセッサによる更新アドレスの読
み出し時に、一度に複数の更新アドレスを読み出せるよ
うにして、さらに高速化することも考えられる。そし
て、プロセッサ１０が、この更新アドレス読み出し部３
７を介して取得したアドレスを使用して、ダーティブロ
ックの内容をメインメモリに書き戻すようにする。

【０１３７】このとき、プロセッサ１０は、キャッシュ
操作命令を使用するか、あるいは更新アドレスと同じキ
ャッシュブロックに格納される別アドレスのデータをメ
インメモリから読み出すことにより、キャッシュブロッ
クのリプレースメントを起こさせる。これを、更新アド
レスがなくなるまで繰り返せば全てのダーティブロック
をメインメモリに書き戻すことができる。更新アドレス
がなくなったという情報は更新アドレスと同様に、プロ
セッサが更新アドレス読み出し部３７から読み出す。

【０１３８】この方法は、キャッシュフラッシュ装置３
０がデータ一貫性の管理をする必要がないため、ハード
ウェアが簡単になるのが長所である。また、プロセッサ
１０がすべての処理をソフトウェアで実行する従来の方
法と比較して、ダーティブロックを効率よく見つけられ
るため、キャッシュフラッシュ処理が高速である。

【０１３９】この具体例８の動作を示すフローチャート
を図１５に示す。

【０１４０】以下、本発明の他の実施形態を説明する。
以下の説明で、第１の実施形態と対応する部分は同一の
参照数字を付して詳細な説明は省略する。

【０１４１】（第２の実施形態）次に、本発明の第２の
実施形態を説明する。図１６は、本発明の第２の実施形
態の計算機システムのシステム構成を示す。キャッシュ
フラッシュ装置３０が適用される計算機の構成は第１の
実施形態と同じである。

【０１４２】キャッシュフラッシュ装置３０は、バスイ
ンタフェース３１、更新アドレス記憶部３２（領域Ａ０
〜Ａｎ−１）、更新アドレス登録部３３、フラッシュ実
行部３５およびエントリ解放部３６で構成される。

【０１４３】更新アドレス記憶部３２は、すべてのダー
ティブロックのアドレスを保持するためのｎ個の領域
（領域Ａ０〜Ａｎ−１）で構成される。本実施形態で
は、すべてのダーティブロックのアドレスが更新アドレ
ス記憶部３２に格納されるが、それ以外に、かつてダー
ティブロックであったが現在ではそうでなくなったよう
なアドレスも更新アドレス記憶部３２に格納されること
がある。これは、本実施形態では、第１の実施形態で示
す更新アドレス削除部３４を持たないことによるもので
あり、これが第１の実施形態との基本的な違いである。

【０１４４】ここで、領域Ａｉの構造について説明す
る。領域Ａｉの各エントリに格納されている値が有効で
あるか否かを示すには、第１の実施形態で示す方法を採
用することも可能であるが、下記の方法に基づく方がよ
り望ましい。

【０１４５】すなわち、領域を構成する複数のエントリ
を循環バッファとして使用する。読み出しポインタ（Ｒ
ポインタ）と書き込みポインタ（Ｗポインタ）を設け、
Ｒポインタが指すエントリからＷポインタが指すエント
リの１つ手前のエントリまで更新アドレスが格納される
ようにする。ただし、ＷポインタとＲポインタが一致す
る場合に、それがすべてのエントリが空きである状態を
表わすのか、すべてのエントリが空きでない状態を表わ
すのかが不明であり、これを判別するため、満杯フラグ
という１ビットのフラグも設ける。この方法は、更新ア
ドレス登録部３３やフラッシュ実行部３５の動作が高速
化しやすいという長所がある。

【０１４６】図１７は、本実施形態の領域の構成を示す
概念図である。Ｒポインタは、有効な更新アドレスのう
ち、最も古く登録されたものを示す。また、Ｗポインタ
は、新しい更新アドレスを登録すべき位置を示す。そし
て、満杯フラグは、ＷポインタとＲポインタが一致する
場合に、それがすべてのエントリが空きである状態を表
わす（満杯フラグ＝ＯＦＦ）のか、すべてのエントリが
空きでない状態を表わす（満杯フラグ＝ＯＮ）のかの判
別に使用する。

【０１４７】更新アドレス登録部３３は、第１の実施形
態と同じである。

【０１４８】エントリ解放部３６は、前述した更新アド
レス登録部３３がある領域に更新アドレスを書き込もう
とした場合に、その領域に属する空きエントリが無いこ
とを検出したときに、格納されている更新アドレスの中
から１つを選択し、そのアドレスを有するダーティブロ
ックの内容をメインメモリ５１に書き戻すことを要求す
るコマンドをシステムバス４０に発行する。このとき、
そのアドレスを保持していたエントリを空きにする。な
お、エントリ解放部３６は、上記タイミングでエントリ
を解放するのが最も効率的であるが、未だ空きエントリ
が少し残っているような、より早いタイミングで行なう
ことも可能である。

【０１４９】図１８は、キャッシュメモリ２０上でデー
タ更新が発生したことを示すコマンドを更新アドレス登
録部３３が検知したときの、更新アドレス登録部３３お
よびエントリ解放部３６の処理フローを示す。ステップ
Ｉ１でデータ更新を示すコマンドを検出すると、ステッ
プＩ２でプロセッサ識別番号と更新アドレスから対応す
る領域Ａｉを求める。ステップＩ３で領域Ａｉの満杯フ
ラグがオンか否か判定する。ノーの場合は、ステップＩ
８に飛び、イエスの場合は、ステップＩ４でエントリ開
放部３６が領域ＡｉのＲポインタの示すエントリ中のア
ドレスを用いてダーティブロックのメインメモリへの書
き戻しを要求するコマンドを発行する。ステップＩ５で
Ｒポインタが最後のエントリを指しているか否かを判定
する。ノーの場合はステップＩ６でＲポインタを１だけ
インクリメントし、イエスの場合はステップＩ７でＲポ
インタが最初のエントリを指すようにしてから、ステッ
プＩ８を実行する。ステップＩ８では、Ｗポインタの示
す位置に更新アドレスを登録する。

【０１５０】ステップＩ９でＷポインタが最後のエント
リを指しているか否かを判定する。ノーの場合はステッ
プＩ１０でＷポインタを１だけインクリメントし、イエ
スの場合はステップＩ１１でＷポインタが最初のエント
リを指すようにしてから、ステップＩ１２を実行する。
ステップＩ１２では、ＷポインタとＲポインタが示す位
置が等しいか否か判定する。等しい場合にはステップＩ
１３で満杯フラグをオンにしてから終了し、等しくない
場合には直ちに終了する。

【０１５１】フラッシュ実行部３５の処理フローを図１
９に示す。フラッシュ実行部３５は、プロセッサ１０か
らの指示に基づき、更新アドレス記憶部３２に格納され
ているすべてのアドレスを逐次取り出して（この結果、
読み出されたアドレスは、更新アドレス記憶部３２から
消される）（ステップＪ２〜Ｊ１０）、そのアドレスの
ダーティブロックの内容をメインメモリ５１に書き戻す
ことを要求するコマンドをシステムバス４０に発行する
（ステップＪ５）。

【０１５２】この実施形態では、各領域Ａｉについて、
ＲポインタからＷポインタの指し示す範囲のエントリに
のみ有効な更新アドレスが格納されるので、ダーティブ
ロックの存在する割合が小さい場合でも、効率的にダー
ティブロックのアドレスを取り出すことができ、キャッ
シュフラッシュが高速化される。

【０１５３】次に、本実施形態のキャッシュフラッシュ
装置３０の制御方法に則して、その動作を説明する。

【０１５４】（初期化）プロセッサ１０は、キャッシュ
フラッシュ装置３０を動作させる前に、キャッシュメモ
リ２０の状態とキャッシュフラッシュ装置３０の更新ア
ドレス記憶部３２の内容が一致するように初期化を行な
う。初期化では、すべてのキャッシュブロックをインバ
リッド状態にする。領域Ａ０〜Ａｎ−１は、初期化しな
くとも正しく動作するが、各領域に対応するＲポインタ
とＷポインタを一致するようにすることが、性能上望ま
しい。

【０１５５】（キャッシュフラッシュ装置３０の通常時
の動作）プロセッサ１０が初期化を行なった後、キャッ
シュフラッシュ装置３０を構成する各部が所定の動作を
行なうことにより、更新アドレス記憶部３２には、すべ
てのダーティブロックのアドレスが保持される。ただ
し、あるダーティブロックの内容をメインメモリ５１に
書き戻したとき、それに応じて領域Ａ０〜Ａｎ−１に保
持されているアドレスを削除する訳ではなく、したがっ
て、領域Ａ０〜Ａｎ−１に含まれているアドレスのダー
ティブロックが存在しない場合もある。それについて説
明する。

【０１５６】更新アドレス登録部３３が、キャッシュメ
モリ２０上でデータが更新されたことを検知すると、そ
の更新アドレスとデータ更新を行なったプロセッサ１０
の識別番号とに基づいて、領域Ａ０〜Ａｎ−１のいずれ
かを選択し、その領域にアドレスを書き込もうとする。
ここで、その領域に空きエントリが無ければ、すなわ
ち、満杯フラグがＯＮであれば、エントリ解放部３６
は、Ｒポインタの指すエントリに格納されているアドレ
スを有するダーティブロックの内容をメインメモリ５１
に書き戻すことを要求するコマンドをシステムバス４０
に発行する。この結果、上記アドレスを有するダーティ
ブロックがあれば、その内容がメインメモリ５１に書き
戻され、ダーティ状態ではなくなる。また、上記アドレ
スを有するダーティブロックが無い場合には何も起こら
ない。いずれにせよ、この操作により上記アドレスに対
するダーティブロックが無いことが保証できるので、空
いたエントリを更新アドレス登録部３３が更新アドレス
の書き込みに使用することができる。

【０１５７】また、プロセッサ１０がデータ処理をする
過程でダーティブロックの内容がメインメモリ５１に書
き戻される場合、キャッシュフラッシュ装置３０を構成
する各部は、何の動作も行わない。

【０１５８】（キャッシュフラッシュ装置３０によるキ
ャッシュフラッシュ時の動作）プロセッサ１０がキャッ
シュフラッシュ装置３０にキャッシュフラッシュを命ず
ると、フラッシュ実行部３５は、プロセッサ１０からの
指示に基づき、更新アドレス記憶部３２に格納されてい
るすべてのアドレスを逐次取り出して、そのアドレスを
有するダーティブロックの内容をメインメモリ５１に書
き戻すことを要求するコマンドをシステムバス４０に発
行する。

【０１５９】この結果、ダーティブロックが存在せず、
また、更新アドレス記憶部３２にも更新アドレスが記憶
されていない初期状態に戻る。

【０１６０】本実施形態は、第１の実施形態と比較し
て、更新アドレス記憶部３２を構成する領域の設定方法
およびアドレスと領域との対応づけの自由度が格段に大
きくなっている。すなわち、第１実施形態では、更新ア
ドレス記憶部３２の領域はキャッシュメモリ２０の構成
に合わせる必要があった。それは、各領域がダーティブ
ロックのアドレスを正確に保持し、かつ領域に保持しき
れなくなった場合に、ダーティブロックの内容をメイン
メモリ５１に書き戻すようなアクションをとる手段が無
かったためである。これに対して、本実施形態では、更
新アドレスを領域に保持しきれなくなった場合には、エ
ントリ解放部３６がその領域に保持されている更新アド
レスを１つ取り出して、そのアドレスを有するダーティ
ブロックの内容のメインメモリ５１への書き戻しを要求
するコマンドをシステムバス４０に発行することによ
り、キャッシュメモリ２０の状態を更新アドレス記憶部
３２の状態に合わせることができる。

【０１６１】更新アドレス記憶部３２を構成する領域の
設定方法およびアドレスと領域との対応づけの具体例を
説明する。

【０１６２】（具体例１）キャッシュメモリ２０がダイ
レクトマップ方式で、プロセッサ数がｐという場合を考
える。この場合、例えば、すべてのプロセッサ１０のｉ
番目のキャッシュブロックに対応させて、領域を１個設
けることができる。１つのキャッシュメモリ２０のキャ
ッシュブロック数をＭとすると、領域の数ｎは、Ｍとな
る。

【０１６３】１つの領域を構成するエントリ数は、第１
の実施形態では少なくともｐ必要であったが、本実施の
形態ではそれより少なくできる。この場合、１つの領域
に対応するキャッシュブロックの個数はｐであるが、通
常、あるキャッシュブロックがダーティである率は２０
〜５０％程度であるので、エントリ数はｐ／２程度とし
ても良い。また、プロセッサ１０のライトバッファへの
対策は特に必要はない。これについては後述する。

【０１６４】（具体例２）最も極端な例ではあるが、領
域の個数を１個としても良い。キャッシュブロックの個
数はｐ×Ｍであるので、エントリ数は例えばｐ×Ｍ／４
〜ｐ×Ｍ／２程度とする。このとき、キャッシュメモリ
２０の構成は、ダイレクトマップ方式でも、セットアソ
シアティブ方式でも、フルアソシアティブ方式でも正し
く動作する。

【０１６５】本実施の形態の場合、空きエントリがある
間は、キャッシュフラッシュ装置３０は、システムバス
４０に対して何のコマンドも発行しない。しかし、空き
エントリが無くなると、キャッシュメモリ２０上でライ
トミスが発生する度に、ダーティブロックの内容のメイ
ンメモリ５１への書き戻しを要求するコマンドが１個発
生する。

【０１６６】このように、領域の個数を１個とすると、
プロセッサ識別番号や更新アドレスから対応する領域を
選択するハードウェアが不要になるという長所がある反
面、同じアドレスに対するキャッシュミスが何度か発生
すると、複数のエントリにその更新アドレスが格納され
てしまうという事態が生じやすくなり、それだけ性能が
劣化する。

【０１６７】したがって、更新アドレス記憶部３２の構
成を決定する際は、ハードウェア設計と性能とのバラン
スに配慮して、ある程度キャッシュメモリ２０の構造に
合わせる必要がある。

【０１６８】（具体例３）キャッシュメモリ２０がＮウ
ェイのセットアソシアティブ方式で、キャッシュブロッ
ク数がＭ、プロセッサ数がｐという場合について説明す
る。１つのキャッシュブロックの大きさがＢバイトであ
るとする。この場合、Ｎ個のキャッシュブロックがグル
ープを形成し、アドレスａ番地のデータは、（（ａ／
Ｂ）ｍｏｄ（Ｍ／Ｎ））番目のグループのキャッシュブ
ロックに格納される。

【０１６９】このとき、領域をｐ×Ｍ個とし、各領域の
エントリ数を１とする。そして、プロセッサ識別番号が
ｋのプロセッサによるａ番地のデータの更新を、（Ｍ×
ｋ＋（ａ／ＢｍｏｄＭ））番目の領域に対応させる。

【０１７０】この方法では、キャッシュメモリ２０上で
は、Ｎウェイのセットアソシアティブで管理されている
が、キャッシュフラッシュ装置３０上では、ダイレクト
マップのキャッシュメモリとして管理する。この結果、
例えば、識別番号０のプロセッサ１０が、キャッシュメ
モリ２０上で０番地のデータをダーティ状態で保持して
いる場合に、Ｂ×Ｍ番地のデータを更新しようとする
と、キャッシュフラッシュ装置３０が０番地のデータの
メインメモリ５１への書き戻しを要求するコマンドを発
行する。

【０１７１】本来、セットアソシアティブ方式のキャッ
シュメモリ２０をダーティ状態の場合だけとはいえ、ダ
イレクトマップ方式で管理するのは、キャッシュヒット
率の劣化になるが、キャッシュフラッシュ装置３０の設
計に関しては、ダイレクトマップ方式のように管理する
ことにより、１つのエントリに含まれる更新アドレスを
参照するだけでよく、ハードウェアの簡単化と処理の高
速化が実現できる。

【０１７２】本実施の形態では、上記具体例１および具
体例２で示すように、１つの領域をすべてのプロセッサ
１０のあるキャッシュブロックに対応づけることも可能
である。これにより、更新アドレス登録部３３などは、
領域Ａ０〜Ａｎ−１を求める際、プロセッサ１０の識別
番号は必要としないので、システムバス４０の仕様がコ
マンド中にプロセッサ識別番号を含まないようになって
いる場合でも適用できる。

【０１７３】次に、図２０を参照して、プロセッサ１０
が、０番地、Ｂ×Ｍ番地、２Ｂ×Ｍ番地にそれぞれデー
タＤ０，Ｄ１，Ｄ２を連続して書き込む場合の動作を説
明する。ただし、Ｂはキャッシュブロックの大きさ、Ｍ
はプロセッサのキャッシュブロック数である。また、領
域Ａ０のエントリ数は２とする。

【０１７４】（１）プロセッサ１０が、０番地にデータ
Ｄ０を書こうとしたが、キャッシュブロック０に０番地
のデータが格納されていなかったので、システムバス４
０にメインメモリ５１もしくは他のプロセッサ１０のキ
ャッシュメモリ２０に０番地から（Ｂ−１）番地のデー
タを要求するとともに、データを更新することを他のプ
ロセッサ１０に伝えるコマンドをシステムバス４０に発
する。

【０１７５】（２）その結果、キャッシュブロック０
に、０番地から（Ｂ−１）番地までのデータがダーティ
状態で格納され、そのうち、０番地のデータがＤ０に更
新される。また、領域Ａ０には、０番地が更新されたこ
とに対応して０が格納される。（３）プロセッサ１０が、Ｂ×Ｍ番地にデータＤ１を書
こうとしたが、キャッシュブロック０にＢ×Ｍ番地のデ
ータが格納されていなかったので、現在ダーティ状態で
保持されている０番地のデータをメインメモリ５１に書
き戻すためのメインメモリ５１へのライトアクセス要求
が、ライトバッファに格納される。また、システムバス
４０に、メインメモリ５１もしくは他のプロセッサ１０
のキャッシュメモリ２０に、Ｂ×Ｍ番地から（Ｂ×Ｍ＋
Ｂ−１）番地のデータを要求するとともに、データを更
新することを他のプロセッサ１０に伝えるコマンドをシ
ステムバス４０に発する。

【０１７６】（４）その結果、キャッシュブロック０
に、Ｂ×Ｍ番地から（Ｂ×Ｍ＋Ｂ−１）番地までのデー
タがダーティ状態で格納され、そのうち、Ｂ×Ｍ番地の
データがＤ１に更新される。また、領域Ａ０には、Ｂ×
Ｍ番地が更新されたことに対応して、０とＢ×Ｍが格納
される。

【０１７７】（５）プロセッサ１０が２Ｂ×Ｍ番地にデ
ータＤ２を書こうとしたが、キャッシュブロック０に２
Ｂ×Ｍ番地のデータが格納されていなかったので、現在
ダーティ状態で保持されているＢ×Ｍ番地のデータをメ
インメモリ５１に書き戻すためのメインメモリ５１への
ライトアクセス要求が、ライトバッファに格納される。
この結果、ライトバッファには、メインメモリ５１への
書き戻しのコマンドが２個格納されることになる。ま
た、システムバス４０にメインメモリ５１もしくは他の
プロセッサ１０のキャッシュメモリ２０に、２Ｂ×Ｍ番
地から（２Ｂ×Ｍ＋Ｂ−１）番地のデータを要求すると
ともに、データを更新することを他のプロセッサ１０に
伝えるコマンドをシステムバス４０に発する。

【０１７８】（６）その結果、キャッシュブロック０
に、２Ｂ×Ｍ番地から（２Ｂ×Ｍ＋Ｂ−１）番地までの
データがダーティ状態で格納され、そのうち、２Ｂ×Ｍ
番地のデータがＤ２に更新される。また、領域Ａ０に
は、２Ｂ×Ｍ番地が更新されたことに対応して２Ｂ×Ｍ
を格納しようとして、空きエントリが無い（満杯フラグ
＝ＯＮ）であるため、一番最初に格納されたアドレス０
番地を有するダーティブロックの内容のメインメモリ５
１への書き戻しを要求するコマンドがシステムバス４０
に発行される。

【０１７９】（７）キャッシュフラッシュ装置３０から
システムバス４０に発行された上記コマンドに呼応し
て、プロセッサ１０のライトバッファに格納されていた
０番地〜（Ｂ−１）番地のデータのメインメモリ５１へ
の書き戻しが行なわれる。

【０１８０】（８）ライトバッファに格納されていた、
Ｂ×Ｍ番地から（Ｂ×Ｍ＋Ｂ−１）番地までのデータの
メインメモリ５１への書き戻しのコマンドが、システム
バス４０に発せられる。

【０１８１】（９）キャッシュフラッシュ装置３０は、
（８）のコマンドについて何ら処理をしないので、領域
Ａ０のエントリには、２Ｂ×ＭとともにＢ×Ｍも保持さ
れ続ける。

【０１８２】（第３の実施形態）次に、本発明の第３の
実施形態を説明する。図２１には、本発明の第３の実施
形態の計算機システムのシステム構成を示す。キャッシ
ュフラッシュ装置３０が適用される計算機の構成は第１
および第２の実施形態と同じである。

【０１８３】キャッシュフラッシュ装置３０は、バスイ
ンタフェース３１、更新アドレス記憶部３２（領域Ａ０
〜Ａｎ−１）、更新アドレス登録部３３、更新アドレス
削除部３４、フラッシュ実行部３５およびエントリ解放
部３６で構成される。

【０１８４】更新アドレス記憶部３２、更新アドレス登
録部３３、フラッシュ実行部３５およびエントリ解放部
３６は、第２の実施形態と同じである。

【０１８５】更新アドレス記憶部３２は、第１の実施形
態と類似するが、第１の実施形態では、書き戻しアドレ
スに対応する領域の中から常にそのアドレスを保持する
エントリを探し、空きエントリにしていたのとは異な
り、本実施形態では、この処理をある一定時間だけ試み
て、もし、その間にそのアドレスを保持するエントリが
見つかれば、それを空きエントリとするが、もし、見つ
からない場合には締めてしまう（アドレスを削除しな
い）。この結果、更新アドレス記憶部３２には、すでに
ダーティブロックでなくなったアドレスも保持される可
能性があるので、第２の実施形態のように、エントリ解
放部３６が能動的に空きエントリを作成する。

【０１８６】更新アドレス削除部３４が書き戻しアドレ
スと同じアドレスが格納されているエントリを一定時間
だけ探す最も典型的な例を、図２２に示すフローチャー
トにしたがって説明する。図２２に示すように、更新ア
ドレス削除部３４は、Ｒポインタが指すエントリの内容
と書き戻しアドレスとを比較して（ステップＫ３）、も
し一致すれば、Ｒポインタを進めることにより（ステッ
プＫ５〜Ｋ６）、更新アドレスを削除する。この結果、
エントリ解放部３６が、適宜にフラッシュコマンド発行
手段を通してダーティブロックをなくす操作を減らすこ
とができる分、性能を向上させることができる。

【０１８７】また、更新アドレス削除部３４が、書き戻
しアドレスと同じアドレスが格納されているエントリを
探す処理を一定時間だけ実行する代わりに、キャッシュ
メモリ２０上でのデータ更新を示すコマンドが次に検知
されるまで、あるいはダーティブロックの内容をメイン
メモリ５１へ書き戻すためのコマンドが次に検知される
までこの探す処理を実行することも可能である。その方
が、更新アドレス削除部３４が実際に更新アドレス記憶
部３２から更新アドレスを削除する頻度が高くなるの
で、性能上はより好ましい。

【０１８８】さらに、本実施の形態における更新アドレ
ス削除部３４は、ダーティブロックの内容をメインメモ
リ５１に書き戻すためのコマンドを検知することを契機
として、更新アドレス記憶部３２に同一のアドレスが見
つかれば、それを削除するとした。しかし、例えば、プ
ロセッサ１０がキャッシュメモリ２０からデータを読も
うとしてキャッシュミスが発生したときに、キャッシュ
メモリ２０からシステムバス４０に発行されるコマンド
を検出したことを契機として、更新アドレス記憶部３２
に同一のアドレスが見つかればそれを削除することもで
きる。一般に、システムバス４０に発行されるコマンド
であって、その結果、対象となるアドレスのキャッシュ
メモリ２０がダーティでない状態（クリーンな状態）に
なるようなコマンドの検知を契機とすることができる。
これにより、更新アドレス削除部３４が動作する頻度が
増え、エントリ解放部３６を必要とする回数が減り、性
能向上が期待できる。

【０１８９】（第４の実施の形態）次に、本発明の第４
の実施形態を説明する。図２３には、本発明の第４の実
施形態の計算機システムのシステム構成を示す。キャッ
シュフラッシュ装置３０が適用される計算機の構成は第
１および第２の実施形態と同じである。

【０１９０】キャッシュフラッシュ装置３０は、バスイ
ンタフェース３１、更新アドレス記憶部３２（領域Ａ０
〜Ａｎ−１）、更新アドレス登録部３３、更新アドレス
削除部３４、フラッシュ実行部３５およびエントリ解放
部３６で構成される。

【０１９１】更新アドレス記憶部３２は、第２の実施形
態で説明したものに加えて、図２４に示すように各領域
に対応してこの領域に対応するダーティブロックの個数
を保持するダーティブロックカウンタを設ける。

【０１９２】更新アドレス登録部３３は、第２の実施形
態で説明したものに加えて、その領域に対するダーティ
ブロックカウンタを＋１する機能を追加したものであ
る。

【０１９３】エントリ解放部３６は、第２の実施形態で
説明したものと同一である。

【０１９４】図２５には、キャッシュメモリ２０上でデ
ータ更新が発生したことを示すコマンドを更新アドレス
登録部３３が検知したときの更新アドレス登録部３３お
よびエントリ解放部３６の処理フローを示す。ステップ
Ｌ１でデータ更新を示すコマンドを検出すると、ステッ
プＬ２でプロセッサ識別番号と更新アドレスから対応す
る領域Ａｉを求める。ステップＬ３でダーティブロック
カウンタを＋１する。ステップＬ４で領域Ａｉの満杯フ
ラグがオンか否か判定する。ノーの場合は、ステップＬ
９に飛び、イエスの場合は、ステップＬ５でエントリ開
放部３６が領域ＡｉのＲポインタの示すエントリ中のア
ドレスを用いてダーティブロックのメインメモリへの書
き戻しを要求するコマンドを発行する。ステップＬ６で
Ｒポインタが最後のエントリを指しているか否かを判定
する。ノーの場合はステップＬ７でＲポインタを１だけ
インクリメントし、イエスの場合はステップＬ８でＲポ
インタが最初のエントリを指すようにしてから、ステッ
プＬ９を実行する。ステップＬ９では、Ｗポインタの示
す位置に更新アドレスを登録する。

【０１９５】ステップＬ１０でＷポインタが最後のエン
トリを指しているか否かを判定する。ノーの場合はステ
ップＬ１１でＷポインタを１だけインクリメントし、イ
エスの場合はステップＬ１２でＷポインタが最初のエン
トリを指すようにしてから、ステップＬ１３を実行す
る。ステップＬ１３では、ＷポインタとＲポインタが示
す位置が等しいか否か判定する。等しい場合にはステッ
プＬ１４で満杯フラグをオンにしてから終了し、等しく
ない場合には直ちに終了する。

【０１９６】図２６は、更新アドレス削除部３４の処理
フローを示す。更新アドレス削除部３４は、ダーティブ
ロックの内容をメインメモリ５１に書き戻すためのコマ
ンドを検知すると（ステップＭ１）、書き戻しの発生し
たアドレス（書き戻しアドレス）、および書き戻しを行
なったプロセッサ１０の識別番号に基づいて、上記更新
アドレス記憶部３２を構成するｎ個の領域（Ａ０〜Ａｎ
−１）のいずれかの領域を選択し（ステップＭ２）、そ
のダーティブロックカウンタを−１する（ステップＭ
３）。そして、その結果、もしダーティブロックカウン
タの値がゼロになれば、Ｒポインタの値をＷポインタの
値と一致させ、かつ、満杯フラグをＯＦＦとすることに
より（ステップＭ５）、その領域が保持していたすべて
の更新アドレスを削除する。

【０１９７】図２７は、フラッシュ実行部３５の処理フ
ローを示す。フラッシュ実行部３５は、プロセッサ１０
から指示に基づき、各領域のダーティブロックカウンタ
の値が０でない領域について、その各エントリに格納さ
れているアドレスを有するダーティブロックの内容のメ
インメモリ５１への書き戻しを要求するコマンドをシス
テムバス４０に発行する（ステップＮ３）。そして、ダ
ーティブロックカウンタが０になったところで（ステッ
プＮ２）、その領域に対する処理を終了する。本実施の
形態では、第２の実施形態の構成に加えて、更新アドレ
ス記憶部３２を構成する各領域に対応させて、ダーティ
ブロックカウンタを設け、更新アドレス登録部３３およ
び更新アドレス削除部３４が、上記カウンタをダーティ
ブロックの増減に合わせてメンテナンスしている。そし
て、ある領域に対応するダーティブロックがすべて無く
なった場合に、更新アドレス削除部３４が、その領域の
すべてのエントリを空きにしている。

【０１９８】この結果、第２の実施形態と比較して、エ
ントリ解放部３６を起動する頻度を減少させ、本キャッ
シュフラッシュ装置３０を備えた計算機の性能を向上さ
せることができる。

【０１９９】なお、本実施の形態では、第２の実施形態
への手段の追加として説明したが、第３の実施形態に対
しても同じ手段の追加できる。

【０２００】また、本実施の形態では、更新アドレス削
除部３４がダーティブロックカウンタをデクリメントし
た結果、０となったときに、対応する領域Ａｉのすべて
のエントリを空きにしているが、下記に示すようなダー
ティブロックカウンタの第２の利用法が考えられる。

【０２０１】いま、領域Ａｉのダーティブロックカウン
タをデクリメントした結果、１になったとする。このと
き、領域Ａｉに格納されている更新アドレスの個数（こ
れは、ＲポインタとＷポインタの差から求めることがで
きる）が大きい場合、領域Ａｉに保持されているほとん
どの更新アドレスに対して、ダーティブロックは実在し
ないことを意味する。

【０２０２】そこで、領域Ａｉのすべてのエントリに対
してエントリ解放部３６を適用すれば、フラッシュ実行
部３５がダーティブロックの実在しないアドレスに対し
て、メインメモリ５１への書き戻しを要求するコマンド
の発行回数を減らすことができ、性能向上が期待でき
る。

【０２０３】以上、第１の実施形態から第４の実施形態
は、キャッシュフラッシュ装置について説明した。次
に、上述した４つの実施形態のいずれかを用いた耐障害
性計算機の実施形態を説明する。

【０２０４】（第５の実施形態）図２８は、本発明の第
５の実施形態を示す。第１乃至第４の実施形態のいずれ
かのキャッシュフラッシュ装置３０がシステムバス４０
に接続される。各プロセッサ１０は、キャッシュ一貫性
を備えたコピーバック型のキャッシュメモリ２０を有す
る。

【０２０５】本実施形態の計算機は、常時、下記の３つ
のステップのいずれかを実行することにより、耐障害性
に優れたデータ処理機能を提供する。

【０２０６】（１）データ処理ステップキャッシュフラッシュ装置３０に更新アドレスの捕捉を
させながら通常のデータ処理を実行する。

【０２０７】（２）チェックポイント作成ステップこのステップは、データ処理ステップを一時中断する形
で定期的に実行されるステップである。プロセッサ１０
が複数ある場合には、すべてのプロセッサ１０が同期し
て実行する。このステップで行なう処理は、下記の２つ
である。

【０２０８】（２ａ）データ処理中のプロセッサ１０の
コンテキスト（プロセッサ１０のプログラムカウンタや
汎用レジスタなどの内容）をメインメモリ５１へ格納す
る。

【０２０９】（２ｂ）上記キャッシュフラッシュ装置３
０のフラッシュ実行部３５を起動することにより、すべ
てのダーティブロックの内容をメインメモリ５１へ書き
戻す。

【０２１０】（３）ロールバック＆リカバリステップこのステップは、データ処理ステップあるいはチェック
ポイント作成ステップの実行中に計算機に何らかの故障
が発生した時に実行されるステップである。このステッ
プで行なう処理は、下記の２つである。

【０２１１】（３ａ）直前に作成したチェックポイント
の状態にメインメモリ５１を復元する。

【０２１２】（３ｂ）復元されたメインメモリ５１に格
納されている情報を使用して、データ処理を再開する
（再開されると、データ処理ステップに移る）。

【０２１３】図２９は、本実施形態の計算機で、時間の
経過とともに、３つのステップが移り変わる様子を表わ
している。

【０２１４】データ処理ステップを開始して一定時間が
経過すると、各プロセッサ１０はチェックポイント作成
ステップを開始する。このチェックポイント作成ステッ
プで行なう第１の処理は、直前のデータ処理ステップ
で、どこまで処理を行なったか、すなわち、直前のデー
タ処理ステップからチェックポイント作成ステップに切
り替わる時のプロセッサのコンテキスト（プログラムカ
ウンタ、状態レジスタ、および汎用レジスタなどの内
容）をメインメモリ５１に書き出すことである。ただ
し、実際には、キャッシュメモリ２０上にのみ格納され
るだけかもしれない。チェックポイント作成ステップで
行なう第２の処理は、ダーティブロックの内容をメイン
メモリ５１に書き戻すことである。この第２の処理は、
キャッシュメモリ２０中のデータが壊れてしまうような
故障が発生した場合にでも、ロールバック＆リカバリス
テップによって、故障発生前の状態からデータ処理を再
開させるために必要である。

【０２１５】チェックポイント作成ステップが終了する
と、データ処理ステップを再開する。このとき、チェッ
クポイント作成ステップでメインメモリ５１に書き出し
たプロセッサ１０のコンテキストが使用される。

【０２１６】図２９では、３番目のデータ処理ステップ
の途中で何らかの故障が発生し、ロールバック＆リカバ
リステップが開始した旨を示す。ロールバック＆リカバ
リステップで行なう第１の処理は、メインメモリ５１の
状態を直前のチェックポイント作成ステップを実行した
状態、別の言い方をすれば、３番目のデータ処理ステッ
プを開始する直前の状態に復元することである。

【０２１７】一般に、データ処理ステップでは、ダーテ
ィブロックの内容のメインメモリ５１への書き戻しが随
時発生するので、メインメモリ５１の状態は、データ処
理ステップ開始時の状態から少しずつ変化する。そこ
で、ロールバック＆リカバリステップの第１の処理とし
て、メインメモリ５１の状態を直前のチェックポイント
の状態に復元する。この復元の方法は、例えば、ダーテ
ィブロックの内容のメインメモリ５１への書き戻しが発
生するごとに、メインメモリ５１の書き戻し前の内容を
ログメモリに蓄積しておき、それを用いてメインメモリ
５１の状態を復元しても良い。

【０２１８】例えば、ａ番地にＤ１というデータの書き
戻しが発生するとき、メインメモリコントローラ５０
が、その書き戻しのためのコマンドを保留して、メイン
メモリ５１のａ番地の内容（Ｄ０）を読み出した後、メ
インメモリ５１のａ番地にＤ１を書き込む。そしてａ番
地とＤ０の組を蓄積しておく。そして、ロールバック＆
リカバリステップの第１の処理として、ａ番地のメイン
メモリ５１にＤ０を書き込むことで、直前のチェックポ
イント時のメインメモリ５１の状態が復元できる。

【０２１９】また、別の方法としては、メインメモリ５
１をメモリＡとメモリＢとに二重化しておき、データ処
理ステップでのダーティブロックの内容のメインメモリ
５１への書き戻しでは、メモリＡにのみ書き戻しを行な
い、チェックポイント作成ステップで、メモリＡの変化
分をメモリＢにも適用することによっても実現すること
ができる。

【０２２０】ロールバック＆リカバリステップの第２の
処理は、復元したメインメモリの状態からデータ処理ス
テップを再開することである。この処理は、チェックポ
イント作成ステップからデータ処理ステップへの移行と
同一である。上図の場合、３番目のデータ処理ステップ
と同じ状態から４番目のデータ処理ステップが開始され
る。

【０２２１】なお、ロールバック＆リカバリステップで
は、この他に故障した原因を調べて、故障した装置を切
り離したり、深刻な障害の場合には、データ処理ステッ
プの再開を締めて、計算機を停止させるなどの処理が必
要である。ただし、この部分は本発明の本旨ではないの
で説明は省略する。

【０２２２】このような計算機では、定期的にチェック
ポイント作成ステップを実行する分、データ処理性能が
劣化するので、チェックポイント作成ステップの所要時
間の短縮が重要である。チェックポイント作成ステップ
の処理の大半は、ダーティブロックの内容をメインメモ
リ５１に書き戻すことであるので、本発明のキャッシュ
フラッシュ装置３０を使用することにより、書き戻し時
間が短縮でき、チェックポイント作成ステップの所要時
間の大幅な短縮が期待できる。

【０２２３】なお、データ処理ステップの後半に、キャ
ッシュフラッシュ装置３０のフラッシュ実行部３５を起
動すると、チェックポイント作成ステップの所要時間を
さらに短縮できる。それは、キャッシュフラッシュ装置
３０のフラッシュ実行部３５を起動することにより、チ
ェックポイント作成ステップの開始時点で、ダーティブ
ロックの個数が、上記処理をしなかった場合と比較して
かなり減るためである。上記処理をしなかった場合、ダ
ーティブロックの割合が、例えば３０％であるものが、
１５％程度になる。第１乃至第４の実施形態のキャッシ
ュフラッシュ装置３０のフラッシュ実行部３５は、ダー
ティブロックの割合が小さいときにも効率的に更新アド
レス記憶部３２に格納されている更新アドレスを取り出
せるので、ダーティブロックの割合が１５％であれば、
チェックポイント作成ステップの所要時間は、ほぼ半分
になる。

【０２２４】（第６の実施形態）次に、本発明の第６の
実施形態を説明する。図３０には、第１乃至第４の実施
形態に示すいずれかのキャッシュフラッシュ装置３０を
備えた本実施形態の耐障害性計算機の構成を示す。図３
０に示すように、本実施形態では、独立した第１の計算
機１００ａと第２の計算機１００ｂとをメモリ更新観測
部６０（第１の計算機１００ａ内）とメモリ更新部７０
（第２の計算機１００ｂ内）とで接続した構成をとって
いる。第１の計算機１００ａと第２の計算機１００ｂと
は、少なくとも同じ種類のプロセッサ１０と同じ種類の
メインメモリ５１を含む必要がある。

【０２２５】第１の計算機１００ａは、常時、データ処
理ステップとチェックポイント作成ステップを実行す
る。一方、第２の計算機１００ｂは、通常は、待機ステ
ップを実行し、第１の計算機１００ａに障害が発生する
と第１の計算機１００ａがそれまで実行してきたデータ
処理を引き継ぐ。

【０２２６】メモリ更新観測部６０は、第１の計算機１
００ａのシステムバス４０を観測することにより、第１
の計算機１００ａで発生するメインメモリ５１を更新す
るコマンドを観測・蓄積する。そして、第１の計算機１
００ａの指示により、蓄積していたコマンドを第２の計
算機１００ｂに接続されたメモリ更新部７０に送る。メ
モリ更新部７０は、メモリ更新観測部６０から受け取っ
たコマンドを第２の計算機１００ｂのシステムバス４０
に発行することにより、第２の計算機１００ｂのメイン
メモリ５１の状態を第１の計算機１００ａと一致させ
る。

【０２２７】第１の計算機１００ａのデータ処理ステッ
プおよびチェックポイント作成ステップについて説明す
る。

【０２２８】（１）データ処理ステップキャッシュフラッシュ装置３０に更新アドレスの捕捉を
させながら通常のデータ処理を実行する。

【０２２９】（２）チェックポイント作成ステップこのステップは、データ処理ステップを一時中断する形
で定期的に実行されるステップである。プロセッサ１０
が複数ある場合には、すべてのプロセッサ１０が同期し
て実行する。このステップで行なう処理は、下記の３つ
である。

【０２３０】（２ａ）データ処理中のプロセッサ１０の
コンテキスト（プロセッサ１０のプログラムカウンタや
汎用レジスタなどの内容）をメインメモリ５１へ格納す
る。（２ｂ）上記キャッシュフラッシュ装置３０のフラ
ッシュ実行部３５を起動することにより、すべてのダー
ティブロックの内容をメインメモリ５１へ書き戻す。

【０２３１】（２ｃ）メモリ更新観測部６０に対して、
蓄積したコマンドをメモリ更新部７０に送るよう指示す
る。

【０２３２】第２の計算機１００ｂの待機ステップで
は、各プロセッサ１０はデータ処理は行なわず、メモリ
更新部７０に第１の計算機１００ａからのメインメモリ
更新のコマンドが定期的に受信されているか否かを調べ
る。そして、一定期間以上、上記コマンドが受信されな
ければ、第１の計算機１００ａが動作不能に陥ったもの
とし、その時点の第２の計算機１００ｂのメインメモリ
５１の状態からデータ処理を行なう。

【０２３３】図３１は、本実施の形態の計算機で、時間
の経過にともなう、第１の計算機１００ａと第２の計算
機１００ｂとの状態が変化する様子を表わしている。

【０２３４】第１の計算機１００ａでは、データ処理ス
テップを開始して一定時間が経過すると、各プロセッサ
１０はチェックポイント作成ステップを開始する。ここ
で行なう第１の処理は、直前のデータ処理ステップで、
どこまで処理を行なったか、すなわち、直前のデータ処
理ステップからチェックポイント作成ステップに切り替
わる時のプロセッサのコンテキスト（プログラムカウン
タ、状態レジスタ、および汎用レジスタなどの内容）を
メインメモリ５１に書き出すことである。ただし、実際
には、キャッシュメモリ２０上にのみ格納されるだけか
もしれない。

【０２３５】チェックポイント作成ステップで行なう第
２の処理は、ダーティブロックの内容をメインメモリ５
１に書き戻すことである。この第２の処理は、第１の計
算機１００ａでのメインメモリ５１の更新をすべて第２
の計算機１００ｂに送るために必要である。

【０２３６】チェックポイント作成ステップで行でう第
３の処理は、メモリ更新観測部６０に、蓄積したコマン
ドをメモリ更新部７０に送るよう指示することである。
この指示は、チェックポイント作成ステップが終了する
直前に行なうのが望ましい。それは、第２の計算機１０
０ｂに常に健全なメインメモリイメージを保持させるた
めである。

【０２３７】チェックポイント作成ステップが終了する
と、データ処理ステップを再開する。このとき、チェッ
クポイント作成ステップでメインメモリ５１に書き出し
たプロセッサ１０のコンテキストが使用される。

【０２３８】図３１では、３番目のデータ処理ステップ
の途中で何らかの故障が発生した旨を示す。このとき、
第１の計算機１００ａは単に処理を停止するだけで良
い。あるいは、次に第２の計算機１００ｂで故障が発生
したときに備えて、スタートアップを行なうこともでき
る。

【０２３９】第２の計算機１００ｂは、第１の計算機１
００ａで故障が発生するまで、待機ステップを実行す
る。そして、時刻Ｔにおいて、メモリ更新部７０がメモ
リ更新観測部６０からコマンドを一定時間以上受け取っ
ていないとして、データ処理ステップを実行する。図３
１の場合、第２の計算機１００ｂでは、第１の計算機１
００ａでの３番目のデータ処理ステップと同じ状態から
データ処理ステップが開始されることになる。

【０２４０】このような計算機では、定期的にチェック
ポイント作成ステップを実行する分、データ処理性能が
劣化するので、チェックポイント作成ステップの所要時
間の短縮が重要である。チェックポイント作成ステップ
の処理の大半は、ダーティブロックの内容をメインメモ
リ５１に書き戻すことであるので、キャッシュフラッシ
ュ装置３０を使用することにより大幅な所要時間の短縮
が期待できる。

【０２４１】なお、データ処理ステップの後半に、キャ
ッシュフラッシュ装置３０のフラッシュ実行部３５を起
動すると、チェックポイント作成ステップの所要時間を
さらに短縮できるのは、第５の実施形態の場合と同様で
ある。

【０２４２】また、上述した各実施形態において記載し
た手法は、コンピュータに実行させることのできるプロ
グラムとして、例えば磁気ディスク（フロッピーディス
ク、ハードディスク等）、光ディスク（ＣＤ−ＲＯＭ、
ＤＶＤ等）、半導体メモリなどの記録媒体に書き込んで
各種装置に適用したり、通信媒体により伝送して各種装
置に適用することも可能である。本装置を実現するコン
ピュータは、記録媒体に記録されたプログラムを読み込
み、このプログラムによって動作が制御されることによ
り、上述した処理を実行する。

【０２４３】

【発明の効果】以上のように本発明によれば、キャッシ
ュメモリ上のすべてのダーティブロックのアドレスは、
キャッシュフラッシュ装置内のいずれかの領域に記憶さ
れる。また、あるキャッシュブロックが一旦ダーティ状
態となった後、ダーティ状態でなくなった場合、領域か
らそのアドレスは削除される。そして、フラッシュ実行
部が、ダーティブロックのアドレスを各領域から順次取
出し、そのアドレスのダーティブロックの内容のメイン
メモリへの書き戻しを要求するコマンドをシステムバス
に発行することにより、すべてのダーティブロックの内
容がメインメモリへ書き戻される。

【０２４４】これにより、たとえば従来のソフトウェア
によるキャッシュフラッシュのように、すべてのキャッ
シュブロックについて順次ダーティブロックかどうか判
定していくといった処理を行なう必要がなくなるため、
迅速かつ効率的なキャッシュフラッシュ操作を行なうこ
とが可能となる。

【０２４５】また、プロセッサがライトバッファを持つ
場合であっても、たとえば各領域が一つのエントリのみ
を有する構成として、このエントリには、ライトバッフ
ァではなく、キャシュブロックに格納されたデータのア
ドレス（最新の更新アドレス）のみを格納するようにす
る等により、適切なキャッシュフラッシュ動作が確保さ
れる。

【０２４６】さらに、領域それぞれの使用状況に応じて
更新アドレスの書き戻し要求を発行する機構を備えるこ
とにより、更新アドレス記憶部の備える領域のエントリ
数の設定や、領域とアドレスとの対応づけなどの自由度
を大幅に拡大させることを可能とする。

【０２４７】また、本発明の計算機システムによれば、
チェックポイント採取処理のほとんどを占めるキャッシ
ュフラッシュ操作を迅速かつ効率的に行なうため、シス
テム全体の性能を向上させることとなる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係わる計算機システム
のシステム構成を示す図。

【図２】同実施の形態に係わる更新アドレス記憶部の領
域Ａｉの構造を示す概念図。

【図３】同実施の形態に係わる更新アドレス登録部の動
作手順を示す図。

【図４】同実施の形態に係わる更新アドレス削除部の動
作手順を示す図。

【図５】同実施の形態に係わるフラッシュ実行部の動作
手順を示す図。

【図６】同実施の形態に係わる更新アドレス登録部がデ
ータ更新を示すコマンドを検知したときのキャッシュフ
ラッシュ装置の動作手順を示す図。

【図７】同実施の形態に係わる更新アドレス削除部がダ
ーティブロックのメインメモリへの書き戻しを示すコマ
ンドを検知したときのキャッシュフラッシュ装置の動作
手順を示す図。

【図８】同実施の形態に係わるプロセッサが、０番地、
Ｂ×Ｍ番地、２Ｂ×Ｍ番地にそれぞれデータＤ０，Ｄ
１，Ｄ２を連続して書き込む場合の動作を説明する図。

【図９】同実施の形態に係わる変形例における領域Ａｉ
の構造を示す概念図。

【図１０】同実施の形態に係わる同変形例の更新アドレ
ス登録部がデータ更新を示すコマンドを検知した時のキ
ャッシュフラッシュ装置の動作手順を示す図。

【図１１】同実施の形態に係わる同変形例の更新アドレ
ス削除部がダーティブロックのメインメモリへの書き戻
しを示すコマンドを検知したときのキャッシュフラッシ
ュ装置の動作手順を示す図。

【図１２】同実施の形態に係わる同変形例のフラッシュ
実行部の動作手順を示す図。

【図１３】同実施の形態に係わる同変形例のプロセッサ
が、０番地、Ｂ×Ｍ番地、２Ｂ×Ｍ番地にそれぞれデー
タＤ０，Ｄ１，Ｄ２を連続して書き込む場合の動作を説
明する図。

【図１４】同実施の形態に係わる他の変形例に係る計算
機システムのシステム構成を示す図。

【図１５】同実施の形態に係わる図１４の変形例のフラ
ッシュ実行部の動作手順を示す図。

【図１６】本発明の第２の実施形態に係わる計算機シス
テムのシステム構成を示す図。

【図１７】同実施の形態に係わる更新アドレス記憶部の
領域の構成を示す概念図。

【図１８】同実施の形態に係わるキャッシュメモリ上で
データ更新が発生したことを示すコマンドを更新アドレ
ス登録部が検知したときの更新アドレス登録部およびエ
ントリ解放部の処理フローチャート。

【図１９】同実施の形態に係わるフラッシュ実行部の処
理のフローチャート。

【図２０】同実施の形態に係わるプロセッサが、０番
地、Ｂ×Ｍ番地、２Ｂ×Ｍ番地にそれぞれデータＤ０，
Ｄ１，Ｄ２を連続して書き込む場合の動作を説明する
図。

【図２１】本発明の第３の実施形態に係わる計算機シス
テムのシステム構成を示す図。

【図２２】同実施の形態に係わり更新アドレス削除部が
一定時間だけ書き戻しアドレスと同じアドレスが格納さ
れているエントリを一定時間探す例を示す図。

【図２３】本発明の第４の実施形態に係わる計算機シス
テムのシステム構成を示す図。

【図２４】同実施の形態に係わる更新アドレス記憶部の
領域の構成を示す概念図。

【図２５】同実施の形態に係わるキャッシュメモリ上で
データ更新が発生したことを示すコマンドを更新アドレ
ス登録部が検知したときの更新アドレス登録部およびエ
ントリ解放部の処理のフローチャート。

【図２６】同実施の形態に係わる更新アドレス削除部の
処理を示すフローチャート。

【図２７】同実施の形態に係わるフラッシュ実行部の処
理を示すフローチャート。

【図２８】本発明の第５の実施形態に係わる耐障害性計
算機の構成を示す図。

【図２９】同実施の形態に係わる計算機において時間の
経過とともに３つのステップが移り変わる様子を表わす
図。

【図３０】本発明の第６の実施形態に係わる耐障害性計
算機の構成を示す図。

【図３１】同実施の形態に係わる計算機において時間の
経過にともなう第１の計算機１００ａと第２の計算機１
００ｂとの状態が変化する様子を表わす図。

【図３２】従来のキャッシュフラッシュ操作を行うため
のプログラムを示す図。

【符号の説明】

１０…プロセッサ２０…キャッシュメモリ３０…キャッシュフラッシュ装置３１…バスインタフェース３２…更新アドレス記憶部３３…更新アドレス登録部３４…更新アドレス削除部３５…フラッシュ実行部３６…エントリ解放部３７…更新アドレス読み出し部４０…システムバス５０…メモリコントローラ５１…メインメモリ１００ａ…第１の計算機２００ｂ…第２の計算機

Claims

【特許請求の範囲】

【請求項１】バススヌープ機構を有するコピーバック
型のキャッシュメモリを備えた少なくとも１つのプロセ
ッサと、メインメモリと、上記少なくとも１つのプロセ
ッサと上記メインメモリとを接続するシステムバスとを
具備してなる計算機に用いられるキャッシュフラッシュ
装置であって、上記キャッシュメモリ内に確保されたキャッシュブロッ
クのうち、上記メインメモリに書き戻すべきデータを保
持した状態にあるキャッシュブロックであるダーティブ
ロックが保持するデータのアドレスを記憶するための領
域を複数備えた更新アドレス記憶手段と、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する更新アドレス登録手段
と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、データの書き戻しがあった書き戻しアドレ
スと書き戻しを行なった上記プロセッサの識別番号とに
基づいて、上記更新アドレス記憶手段の各領域の中のい
ずれかの領域を選択し、その選択した領域に格納された
上記書き戻しアドレスと一致する更新アドレスを削除す
る更新アドレス削除手段と、上記プロセッサからの指示に応答して、上記更新アドレ
ス記憶手段に記憶されたすべての更新アドレスを逐次読
み出し、その読み出した更新アドレスで示される上記ダ
ーティブロックが保持するデータの上記メインメモリへ
の書き戻しを要求するコマンドを上記システムバスに発
行するフラッシュ実行手段とを具備したことを特徴とす
るキャッシュフラッシュ装置。
【請求項２】バススヌープ機構を有するコピーバック
型でダイレクトマップ方式のキャッシュメモリを備えた
少なくとも１つのプロセッサと、メインメモリと、上記
少なくとも１つのプロセッサと上記メインメモリとを接
続するシステムバスとを具備してなる計算機に用いられ
るキャッシュフラッシュ装置であって、上記キャッシュメモリ内に確保されたキャッシュブロッ
クそれぞれに対応して設けられ、上記メインメモリに書
き戻すべきデータを保持した状態にあるキャッシュブロ
ックであるダーティブロックが保持するデータのアドレ
スを記憶するための領域であって、それぞれが１つのエ
ントリを有してなる領域を複数備えた更新アドレス記憶
手段と、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する更新アドレス登録手段
と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、その書き戻しがあった書き戻しアドレスと
書き戻しを行なったプロセッサの識別番号とに基づい
て、上記更新アドレス記憶手段の各領域の中のいずれか
の領域を選択し、その選択した領域に格納された更新ア
ドレスと上記書き戻しアドレスとを比較し、両者が一致
するときに、その選択した領域に格納された更新アドレ
スを削除する更新アドレス削除手段と、上記プロセッサからの指示に応答して、上記更新アドレ
ス記憶手段に記憶されたすべての更新アドレスを逐次読
み出し、その読み出した更新アドレスで示される上記ダ
ーティブロックが保持するデータの上記メインメモリへ
の書き戻しを要求するコマンドを上記システムバスに発
行するフラッシュ実行手段とを具備したことを特徴とす
るキャッシュフラッシュ装置。
【請求項３】バススヌープ機構を有するコピーバック
型でダイレクトマップ方式のキャッシュメモリを備えた
少なくとも１つのプロセッサと、メインメモリと、上記
少なくとも１つのプロセッサと上記メインメモリとを接
続するシステムバスとを具備してなる計算機に用いられ
るキャッシュフラッシュ装置であって、上記キャッシュメモリ内に確保されるキャッシュブロッ
クそれぞれに対応して設けられ、上記メインメモリに書
き戻すべきデータを保持した状態にあるキャッシュブロ
ックであるダーティブロックが保持するデータのアドレ
スを記憶するための領域であって、それぞれが１つのエ
ントリを有してなる領域およびこの領域に対応して設け
られるカウンタを複数備えた更新アドレス記憶手段と、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段が備
えた複数の領域の中のいずれかの領域を選択し、その選
択した領域にその更新アドレスを格納するとともに、そ
の領域に対応する上記カウンタをインクリメントする更
新アドレス登録手段と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、その書き戻しがあった書き戻しアドレスと
書き戻しを行なった上記プロセッサの識別番号とに基づ
いて、上記更新アドレス記憶手段の各領域の中のいずれ
かの領域を選択し、その選択した領域に対応する上記カ
ウンタをデクリメントする更新アドレス削除手段と、上記プロセッサからの指示に応答して、上記更新アドレ
ス記憶手段の各領域のうち、その領域に対応する上記カ
ウンタの値が初期値でない領域に格納された更新アドレ
スを逐次読み出し、その読み出した更新アドレスで示さ
れる上記ダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻しを要求するコマンドを上記システ
ムバスに発行するフラッシュ実行手段とを具備したこと
を特徴とするキャッシュフラッシュ装置。
【請求項４】バススヌープ機構を有するコピーバック
型のキャッシュメモリを備えた少なくとも１つのプロセ
ッサと、メインメモリと、上記少なくとも１つのプロセ
ッサと上記メインメモリとを接続するシステムバスとを
具備してなる計算機に用いられるキャッシュフラッシュ
装置であって、上記キャッシュメモリ内に確保されたキャッシュブロッ
クのうち、上記メインメモリに書き戻すべきデータを保
持した状態にあるキャッシュブロックであるダーティブ
ロックが保持するデータのアドレスを記憶するための領
域を複数備えた更新アドレス記憶手段と、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する更新アドレス登録手段
と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、データの書き戻しがあった書き戻しアドレ
スと書き戻しを行なった上記プロセッサの識別番号とに
基づいて、上記更新アドレス記憶手段の各領域の中のい
ずれかの領域を選択し、その選択した領域に格納された
上記書き戻しアドレスと一致する更新アドレスを削除す
る更新アドレス削除手段と、上記更新アドレス記憶手段に記憶されたすべての更新ア
ドレスを逐次読み出し、その読み出した更新アドレスを
上記プロセッサが順次読み出せるように用意する更新ア
ドレス読み出し手段とを具備したことを特徴とするキャ
ッシュフラッシュ装置。
【請求項５】バススヌープ機構を有するコピーバック
型でダイレクトマップ方式のキャッシュメモリを備えた
少なくとも１つのプロセッサと、メインメモリと、上記
少なくとも１つのプロセッサと上記メインメモリとを接
続するシステムバスとを具備してなる計算機に用いられ
るキャッシュフラッシュ装置であって、上記キャッシュメモリ内に確保されたキャッシュブロッ
クそれぞれに対応して設けられ、上記メインメモリに書
き戻すべきデータを保持した状態にあるキャッシュブロ
ックであるダーティブロックが保持するデータのアドレ
スを記憶するための領域であって、それぞれが１つのエ
ントリを有してなる領域を複数備えた更新アドレス記憶
手段と、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する更新アドレス登録手段
と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、その書き戻しがあった書き戻しアドレスと
書き戻しを行なった上記プロセッサの識別番号とに基づ
いて、上記更新アドレス記憶手段の各領域の中のいずれ
かの領域を選択し、その選択した領域に格納された更新
アドレスと上記書き戻しアドレスとを比較し、両者が一
致するときに、その選択した領域に格納された更新アド
レスを削除する更新アドレス削除手段と、上記更新アドレス記憶手段に記憶されたすべての更新ア
ドレスを逐次読み出し、その読み出した更新アドレスを
上記プロセッサが順次読み出せるように用意する更新ア
ドレス読み出し手段とを具備したことを特徴とするキャ
ッシュフラッシュ装置。
【請求項６】バススヌープ機構を有するコピーバック
型でダイレクトマップ方式のキャッシュメモリを備えた
少なくとも１つのプロセッサと、メインメモリと、上記
少なくとも１つのプロセッサと上記メインメモリとを接
続するシステムバスとを具備してなる計算機に用いられ
るキャッシュフラッシュ装置であって、上記キャッシュメモリ内に確保されるキャッシュブロッ
クそれぞれに対応して設けられ、上記メインメモリに書
き戻すべきデータを保持した状態にあるキャッシュブロ
ックであるダーティブロックが保持するデータのアドレ
スを記憶するための領域であって、それぞれが１つのエ
ントリを有してなる領域およびこの領域に対応して設け
られるカウンタを複数備えた更新アドレス記憶手段と、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
にその更新アドレスを格納するとともに、その領域に対
応する上記カウンタをインクリメントする更新アドレス
登録手段と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、その書き戻しがあった書き戻しアドレスと
書き戻しを行なった上記プロセッサの識別番号とに基づ
いて、上記更新アドレス記憶手段の各領域の中のいずれ
かの領域を選択し、その選択した領域に対応する上記カ
ウンタをデクリメントする更新アドレス削除手段と、上記更新アドレス記憶手段が備えた領域のうち、その領
域に対応するカウンタの値が初期値でない領域に格納さ
れた更新アドレスを逐次読み出し、その読み出した更新
アドレスを上記プロセッサが順次読み出せるように用意
する更新アドレス読み出し手段とを具備したことを特徴
とするキャッシュフラッシュ装置。
【請求項７】バススヌープ機構を有するコピーバック
型のキャッシュメモリを備えた少なくとも１つのプロセ
ッサと、メインメモリと、上記少なくとも１つのプロセ
ッサと上記メインメモリとを接続するシステムバスとを
具備してなる計算機に用いられるキャッシュフラッシュ
装置であって、上記キャッシュメモリ内に確保されたキャッシュブロッ
クのうち、上記メインメモリに書き戻すべきデータを保
持した状態にあるキャッシュブロックであるダーティブ
ロックが保持するデータのアドレスを記憶するための領
域を複数備えた更新アドレス記憶手段と、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する更新アドレス登録手段
と、上記更新アドレス登録手段が選択した領域の空きエント
リ数を所定値と比較し、空きエントリ数が上記所定値を
下回るときに、その領域にすでに格納されている更新ア
ドレスの中のいずれか１つを選択し、この選択した更新
アドレスで示される上記ダーティブロックが保持するデ
ータの上記メインメモリへの書き戻しを要求するコマン
ドを上記システムバスに発行するとともに、その更新ア
ドレスが格納されていたエントリを空きエントリとする
エントリ解放手段と、上記プロセッサからの指示に応答して、上記更新アドレ
ス記憶手段に記憶されたすべての更新アドレスを逐次読
み出し、その読み出した更新アドレスで示される上記ダ
ーティブロックが保持するデータの上記メインメモリへ
の書き戻しを要求するコマンドを上記システムバスに発
行するフラッシュ実行手段とを具備したことを特徴とす
るキャッシュフラッシュ装置。
【請求項８】上記キャッシュメモリは、ｎウェイのセ
ットアソシアティブ型であり、上記更新アドレス記憶手段が備える複数の領域それぞれ
は、ｎ個のキャッシュブロックで形成されるグループと
１対１に対応して設けられることを特徴とする請求項７
記載のキャッシュフラッシュ装置。
【請求項９】バススヌープ機構を有するコピーバック
型のキャッシュメモリを備えた少なくとも１つのプロセ
ッサと、メインメモリと、上記少なくとも１つのプロセ
ッサと上記メインメモリとを接続するシステムバスとを
具備してなる計算機に用いられるキャッシュフラッシュ
装置であって、上記キャッシュメモリ内に確保されたキャッシュブロッ
クのうち、上記メインメモリに書き戻すべきデータを保
持した状態にあるキャッシュブロックであるダーティブ
ロックが保持するデータのアドレスを記憶するための領
域を複数備えた更新アドレス記憶手段と、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する更新アドレス登録手段
と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、書き戻しがあった書き戻しアドレスと書き
戻しを行なった上記プロセッサの識別番号とに基づい
て、上記更新アドレス記憶手段の各領域の中のいずれか
の領域を選択し、その選択した領域内に上記書き戻しア
ドレスと一致する更新アドレスがあるか否かを一定時間
だけ検索し、上記書き戻しアドレスと一致する更新アド
レスが検出された場合、その更新アドレスを削除する更
新アドレス削除手段と、上記更新アドレス登録手段が選択した領域の空きエント
リ数を所定値と比較し、空きエントリ数が上記所定値を
下回るときに、その領域にすでに格納されている更新ア
ドレスの中のいずれか１つを選択し、この選択した更新
アドレスで示される上記ダーティブロックが保持するデ
ータの上記メインメモリへの書き戻しを要求するコマン
ドを上記システムバスに発行するとともに、その更新ア
ドレスが格納されていたエントリを空きエントリとする
エントリ解放手段と、上記プロセッサからの指示に応答して、上記更新アドレ
ス記憶手段に記憶されたすべての更新アドレスを逐次読
み出し、その読み出した更新アドレスで示される上記ダ
ーティブロックが保持するデータの上記メインメモリへ
の書き戻しを要求するコマンドを上記システムバスに発
行するフラッシュ実行手段とを具備したことを特徴とす
るキャッシュフラッシュ装置。
【請求項１０】上記更新アドレス削除手段は、あるア
ドレスで示されるデータを保持するキャッシュブロック
すべてがダーティブロックでないことを示すコマンドを
検知したときに、そのアドレスから上記更新アドレス記
憶手段の各領域の中のいずれかの領域を選択し、その選
択した領域内を検索して上記書き戻しアドレスと一致す
る更新アドレスが検出された場合、その更新アドレスを
削除することを特徴とする請求項９記載のキャッシュフ
ラッシュ装置。
【請求項１１】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなる計算機に用いられるキャッシュフラッシ
ュ装置であって、上記キャッシュメモリ内に確保されたキャッシュブロッ
クのうち、上記メインメモリに書き戻すべきデータを保
持した状態にあるキャッシュブロックであるダーティブ
ロックが保持するデータのアドレスを記憶するための領
域を複数備えた更新アドレス記憶手段と、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する更新アドレス登録手段
と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、書き戻しがあった書き戻しアドレスと書き
戻しを行なった上記プロセッサの識別番号とに基づい
て、上記更新アドレス記憶手段の各領域の中のいずれか
の領域を選択し、その選択した領域内に上記書き戻しア
ドレスと一致する更新アドレスがあるか否かを当該キャ
ッシュフラッシュ装置が次に処理すべきコマンドを検知
するまで検索し、上記書き戻しアドレスと一致する更新
アドレスが検出された場合、その更新アドレスを削除す
る更新アドレス削除手段と、上記更新アドレス登録手段が選択した領域の空きエント
リ数を所定値と比較し、空きエントリ数が上記所定値を
下回るときに、その領域にすでに格納されている更新ア
ドレスの中のいずれか１つを選択し、この選択した更新
アドレスで示される上記ダーティブロックが保持するデ
ータの上記メインメモリへの書き戻しを要求するコマン
ドを上記システムバスに発行するとともに、その更新ア
ドレスが格納されていたエントリを空きエントリとする
エントリ解放手段と、上記プロセッサからの指示に応答して、上記更新アドレ
ス記憶手段に記憶されたすべての更新アドレスを逐次読
み出し、その読み出した更新アドレスで示される上記ダ
ーティブロックが保持するデータの上記メインメモリへ
の書き戻しを要求するコマンドを上記システムバスに発
行するフラッシュ実行手段とを具備したことを特徴とす
るキャッシュフラッシュ装置。
【請求項１２】上記更新アドレス削除手段は、あるア
ドレスで示されるデータを保持するキャッシュブロック
すべてがダーティブロックでないことを示すコマンドを
検知したときに、そのアドレスから上記更新アドレス記
憶手段の各領域の中のいずれかの領域を選択し、その選
択した領域内を検索して上記書き戻しアドレスと一致す
る更新アドレスが検出された場合、その更新アドレスを
削除することを特徴とする請求項１１記載のキャッシュ
フラッシュ装置。
【請求項１３】上記更新アドレス記憶手段が備える複
数の領域それぞれが有するエントリ数は、対応するキャ
ッシュブロックの個数より小さいことを特徴とする請求
項７記載のキャッシュフラッシュ装置。
【請求項１４】上記更新アドレス記憶手段が備える複
数の領域それぞれが有するエントリ数は、対応するキャ
ッシュブロックの個数より小さいことを特徴とする請求
項９記載のキャッシュフラッシュ装置。
【請求項１５】上記更新アドレス記憶手段が備える複
数の領域それぞれが有するエントリ数は、対応するキャ
ッシュブロックの個数より小さいことを特徴とする請求
項１１記載のキャッシュフラッシュ装置。
【請求項１６】上記更新アドレス記憶手段が備える複
数の領域は、上記更新アドレスのみで選択可能であるこ
とを特徴とする請求項１記載のキャッシュフラッシュ装
置。
【請求項１７】上記更新アドレス記憶手段が備える複
数の領域は、上記更新アドレスのみで選択可能であるこ
とを特徴とする請求項７記載のキャッシュフラッシュ装
置。
【請求項１８】上記更新アドレス記憶手段が備える複
数の領域は、上記更新アドレスのみで選択可能であるこ
とを特徴とする請求項９記載のキャッシュフラッシュ装
置。
【請求項１９】上記更新アドレス記憶手段が備える複
数の領域は、上記更新アドレスのみで選択可能であるこ
とを特徴とする請求項１１記載のキャッシュフラッシュ
装置。
【請求項２０】上記更新アドレス記憶手段は、上記ダ
ーティブロックが保持するデータのアドレスを記憶する
ための領域それぞれに対応した上記ダーティブロックの
数を保持するためのダーティブロックカウンタを有し、上記更新アドレス登録手段は、上記選択した領域に対応
した上記ダーティブロックカウンタをインクリメントす
るインクリメント手段を有し、上記システムバスの監視によって上記ダーティブロック
が保持するデータの上記メインメモリへの書き戻しを検
知し、その書き戻しアドレスと書き戻しを行なった上記
プロセッサの識別番号とから上記更新アドレス記憶手段
の各領域の中のいずれかの領域を選択し、その選択した
領域に対応した上記ダーティブロックカウンタをデクリ
メントするデクリメント手段と、このデクリメント手段のデクリメントによって上記ダー
ティブロックカウンタが初期値になったときに、そのダ
ーティブロックカウンタに対応する領域の中の更新アド
レスが格納されたエントリをすべて空きエントリとする
エントリ一括解放手段とを具備したことを特徴とする請
求項７記載のキャッシュフラッシュ装置。
【請求項２１】上記更新アドレス記憶手段は、上記ダ
ーティブロックが保持するデータのアドレスを記憶する
ための領域それぞれに対応した上記ダーティブロックの
数を保持するためのダーティブロックカウンタを有し、上記更新アドレス登録手段は、上記選択した領域に対応
した上記ダーティブロックカウンタをインクリメントす
るインクリメント手段を有し、上記更新アドレス削除手段は、上記選択した領域に対応
した上記ダーティブロックカウンタをデクリメントする
デクリメント手段を有し、このデクリメント手段のデクリメントによって上記ダー
ティブロックカウンタが初期値になったときに、そのダ
ーティブロックカウンタに対応する領域に格納された更
新アドレスをすべて削除する一括削除手段を具備したこ
とを特徴とする請求項９記載のキャッシュフラッシュ装
置。
【請求項２２】上記更新アドレス記憶手段は、上記ダ
ーティブロックが保持するデータのアドレスを記憶する
ための領域それぞれに対応した上記ダーティブロックの
数を保持するためのダーティブロックカウンタを有し、上記更新アドレス登録手段は、上記選択した領域に対応
した上記ダーティブロックカウンタをインクリメントす
るインクリメント手段を有し、上記更新アドレス削除手段は、上記選択した領域に対応
した上記ダーティブロックカウンタをデクリメントする
デクリメント手段を有し、このデクリメント手段のデクリメントによって上記ダー
ティブロックカウンタが初期値になったときに、そのダ
ーティブロックカウンタに対応する領域に格納された更
新アドレスをすべて削除する一括削除手段を具備したこ
とを特徴とする請求項１１記載のキャッシュフラッシュ
装置。
【請求項２３】上記エントリ解放手段は、上記更新ア
ドレス記憶手段が備えた複数の領域の中のいずれかの領
域に格納されている更新アドレスの個数が、その領域に
対応する上記ダーティブロックカウンタの値が予め定め
られた値を越えて多くなったときに、その領域にすでに
格納されている更新アドレスの中のいずれか１つを選択
し、この選択した更新アドレスで示される上記ダーティ
ブロックが保持するデータの上記メインメモリへの書き
戻しを要求するコマンドを上記システムバスに発行する
とともに、その更新アドレスが格納されていたエントリ
を空きエントリとすることを特徴とする請求項２０記載
のキャッシュフラッシュ装置。
【請求項２４】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項１記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストの上記メインメモリへの格納および上記
キャッシュフラッシュ装置の上記フラッシュ実行手段が
実行するすべてのダーティブロックが保持するデータの
上記メインメモリへの書き戻しを含むチェックポイント
作成手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項２５】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項２のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストの上記メインメモリへの格納および上記
キャッシュフラッシュ装置の上記フラッシュ実行手段が
実行するすべてのダーティブロックが保持するデータの
上記メインメモリへの書き戻しを含むチェックポイント
作成手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項２６】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項３記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項２７】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項７記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項２８】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項８記載のキャッシュフラッシュ装置と、上記キャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項２９】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項９記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項３０】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項１０記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項３１】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項１１記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項３２】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項１２記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項３３】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項１３記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項３４】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項１４記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項３５】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項１５記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項３６】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項１６記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項３７】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項１７記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項３８】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項１８記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項３９】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項１９記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項４０】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項２０記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項４１】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項２１記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項４２】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項２２記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項４３】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項２３記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納および上記キャ
ッシュフラッシュ装置の上記フラッシュ実行手段が実行
するすべてのダーティブロックが保持するデータの上記
メインメモリへの書き戻しを含むチェックポイント作成
手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項４４】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項４記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストの上記メインメモリへの格納および上記
キャッシュフラッシュ装置の上記更新アドレス読み出し
手段を介して上記更新アドレスを取得し、その取得した
更新アドレスで示されるデータを上記キャッシュメモリ
から上記メインメモリへ書き戻すための命令列を実行す
ることによるすべてのダーティブロックが保持するデー
タの上記メインメモリへの書き戻しを含むチェックポイ
ント作成手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項４５】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項５記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストの上記メインメモリへの格納および上記
キャッシュフラッシュ装置の上記更新アドレス読み出し
手段を介して上記更新アドレスを取得し、その取得した
更新アドレスで示されるデータを上記キャッシュメモリ
から上記メインメモリへ書き戻すための命令列を実行す
ることによるすべてのダーティブロックが保持するデー
タの上記メインメモリへの書き戻しを含む上記チェック
ポイント作成手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項４６】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなり、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、請求項６記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストの上記メインメモリへの格納および上記
キャッシュフラッシュ装置の上記更新アドレス読み出し
手段を介して上記更新アドレスを取得し、その取得した
更新アドレスで示されるデータを上記キャッシュメモリ
から上記メインメモリへ書き戻すための命令列を実行す
ることによるすべてのダーティブロックが保持するデー
タの上記メインメモリへの書き戻しを含む上記チェック
ポイント作成手段と、故障が発生したときに、直前に採取したチェックポイン
ト時点に上記メインメモリを復元し、この復元された上
記メインメモリに保持された情報を用いてデータ処理を
再開するロールバックリカバリ手段とを具備したことを
特徴とする計算機システム。
【請求項４７】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項１記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項４８】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新観測手段が送信したコマンドを受信し
て、上記第２の計算機のメインメモリに対して上記第１
の計算機と同様の書き込みコマンドを発行するメモリ更
新手段とを備え、断した処理を再開始するためのチェッ
クポイントを定期的に採取する計算機システムであっ
て、上記第１の計算機は、請求項２記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項４９】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項３記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項５０】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項７記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備してなることを特徴と
する計算機システム。
【請求項５１】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項８記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項５２】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新観測手段が送信したコマンドを受信し
て、上記第２の計算機のメインメモリに対して上記第１
の計算機と同様の書き込みコマンドを発行するメモリ更
新手段とを備え、中断した処理を再開始するためのチェ
ックポイントを定期的に採取する計算機システムであっ
て、上記第１の計算機は、請求項９記載のキャッシュフラッシュ装置と、上記キャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項５３】少なくとも第１および第２の計算機
と、上記第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項１０記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項５４】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項１１記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項５５】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項１２記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項５６】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項１３記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項５７】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項１４記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項５８】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項１５記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項５９】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項１６記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項６０】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項１７記載のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項６１】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項１８のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項６２】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項１９のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項６３】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項２０のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項６４】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを具備
し、中断した処理を再開始するためのチェックポイント
を定期的に採取する計算機システムであって、上記第１の計算機は、請求項２１のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項６５】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項２２のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項６６】少なくとも第１および第２の計算機
と、この第１の計算機で発生したメインメモリへの書き
込みコマンドを捉えて蓄積し、上記第１の計算機から指
示されたときに、上記蓄積したコマンドを上記第２の計
算機に送信するメモリ更新観測手段と、このメモリ更新
観測手段が送信したコマンドを受信して、上記第２の計
算機のメインメモリに対して上記第１の計算機と同様の
書き込みコマンドを発行するメモリ更新手段とを備え、
中断した処理を再開始するためのチェックポイントを定
期的に採取する計算機システムであって、上記第１の計算機は、請求項２３のキャッシュフラッシュ装置と、このキャッシュフラッシュ装置に更新アドレスの捕捉を
させながら通常のデータ処理を実行するデータ処理手段
と、上記プロセッサすべてが同期して実行するデータ処理中
のコンテキストのメインメモリへの格納、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段が実行する
すべてのダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻し、および上記メモリ更新観測手段
に対する上記蓄積したコマンドの上記第２の計算機への
送信指示を含むチェックポイント採取手段とを具備し、上記第２の計算機は、上記メモリ更新手段が所定の時間を越えて上記メモリ更
新観測手段からコマンドを受信しなかったときに、デー
タ処理を開始する待機手段を具備したことを特徴とする
計算機システム。
【請求項６７】上記データ処理手段は、上記キャッシ
ュフラッシュ装置の上記フラッシュ実行手段を起動させ
る処理を含むことを特徴とする請求項２４乃至４５、請
求項４７乃至６６のいずれか１項に記載の計算機システ
ム。
【請求項６８】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなる計算機に用いられ、上記メインメモリに書き戻すべきデータを保持した状態
にあるキャッシュブロックであるダーティブロックが保
持するデータのアドレスを記憶するための領域を複数備
えた更新アドレス記憶手段を有するキャッシュフラッシ
ュ装置を制御するためのプログラムを記録した記録媒体
であって、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記キャッシュメモリ内に確保
されたキャッシュブロックのうち、上記更新アドレス記
憶手段の各領域の中のいずれかの領域を選択し、その選
択した領域に上記更新アドレスを格納する手順と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、データの書き戻しがあった書き戻しアドレ
スと書き戻しを行なった上記プロセッサの識別番号とに
基づいて、上記更新アドレス記憶手段の各領域の中のい
ずれかの領域を選択し、その選択した領域に格納された
上記書き戻しアドレスと一致する更新アドレスを削除す
る手順と、上記プロセッサからの指示に応答して、上記更新アドレ
ス記憶手段に記憶されたすべての更新アドレスを逐次読
み出し、その読み出した更新アドレスで示される上記ダ
ーティブロックが保持するデータの上記メインメモリへ
の書き戻しを要求するコマンドを上記システムバスに発
行する手順とを実行させるプログラムを記録したコンピ
ュータ読み取り可能な記録媒体。
【請求項６９】バススヌープ機構を有するコピーバッ
ク型でダイレクトマップ方式のキャッシュメモリを備え
た少なくとも１つのプロセッサと、メインメモリと、上
記少なくとも１つのプロセッサと上記メインメモリとを
接続するシステムバスとを具備してなる計算機に用いら
れ、上記キャッシュメモリ内に確保されたキャッシュブロッ
クそれぞれに対応して設けられ、上記メインメモリに書
き戻すべきデータを保持した状態にあるキャッシュブロ
ックであるダーティブロックが保持するデータのアドレ
スを記憶するための領域であって、それぞれが１つのエ
ントリを有してなる領域を複数備えた更新アドレス記憶
手段を有するキャッシュフラッシュ装置を制御するため
のプログラムを記録した記録媒体であって、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する手順と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、その書き戻しがあった書き戻しアドレスと
書き戻しを行なったプロセッサの識別番号とに基づい
て、上記更新アドレス記憶手段の各領域の中のいずれか
の領域を選択し、その選択した領域に格納された更新ア
ドレスと上記書き戻しアドレスとを比較し、両者が一致
するときに、その選択した領域に格納された更新アドレ
スを削除する手順と、上記プロセッサからの指示に応答して、上記更新アドレ
ス記憶手段に記憶されたすべての更新アドレスを逐次読
み出し、その読み出した更新アドレスで示される上記ダ
ーティブロックが保持するデータの上記メインメモリへ
の書き戻しを要求するコマンドを上記システムバスに発
行する手順とを実行させるプログラムを記録したコンピ
ュータ読み取り可能な記録媒体。
【請求項７０】バススヌープ機構を有するコピーバッ
ク型でダイレクトマップ方式のキャッシュメモリを備え
た少なくとも１つのプロセッサと、メインメモリと、上
記少なくとも１つのプロセッサと上記メインメモリとを
接続するシステムバスとを具備してなる計算機に用いら
れ、上記キャッシュメモリ内に確保されるキャッシュブロッ
クそれぞれに対応して設けられ、上記メインメモリに書
き戻すべきデータを保持した状態にあるキャッシュブロ
ックであるダーティブロックが保持するデータのアドレ
スを記憶するための領域であって、それぞれが１つのエ
ントリを有してなる領域およびこの領域に対応して設け
られるカウンタを複数備えた更新アドレス記憶手段を有
するキャッシュフラッシュ装置を制御するためのプログ
ラムを記録した記録媒体であって、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段が備
えた複数の領域の中のいずれかの領域を選択し、その選
択した領域にその更新アドレスを格納するとともに、そ
の領域に対応する上記カウンタをインクリメントする手
順と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、その書き戻しがあった書き戻しアドレスと
書き戻しを行なった上記プロセッサの識別番号とに基づ
いて、上記更新アドレス記憶手段の各領域の中のいずれ
かの領域を選択し、その選択した領域に対応する上記カ
ウンタをデクリメントする手順と、上記プロセッサからの指示に応答して、上記更新アドレ
ス記憶手段の各領域のうち、その領域に対応する上記カ
ウンタの値が初期値でない領域に格納された更新アドレ
スを逐次読み出し、その読み出した更新アドレスで示さ
れる上記ダーティブロックが保持するデータの上記メイ
ンメモリへの書き戻しを要求するコマンドを上記システ
ムバスに発行する手順とを実行させるプログラムを記録
したコンピュータ読み取り可能な記録媒体。
【請求項７１】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなる計算機に用いられ、上記キャッシュメモリ内に確保されたキャッシュブロッ
クのうち、上記メインメモリに書き戻すべきデータを保
持した状態にあるキャッシュブロックであるダーティブ
ロックが保持するデータのアドレスを記憶するための領
域を複数備えた更新アドレス記憶手段を有するキャッシ
ュフラッシュ装置を制御するためのプログラムを記録し
た記録媒体であって、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する手順と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、データの書き戻しがあった書き戻しアドレ
スと書き戻しを行なった上記プロセッサの識別番号とに
基づいて、上記更新アドレス記憶手段の各領域の中のい
ずれかの領域を選択し、その選択した領域に格納された
上記書き戻しアドレスと一致する更新アドレスを削除す
る手順と、上記更新アドレス記憶手段に記憶されたすべての更新ア
ドレスを逐次読み出し、その読み出した更新アドレスを
上記プロセッサが順次読み出せるように用意する手順と
を実行させるプログラムを記録したコンピュータ読み取
り可能な記録媒体。
【請求項７２】バススヌープ機構を有するコピーバッ
ク型でダイレクトマップ方式のキャッシュメモリを備え
た少なくとも１つのプロセッサと、メインメモリと、上
記少なくとも１つのプロセッサと上記メインメモリとを
接続するシステムバスとを具備してなる計算機に用いら
れ、上記キャッシュメモリ内に確保されたキャッシュブロッ
クそれぞれに対応して設けられ、上記メインメモリに書
き戻すべきデータを保持した状態にあるキャッシュブロ
ックであるダーティブロックが保持するデータのアドレ
スを記憶するための領域であって、それぞれが１つのエ
ントリを有してなる領域を複数備えた更新アドレス記憶
手段を有するキャッシュフラッシュ装置を制御するため
のプログラムを記録した記録媒体であって、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する手順と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、その書き戻しがあった書き戻しアドレスと
書き戻しを行なった上記プロセッサの識別番号とに基づ
いて、上記更新アドレス記憶手段の各領域の中のいずれ
かの領域を選択し、その選択した領域に格納された更新
アドレスと上記書き戻しアドレスとを比較し、両者が一
致するときに、その選択した領域に格納された更新アド
レスを削除する手順と、上記更新アドレス記憶手段に記憶されたすべての更新ア
ドレスを逐次読み出し、その読み出した更新アドレスを
上記プロセッサが順次読み出せるように用意する手順と
を実行させるプログラムを記録したコンピュータ読み取
り可能な記録媒体。
【請求項７３】バススヌープ機構を有するコピーバッ
ク型でダイレクトマップ方式のキャッシュメモリを備え
た少なくとも１つのプロセッサと、メインメモリと、上
記少なくとも１つのプロセッサと上記メインメモリとを
接続するシステムバスとを具備してなる計算機に用いら
れ、上記キャッシュメモリ内に確保されるキャッシュブロッ
クそれぞれに対応して設けられ、上記メインメモリに書
き戻すべきデータを保持した状態にあるキャッシュブロ
ックであるダーティブロックが保持するデータのアドレ
スを記憶するための領域であって、それぞれが１つのエ
ントリを有してなる領域およびこの領域に対応して設け
られるカウンタを複数備えた更新アドレス記憶手段を有
するキャッシュフラッシュ装置を制御するためのプログ
ラムを記録した記録媒体であって、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
にその更新アドレスを格納するとともに、その領域に対
応する上記カウンタをインクリメントする手順と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、その書き戻しがあった書き戻しアドレスと
書き戻しを行なった上記プロセッサの識別番号とに基づ
いて、上記更新アドレス記憶手段の各領域の中のいずれ
かの領域を選択し、その選択した領域に対応する上記カ
ウンタをデクリメントする手順と、上記更新アドレス記憶手段が備えた領域のうち、その領
域に対応するカウンタの値が初期値でない領域に格納さ
れた更新アドレスを逐次読み出し、その読み出した更新
アドレスを上記プロセッサが順次読み出せるように用意
する手順とを実行させるプログラムを記録したコンピュ
ータ読み取り可能な記録媒体。
【請求項７４】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなる計算機に用いられ、上記キャッシュメモリ内に確保されたキャッシュブロッ
クのうち、上記メインメモリに書き戻すべきデータを保
持した状態にあるキャッシュブロックであるダーティブ
ロックが保持するデータのアドレスを記憶するための領
域を複数備えた更新アドレス記憶手段を有するキャッシ
ュフラッシュ装置を制御するためのプログラムを記録し
た記録媒体であって、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する手順と、上記データ更新時に選択した領域の空きエントリ数を所
定値と比較し、空きエントリ数が上記所定値を下回ると
きに、その領域にすでに格納されている更新アドレスの
中のいずれか１つを選択し、この選択した更新アドレス
で示される上記ダーティブロックが保持するデータの上
記メインメモリへの書き戻しを要求するコマンドを上記
システムバスに発行するとともに、その更新アドレスが
格納されていたエントリを空きエントリとする手順と、上記プロセッサからの指示に応答して、上記更新アドレ
ス記憶手段に記憶されたすべての更新アドレスを逐次読
み出し、その読み出した更新アドレスで示される上記ダ
ーティブロックが保持するデータの上記メインメモリへ
の書き戻しを要求するコマンドを上記システムバスに発
行する手順とを実行させるプログラムを記録したコンピ
ュータ読み取り可能な記録媒体。
【請求項７５】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなる計算機に用いられ、上記キャッシュメモリ内に確保されたキャッシュブロッ
クのうち、上記メインメモリに書き戻すべきデータを保
持した状態にあるキャッシュブロックであるダーティブ
ロックが保持するデータのアドレスを記憶するための領
域を複数備えた更新アドレス記憶手段を有するキャッシ
ュフラッシュ装置を制御するためのプログラムを記録し
た記録媒体であって、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する手順と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、書き戻しがあった書き戻しアドレスと書き
戻しを行なった上記プロセッサの識別番号とに基づい
て、上記更新アドレス記憶手段の各領域の中のいずれか
の領域を選択し、その選択した領域内に上記書き戻しア
ドレスと一致する更新アドレスがあるか否かを一定時間
だけ検索し、上記書き戻しアドレスと一致する更新アド
レスが検出された場合、その更新アドレスを削除する手
順と、上記データ更新時に選択した領域の空きエントリ数を所
定値と比較し、空きエントリ数が上記所定値を下回ると
きに、その領域にすでに格納されている更新アドレスの
中のいずれか１つを選択し、この選択した更新アドレス
で示される上記ダーティブロックが保持するデータの上
記メインメモリへの書き戻しを要求するコマンドを上記
システムバスに発行するとともに、その更新アドレスが
格納されていたエントリを空きエントリとする手順と、上記プロセッサからの指示に応答して、上記更新アドレ
ス記憶手段に記憶されたすべての更新アドレスを逐次読
み出し、その読み出した更新アドレスで示される上記ダ
ーティブロックが保持するデータの上記メインメモリへ
の書き戻しを要求するコマンドを上記システムバスに発
行する手順とを実行させるプログラムを記録したコンピ
ュータ読み取り可能な記録媒体。
【請求項７６】バススヌープ機構を有するコピーバッ
ク型のキャッシュメモリを備えた少なくとも１つのプロ
セッサと、メインメモリと、上記少なくとも１つのプロ
セッサと上記メインメモリとを接続するシステムバスと
を具備してなる計算機に用いられ、上記キャッシュメモリ内に確保されたキャッシュブロッ
クのうち、上記メインメモリに書き戻すべきデータを保
持した状態にあるキャッシュブロックであるダーティブ
ロックが保持するデータのアドレスを記憶するための領
域を複数備えた更新アドレス記憶手段を有するキャッシ
ュフラッシュ装置を制御するためのプログラムを記録し
た記録媒体であって、上記システムバスを監視することにより上記キャッシュ
メモリ上でのデータ更新を検知し、データ更新があった
更新アドレスとデータ更新を行なった上記プロセッサの
識別番号とに基づいて、上記更新アドレス記憶手段の各
領域の中のいずれかの領域を選択し、その選択した領域
に上記更新アドレスを格納する手順と、上記システムバスを監視することにより上記ダーティブ
ロックが保持するデータの上記メインメモリへの書き戻
しを検知し、書き戻しがあった書き戻しアドレスと書き
戻しを行なった上記プロセッサの識別番号とに基づい
て、上記更新アドレス記憶手段の各領域の中のいずれか
の領域を選択し、その選択した領域内に上記書き戻しア
ドレスと一致する更新アドレスがあるか否かを当該キャ
ッシュフラッシュ装置が次に処理すべきコマンドを検知
するまで検索し、上記書き戻しアドレスと一致する更新
アドレスが検出された場合、その更新アドレスを削除す
る手順と、上記データの更新時に選択した領域の空きエントリ数を
所定値と比較し、空きエントリ数が上記所定値を下回る
ときに、その領域にすでに格納されている更新アドレス
の中のいずれか１つを選択し、この選択した更新アドレ
スで示される上記ダーティブロックが保持するデータの
上記メインメモリへの書き戻しを要求するコマンドを上
記システムバスに発行するとともに、その更新アドレス
が格納されていたエントリを空きエントリとする手順
と、上記プロセッサからの指示に応答して、上記更新アドレ
ス記憶手段に記憶されたすべての更新アドレスを逐次読
み出し、その読み出した更新アドレスで示される上記ダ
ーティブロックが保持するデータの上記メインメモリへ
の書き戻しを要求するコマンドを上記システムバスに発
行する手順とを実行させるプログラムを記録したコンピ
ュータ読み取り可能な記録媒体。