JP2000339953A - Ｄｒａｍリフレッシュ制御回路 - Google Patents

Ｄｒａｍリフレッシュ制御回路

Info

Publication number
JP2000339953A
JP2000339953A JP11147978A JP14797899A JP2000339953A JP 2000339953 A JP2000339953 A JP 2000339953A JP 11147978 A JP11147978 A JP 11147978A JP 14797899 A JP14797899 A JP 14797899A JP 2000339953 A JP2000339953 A JP 2000339953A
Authority
JP
Japan
Prior art keywords
dram
refresh
row
information
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11147978A
Other languages
English (en)
Inventor
Shigeo Hayashi
茂生 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP11147978A priority Critical patent/JP2000339953A/ja
Publication of JP2000339953A publication Critical patent/JP2000339953A/ja
Pending legal-status Critical Current

Links

Classifications

    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Memory System (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】本発明はＤＲＡＭのリフレッシュ動作での電力
消費を削減するＤＲＡＭリフレッシュ制御回路を提供す
る。 【解決手段】ＤＲＡＭリフレッシュ回路１は、リフレッ
シュタイマ２からのリフレッシュ要求を、ＣＰＵによる
アクセスとの調停を競合制御回路３でとった後、リフレ
ッシュアドレスカウンタ６とＲＡＳ発生回路５に与え、
リフレッシュアドレスカウンタ６はファイル管理メモリ
１０にリフレッシュアドレスを出力する。ファイル管理
メモリ１０はＤＲＡＭ１１の各行毎に有効情報の有無を
示す有効情報存在ビットを記憶して、リフレッシュ行に
対応する番地の有効情報存在ビットをＲＡＳ発生回路５
に出力する。ＲＡＳ発生回路５は、有効情報存在ビット
が入力されると、ＤＲＡＭ１１にＲＡＳを出力してＤＲ
ＡＭ１１のリフレッシュ対象行をリフレッシュするが、
有効情報存在ビットが入力されないと、ＲＡＳを発生せ
ず、ＤＲＡＭ１１のリフレッシュを行わず、電力消費も
抑制される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭリフレッ
シュ制御回路に関し、詳細には、ＤＲＡＭのリフレッシ
ュ動作での電力消費を削減し、バックアップ時間を長く
するＤＲＡＭリフレッシュ制御回路に関する。
【０００２】
【従来の技術】ＤＲＡＭは、その記憶内容を保持するた
めにリフレッシュを必要とする。したがって、ＤＲＡＭ
のリフレッシュには、それなりの電力消費を伴うため、
ＤＲＡＭのリフレッシュで消費する電力を低減する技術
が従来から提案されている。
【０００３】例えば、米国特許５,４６９,５５９号公報
には、ＰＣ等のメインメモリとして用いられるＤＲＡＭ
のリフレッシュ動作を行うに当たって、有効な情報が記
憶されていない行についてはリフレッシュを行わないよ
うにして消費電力を低減する技術が提案されており、こ
の技術は、携帯用パーソナルコンピュータ等のバッテリ
駆動されるパーソナルコンピュータにおいて、バッテリ
による使用時間を長くするために、ＤＲＡＭのリフレッ
シュでの電力消費の低減を図っている。この公報では、
具体的には、ＤＲＡＭのリフレッシュを行毎に行うが、
各行エリアに有効な情報が存在するかどうかを記憶する
専用のメモリ（ＳＲＡＭ）を設け、このＳＲＡＭのアド
レスをＤＲＡＭの各行アドレスに対応させ、ＳＲＡＭの
各番地にＤＲＡＭの有効情報の存在を示す情報ビットを
書き込む。このＳＲＡＭへの情報ビットの書込は、ＯＳ
等がＤＲＡＭにアクセスしたときにＤＲＡＭアクセスと
は別にその内容を更新する。ＳＲＡＭのアドレス入力
は、ＣＰＵからのアクセスの他にリフレッシュカウンタ
出力も受けつけるようにマルチプレクスされており、リ
フレッシュサイクル時にはリフレッシュカウンタによっ
て選択されて、リフレッシュアドレスに対応した有効情
報の有無を示す情報ビットがＳＲＡＭから読み出され
る。読み出された信号はＲＡＳパルス発生回路へのゲー
ト信号となり、有効情報が存在しないＤＲＡＭの行につ
いてはリフレッシュ動作が行われない。
【０００４】
【発明が解決しようとする課題】しかしながら、パーソ
ナルコンピュータ等においては一般にＨＤＤ等の不揮発
記憶装置を用いるため、パーソナルコンピュータの電源
スイッチを切った状態においてＤＲＡＭの記憶内容をバ
ックアップする必要が少ない。そのため、上記の公報記
載の従来技術は、パーソナルコンピュータ等の使用状態
における消費電力の低減をねらいとしているが、使用者
がジョブを走らせている状態においてはメインメモリと
してのＤＲＡＭに対するアクセスが頻繁であるため、リ
フレッシュ動作の工夫による電力低減効果は相対的に小
さい。
【０００５】したがって、上記従来技術は電源はオンで
あるが使用者がジョブを走らせていないスタンバイ状態
における消費電力低減効果を期待するものであるといえ
る。
【０００６】ところが、ファクシミリ等の画像形成装置
においては、ＤＲＡＭを画像記憶用メモリとして用い、
このＤＲＡＭを電源オフ時にバックアップする場合、Ｄ
ＲＡＭのリフレッシュ動作に伴う電力消費を抑えること
は、以下のように、大きな効果を有する。
【０００７】すなわち、ファクシミリ装置等の画像情報
を扱う装置においては、画像情報を記憶するメモリとし
て一般的にＤＲＡＭが使用されている。ＤＲＡＭは、本
来、揮発性であるが、不意の停電等の電源オフに対する
備え等の要請から、ＤＲＡＭにある程度の不揮発性を付
与するために、バッテリバックアップを行う。
【０００８】しかし、ＤＲＡＭは、バッテリバックアッ
プの対象として多用されているＳＲＡＭと異なり、基本
的にコンデンサメモリであるため、バックアップモード
においても記憶セル中の電荷を定期的に回復させるリフ
レッシュ動作が必要であり、リフレッシュに伴う電力消
費が避けられない。
【０００９】そのため、バックアップできる時間は、高
々１時間余りというのが普通であり、ＤＲＡＭのバック
アップ時間を延長するために、ＤＲＡＭのリフレッシュ
動作による電力消費を小さくすることが要望されてい
る。
【００１０】そこで、請求項１記載の発明は、ＤＲＡＭ
を行アドレス単位に分割してＤＲＡＭにファイルシステ
ムを構成し当該各行アドレスによって示されるＤＲＡＭ
のメモリブロックのファイルシステムに関する情報を記
憶するファイル管理用メモリに、ＤＲＡＭの各行につい
て当該行のメモリブロックに有効情報が存在するか否か
を示す有効情報有無情報を記憶し、ＤＲＡＭを行単位で
リフレッシュする際、ファイル管理用メモリの有効情報
有無情報に基づいて、ＤＲＡＭの各行毎にリフレッシュ
を行うか否かを制御することにより、ＤＲＡＭへのアク
セスを管理するためのファイル管理メモリとＤＲＡＭの
リフレッシュを管理するためのメモリとを兼用するとと
もに、従来のようにＤＲＡＭの有効情報の存在をリフレ
ッシュ行毎に記憶するリフレッシュ専用メモリへの書き
込みをＤＲＡＭアクセスとは別に行うことなく、一つの
ファイル管理用メモリへのアクセスと有効情報有無情報
の書き込みを行って、ＤＲＡＭの有効情報の存在する行
のみをリフレッシュし、余分な動作を削減して、ＤＲＡ
Ｍのリフレッシュ動作による電力消費をより一層削減す
るとともに、メモリを削減して簡単な構成でかつ安価な
ＤＲＡＭリフレッシュ制御回路を提供することを目的と
している。
【００１１】請求項２記載の発明は、ＤＲＡＭを行アド
レス単位に分割してＤＲＡＭにファイルシステムを構成
し当該各行アドレスによって示されるＤＲＡＭのメモリ
ブロックのファイルシステムに関する情報を記憶するフ
ァイル管理用メモリに基づいて記憶する有効情報がファ
イル管理されるＤＲＡＭを行単位にリフレッシュする
際、ファイル管理用メモリのＤＲＡＭの各行のファイル
システムに関する情報の情報ワードの数値に基づいて、
ＤＲＡＭの当該行のメモリブロックに有効情報があるか
否かを判別して、ＤＲＡＭの各行毎にリフレッシュを行
うか否かを制御することにより、ＤＲＡＭのリフレッシ
ュを管理するためのメモリを設けることなく、ＤＲＡＭ
へのアクセスを管理するためのファイル管理メモリのフ
ァイルシステムに関する情報ワードに基づいて、ＤＲＡ
Ｍの各行毎に有効情報の有無を判別して、有効情報の存
在する行のみをリフレッシュし、ファイル管理メモリへ
の記憶情報量の削減と余分な動作の削減を行って、メモ
リを有効活用しつつ、ＤＲＡＭのリフレッシュ動作によ
る電力消費をより一層削減するとともに、メモリを削減
してより一層簡単な構成でかつ安価なＤＲＡＭリフレッ
シュ制御回路を提供することを目的としている。
【００１２】請求項３記載の発明は、ＤＲＡＭ、ファイ
ル管理用メモリおよびその他の必要な回路がバッテリバ
ックアップさたものとすることにより、バッテリバック
アップされている場合に、リフレッシュによる消費電力
を削減して、ＤＲＡＭのバックアップ時間を長くするこ
とのできるＤＲＡＭリフレッシュ制御回路を提供するこ
とを目的としている。
【００１３】
【課題を解決するための手段】請求項１記載の発明のＤ
ＲＡＭリフレッシュ制御回路は、ＤＲＡＭを行アドレス
単位に分割してＤＲＡＭにファイルシステムを構成し当
該各行アドレスによって示されるＤＲＡＭのメモリブロ
ックのファイルシステムに関する情報を記憶するファイ
ル管理用メモリに基づいて記憶する有効情報がファイル
管理されるＤＲＡＭを行単位にリフレッシュするＤＲＡ
Ｍリフレッシュ制御回路において、前記ファイル管理用
メモリに、前記ＤＲＡＭの各行について当該行のメモリ
ブロックに前記有効情報が存在するか否かを示す有効情
報有無情報を記憶し、前記ＤＲＡＭを行単位でリフレッ
シュする際、前記ファイル管理用メモリの前記有効情報
有無情報に基づいて、前記ＤＲＡＭの各行毎にリフレッ
シュを行うか否かを制御することにより、上記目的を達
成している。
【００１４】上記構成によれば、ＤＲＡＭを行アドレス
単位に分割してＤＲＡＭにファイルシステムを構成し当
該各行アドレスによって示されるＤＲＡＭのメモリブロ
ックのファイルシステムに関する情報を記憶するファイ
ル管理用メモリに、ＤＲＡＭの各行について当該行のメ
モリブロックに有効情報が存在するか否かを示す有効情
報有無情報を記憶し、ＤＲＡＭを行単位でリフレッシュ
する際、ファイル管理用メモリの有効情報有無情報に基
づいて、ＤＲＡＭの各行毎にリフレッシュを行うか否か
を制御しているので、ＤＲＡＭへのアクセスを管理する
ためのファイル管理メモリとＤＲＡＭのリフレッシュを
管理するためのメモリとを兼用することができるととも
に、従来のようにＤＲＡＭの有効情報の存在をリフレッ
シュ行毎に記憶するリフレッシュ専用メモリへの書き込
みをＤＲＡＭアクセスとは別に行うことなく、一つのフ
ァイル管理用メモリへのアクセスと有効情報有無情報の
書き込みを行って、ＤＲＡＭの有効情報の存在する行の
みをリフレッシュすることができ、余分な動作を削減し
て、ＤＲＡＭのリフレッシュ動作による電力消費をより
一層削減することができるとともに、メモリを削減して
ＤＲＡＭリフレッシュ制御回路を簡単な構成でかつ安価
なものとすることができる。
【００１５】請求項２記載の発明のＤＲＡＭリフレッシ
ュ制御回路は、ＤＲＡＭを行アドレス単位に分割してＤ
ＲＡＭにファイルシステムを構成し当該各行アドレスに
よって示されるＤＲＡＭのメモリブロックのファイルシ
ステムに関する情報を記憶するファイル管理用メモリに
基づいて記憶する有効情報がファイル管理されるＤＲＡ
Ｍを行単位にリフレッシュするＤＲＡＭリフレッシュ制
御回路において、前記ＤＲＡＭを行単位でリフレッシュ
する際、前記ファイル管理用メモリの前記ＤＲＡＭの各
行の前記ファイルシステムに関する情報の情報ワードの
数値に基づいて、前記ＤＲＡＭの当該行のメモリブロッ
クに前記有効情報があるか否かを判別して、前記ＤＲＡ
Ｍの各行毎にリフレッシュを行うか否かを制御すること
により、上記目的を達成している。
【００１６】上記構成によれば、ＤＲＡＭを行アドレス
単位に分割してＤＲＡＭにファイルシステムを構成し当
該各行アドレスによって示されるＤＲＡＭのメモリブロ
ックのファイルシステムに関する情報を記憶するファイ
ル管理用メモリに基づいて記憶する有効情報がファイル
管理されるＤＲＡＭを行単位にリフレッシュする際、フ
ァイル管理用メモリのＤＲＡＭの各行のファイルシステ
ムに関する情報の情報ワードの数値に基づいて、ＤＲＡ
Ｍの当該行のメモリブロックに有効情報があるか否かを
判別して、ＤＲＡＭの各行毎にリフレッシュを行うか否
かを制御しているので、ＤＲＡＭのリフレッシュを管理
するためのメモリを設けることなく、ＤＲＡＭへのアク
セスを管理するためのファイル管理メモリのファイルシ
ステムに関する情報ワードに基づいて、ＤＲＡＭの各行
毎に有効情報の有無を判別して、有効情報の存在する行
のみをリフレッシュすることができ、ファイル管理メモ
リへの記憶情報量の削減と余分な動作の削減を行って、
メモリを有効活用しつつ、ＤＲＡＭのリフレッシュ動作
による電力消費をより一層削減することができるととも
に、メモリを削減してＤＲＡＭリフレッシュ制御回路を
より一層簡単な構成でかつ安価なものとすることができ
る。
【００１７】上記各場合において、例えば、請求項３に
記載するように、前記ＤＲＡＭリフレッシュ制御回路
は、前記ＤＲＡＭ、ファイル管理用メモリおよびその他
の必要な回路がバッテリバックアップされていてもよ
い。
【００１８】上記構成によれば、ＤＲＡＭ、ファイル管
理用メモリおよびその他の必要な回路がバッテリバック
アップさたものとしているので、バッテリバックアップ
されている場合に、リフレッシュによる消費電力を削減
して、ＤＲＡＭのバックアップ時間を長くすることがで
きる。
【００１９】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。なお、以下に述
べる実施の形態は、本発明の好適な実施の形態であるか
ら、技術的に好ましい種々の限定が付されているが、本
発明の範囲は、以下の説明において特に本発明を限定す
る旨の記載がない限り、これらの態様に限られるもので
はない。
【００２０】図１は、本発明のＤＲＡＭリフレッシュ制
御回路の第１の実施の形態を示す図であり、本実施の形
態は、ＤＲＡＭのメモリブロックのファイルシステムに
関する情報を記憶するファイル管理用メモリに、ＤＲＡ
Ｍの各行について当該行のメモリブロックに有効情報が
存在するか否かを示す有効情報有無情報を記憶して、Ｄ
ＲＡＭのリフレッシュを行う際、当該ファイル管理メモ
リの有効情報有無情報に基づいてＤＲＡＭの有効情報の
存在する行のみをリフレッシュするもので、請求項１及
び請求項３に対応するものである。
【００２１】図１は、本発明のＤＲＡＭリフレッシュ制
御回路の第１の実施の形態を適用したＤＲＡＭリフレッ
シュ制御回路１の回路図である。
【００２２】このＤＲＡＭリフレッシュ制御回路１は、
ファクシミリ装置等の画像形成装置に適用される。すな
わち、ファクシミリ等の画像形成装置においては、ＤＲ
ＡＭを画像情報の記憶に用いる場合、画像情報をファイ
ルとして扱い、ＤＲＡＭをファイルシステムとして構成
する。そして、ＤＲＡＭのファイルシステムを管理をす
るためのメモリが、管理対象のＤＲＡＭとは別に必要で
ある。たとえば、ＤＯＳファイルシステムと同様のファ
イルシステムを構成する場合、ＤＲＡＭに記憶する最大
ファイル数以上のエントリを持つディレクトリ情報を記
憶するメモリと、管理する単位の大きさに分割されたＤ
ＲＡＭアドレス空間の各ブロックについてのファイルシ
ステムに係る情報、いわゆるＦＡＴに相当する情報を記
憶するメモリと、が必要である。
【００２３】そして、本実施の形態では、管理単位とな
るブロックサイズを、簡単のために、１回のリフレッシ
ュが行われるサイズ、すなわち１行とする。なお、一般
的に使用されているＤＲＡＭでは、リフレッシュサイズ
は５１２バイト、１０２４バイトまたは２０４８バイト
であり、一方、ファクシミリ装置でファクシミリ符号化
により圧縮された通常の画情報のサイズは、ページ当た
り１０Ｋバイト〜数十Ｋバイトであるため、管理単位と
なるブロックサイズを上述のように１回のリフレッシュ
が行われるサイズとしても、断片化等による使用効率の
低下も問題となることはない。
【００２４】以上の内容を前提として、図１の構成につ
いて説明する。図１において、ＤＲＡＭリフレッシュ制
御回路１は、リフレッシュタイマ２、競合制御回路３、
アンド回路４、ＲＡＳ発生回路（ロウアドレスストロー
ブパルス発生回路）５、リフレッシュアドレスカウンタ
６、アドレスマルチプレクサ７、８、ファイル管理メモ
リ９、１０及びＤＲＡＭ１１等を備えており、各部に
は、バッテリバックアップ回路１２からバックアップ電
源が供給される。
【００２５】ファイル管理メモリ９は、ＤＲＡＭ１１の
ディレクトリエントリを記憶するためのメモリであり、
ＤＲＡＭ１１に記憶する各ファイルに対応してファイル
の先頭が記憶されているブロックの番号の他にファイル
の属性情報等を記憶する。
【００２６】ファイル管理メモリ１０は、ＦＡＴ相当の
情報を記憶するためのメモリであり、ファイル管理メモ
リ１０のアドレス数は、ＤＲＡＭ１１のリフレッシュア
ドレス数に等しい。ファイル管理メモリ１０は、各番地
に、当該番地に対応するブロックがファイルの一部とし
て使用されている場合、ファイルを構成する次のブロッ
クの番号を記憶する。また、ファイル管理メモリ１０
は、自身のブロックがファイルの末尾であり、次のブロ
ックが存在しない場合には、ａｌｌ”１”（オール”
１”）情報を書き込む。さらに、ファイル管理メモリ１
０は、その番地に、当該番地のブロックに有効情報の存
在を示す有効情報有無情報としての付加ビット（以下、
適宜、有効情報存在ビットという。）を設ける。この付
加ビットは、ＤＲＡＭ１１に有効情報が存在すると
き、”１”である。ワードサイズは、リフレッシュアド
レス線数（行アドレス線数）に１ビットを加えた数以上
が必要である。すなわち、ファイル管理メモリ１０は、
ＤＲＡＭ１１へのアクセスを管理するためのメモリとＤ
ＲＡＭ１１をリフレッシュするための有効有無情報を記
憶するメモリとして兼用されている。
【００２７】図示しないＣＰＵにより実行されるＤＲＡ
Ｍ１１のファイル管理プログラムは、初期化時にファイ
ル管理メモリ１０をゼロクリアする。その後、ＤＲＡＭ
１１のファイル管理プログラムは、ＤＲＡＭ１１のブロ
ックに画情報ファイルを書き込む場合には、ファイル管
理メモリ１０を検索してファイルを格納するのに十分な
数の空きブロックを見つけ、ファイル管理メモリ９、１
０に管理情報を書き込む。このとき、ＤＲＡＭ１１のフ
ァイル管理プログラムは、同時にファイル管理メモリ１
０に、ＤＲＡＭ１１の有効情報の存在を示す付加ビット
に”１”を書き込む。また、ＤＲＡＭ１１のファイル管
理プログラムは、ＤＲＡＭ１１からファイルを消す場合
には、ファイル管理メモリ９の対応するエントリを消去
し、ファイル管理メモリ１０の対応する番地に、ａｌ
ｌ”０”を書き込むとともに、付加ビットに”０”を書
き込む。
【００２８】リフレッシュタイマ２は、リフレッシュ時
間を計時し、通常、約１６マイクロ秒毎にリフレッシュ
要求を競合制御回路３に発する。
【００２９】競合制御回路３には、上記リフレッシュタ
イマ２からのリフレッシュ要求とは別に、図示しないＣ
ＰＵからのプログラムによるＤＲＡＭ１１のアクセスが
発せられ、競合制御回路３は、リフレッシュタイマ２か
らのリフレッシュ要求とＣＰＵによるＤＲＡＭ１１のア
クセスとの調停をとって、リフレッシュアドレスカウン
タ６およびアンドゲート４を介してＲＡＳ発生回路５に
リフレッシュ要求を与える。
【００３０】リフレッシュアドレスカウンタ６は、ＤＲ
ＡＭ１１のリフレッシュアドレスをカウントして、アド
レスマルチプレクサ７を介してファイル管理メモリ１０
に出力するとともに、アドレスマルチプレクサ８を介し
てＤＲＡＭ１１に出力し、これによりＤＲＡＭ１１のリ
フレッシュしようとしている行に対応する番地の有効情
報存在ビットがファイル管理メモリ１０から読み出され
る。ファイル管理メモリ１０から読み出された有効情報
存在ビットは、上記ＲＡＳ発生回路５の入力のアンドゲ
ートの一方の入力となり、ＲＡＳ発生回路５は、”１”
の有効情報存在ビットが入力されるときのみ、ロウアド
レスストローブ（ＲＡＳ）を発生してＤＲＡＭ１１に出
力し、有効情報が存在しない場合、すなわち、”１”の
有効情報存在ビットが入力されないときには、ＲＡＳが
発生せず、ＤＲＡＭ１１のリフレッシュは行われない。
【００３１】バッテリバックアップ回路１２は、抵抗Ｒ
１、Ｒ２、Ｒ３、トランジスタＱ１、Ｑ２、ダイオード
Ｄ及びバッテリＢＡＴ等を備えており、バッテリバック
アップ回路１２の電圧出力は、ファイル管理メモリ９，
１０、ＤＲＡＭ１１、リフレッシュタイマ２、リフレッ
シュアドレスカウンタ６、ＲＡＳ発生回路５及びその他
の関連回路の電源端子に接続されている。バッテリバッ
クアップ回路１２は、ＤＲＡＭリフレッシュ制御回路１
の適用されている装置の電源オン時においては、トラン
ジスタＱ１を通じてＶＣＣ電源を出力し、ＤＲＡＭリフ
レッシュ制御回路１の電源がオフされてＶＣＣ電源が除
去されると、ダイオードＤを通じてバッテリＢＡＴから
電力を各デバイスに供給する。これによりＤＲＡＭリフ
レッシュ制御回路１の適用されている装置の電源オフ時
においても、ＤＲＡＭ１１上に構成されたファイルシス
テムは正常にバックアップされる。
【００３２】次に、本実施の形態の作用を説明する。Ｄ
ＲＡＭリフレッシュ回路１は、ＤＲＡＭ１１へのアクセ
スとＤＲＡＭ１１のリフレッシュを管理するメモリとを
兼用してリフレッシュ専用のメモリへの余分な動作を省
くところにその特徴がある。
【００３３】すなわち、ＤＲＡＭリフレッシュ回路１
は、ＣＰＵがプログラムに基づいてＤＲＡＭ１１に行う
アクセスとは別に、ＤＲＡＭ１１のリフレッシュをハー
ドウェアによって行う。すなわち、ＤＲＡＭリフレッシ
ュ回路１は、リフレッシュタイマ２が通常約１６マイク
ロ秒毎にリフレッシュ要求を発し、このリフレッシュ要
求を、ＣＰＵによるＤＲＡＭ１１へのアクセスとの調停
を競合制御回路３でとった後、リフレッシュアドレスカ
ウンタ６及びアンドゲート４を介してＲＡＳ発生回路５
に与える。リフレッシュアドレスカウンタ６は、アドレ
スマルチプレクサ７を通じてファイル管理メモリ１０に
リフレッシュアドレスを出力し、ファイル管理メモリ１
０が、ＤＲＡＭ１１のリフレッシュしようとしている行
に対応する番地の有効情報存在ビットを読み出して、Ｒ
ＡＳ発生回路５の入力のアンドゲートの一方の入力に出
力する。
【００３４】ＲＡＳ発生回路５は、ファイル管理メモリ
１０からアンドゲート４を介して有効情報存在ビットが
入力されると、ＤＲＡＭ１１にＲＡＳ（ロウアドレスス
トローブ）を出力して、ＤＲＡＭ１１をリフレッシュア
ドレスカウンタ６から入力されるリフレッシュアドレス
に基づいて、ＤＲＡＭ１１のリフレッシュを行う。
【００３５】ところが、ＲＡＳ発生回路５は、ファイル
管理メモリ１０に有効情報存在ビットがなく、アンドゲ
ート４を介して有効情報存在ビットが入力されないとき
には、ＲＡＳを発生せず、ＤＲＡＭ１１のリフレッシュ
は、行われず、それに伴う電力消費も抑制される。した
がって、バッテリバックアップ回路１２でバックアップ
している場合に、不必要なリフレッシュサイクルが抑制
され、バッテリＢＡＴの放電が抑制されて、バックアッ
プ時間を延長させることができる。
【００３６】このように、本実施の形態のＤＲＡＭリフ
レッシュ制御回路１は、ＤＲＡＭ１１を行アドレス単位
に分割してＤＲＡＭ１１にファイルシステムを構成し当
該各行アドレスによって示されるＤＲＡＭ１１のメモリ
ブロックのファイルシステムに関する情報を記憶するフ
ァイル管理用メモリ１０に、ＤＲＡＭ１１の各行につい
て当該行のメモリブロックに有効情報が存在するか否か
を示す有効情報有無情報としての有効情報存在ビットを
記憶し、ＤＲＡＭ１１を行単位でリフレッシュする際、
ファイル管理用メモリ１０の有効情報存在ビットに基づ
いて、ＤＲＡＭ１１の各行毎にリフレッシュを行うか否
かを制御している。
【００３７】したがって、ＤＲＡＭ１１へのアクセスを
管理するためのファイル管理メモリ１０とＤＲＡＭ１１
のリフレッシュを管理するためのメモリとを兼用するこ
とができるとともに、従来のようにＤＲＡＭ１１の有効
情報の存在をリフレッシュ行毎に記憶するリフレッシュ
専用メモリへの書き込みをＤＲＡＭ１０へのアクセスと
は別に行うことなく、一つのファイル管理用メモリ１０
へのアクセスと有効情報存在ビットの書き込みを行っ
て、ＤＲＡＭ１１の有効情報の存在する行のみをリフレ
ッシュすることができ、余分な動作を削減して、ＤＲＡ
Ｍ１１のリフレッシュ動作による電力消費をより一層削
減することができるとともに、メモリを削減してＤＲＡ
Ｍリフレッシュ制御回路１を簡単な構成でかつ安価なも
のとすることができる。
【００３８】また、バッテリバックアップ回路１２でバ
ッテリバックアップする際に、リフレッシュによる消費
電力を削減して、ＤＲＡＭ１１のバッテリバックアップ
回路１２によるバックアップ時間を長くすることができ
る。
【００３９】図２は、本発明のＤＲＡＭリフレッシュ制
御回路の第２の実施の形態を示す図であり、本実施の形
態は、ファイル管理メモリのファイルシステムに関する
情報ワードに基づいて、ＤＲＡＭの各行毎に有効情報の
有無を判別して、有効情報の存在する行のみをリフレッ
シュするもので、請求項２及び請求項３に対応するもの
である。
【００４０】なお、本実施の形態は、上記第１の実施の
形態のＤＲＡＭリフレッシュ制御回路１と同様のＤＲＡ
Ｍリフレッシュ制御回路に適用したものであり、本実施
の形態の説明においては、上記第１の実施の形態と同様
の構成部分には、同一の符号を付して、その詳細な説明
を省略する。
【００４１】図２は、本発明のＤＲＡＭリフレッシュ制
御回路の第２の実施の形態を適用したＤＲＡＭリフレッ
シュ制御回路２０の回路図である。
【００４２】ＤＲＡＭリフレッシュ制御回路２０は、上
記第１の実施の形態のＤＲＡＭリフレッシュ制御回路１
と同様のリフレッシュタイマ２、競合制御回路３、アン
ド回路４、ＲＡＳ発生回路５、リフレッシュアドレスカ
ウンタ６、アドレスマルチプレクサ７、８、ファイル管
理メモリ９、ＤＲＡＭ１１及びバッテリバックアップ回
路１２を備えているとともに、ファイル管理メモリ２１
及びオア回路２２を備えている。
【００４３】このファイル管理メモリ２１は、第１の実
施の形態のファイル管理メモリ１０とは異なって、有効
情報存在ビットを記憶せず、ＤＲＡＭ１１の有効情報の
存在をファイル管理メモリ２１に書かれた次のブロック
番号情報から判定する。すなわちＤＲＡＭ１１のブロッ
クがファイルの蓄積に使用されている場合には、ファイ
ル管理メモリ２１のそのブロックに対応する番地には次
のブロック番号、あるいは、自身が終端ブロックである
ことを示すコードが書かれており、それらはいずれもａ
ｌｌ”０”以外の数値である。そこで、ファイル管理メ
モリ２１は、ブロック０をファイルの記憶用としては使
用せず、他の目的に使用する。したがって、ファイル管
理メモリ２１の各行の番地の全ビットのオアをとると、
その結果が、ＤＲＡＭ１１の当該行に対応する行の有効
情報の存在の有無を示す。
【００４４】オア回路２２は、上記ファイル管理メモリ
２１の上記番地の全ビットのオアをとって、すなわち、
ＤＲＡＭ１１のリフレッシュしようとしている行に対応
する番地の全ビットのオアをとって、ＤＲＡＭ１１の当
該行の有効情報の存在の有無を示す有効情報存在データ
として、アンド回路４を介してＲＡＳ発生回路５に出力
する。
【００４５】そして、ＲＡＳ発生回路５は、アンド回路
４を介して有効情報が存在する旨の有効情報存在データ
が入力されると、ＲＡＳを発生して、ＤＲＡＭ１１に出
力する。
【００４６】このように、本実施の形態のＤＲＡＭリフ
レッシュ制御回路２０は、上記第１の実施の形態の場合
と同様に、ＣＰＵがプログラムに基づいてＤＲＡＭ１１
に行うアクセスとは別に、ＤＲＡＭ１１のリフレッシュ
をハードウェアによって行う。すなわち、ＤＲＡＭリフ
レッシュ回路２０は、リフレッシュタイマ２がリフレッ
シュ要求を発し、このリフレッシュ要求を、ＣＰＵによ
るＤＲＡＭ１１へのアクセスとの調停を競合制御回路３
でとった後、リフレッシュアドレスカウンタ６及びアン
ドゲート４を介してＲＡＳ発生回路５に与える。リフレ
ッシュアドレスカウンタ６は、アドレスマルチプレクサ
７を通じてファイル管理メモリ２１にリフレッシュアド
レスを出力し、ファイル管理メモリ２１が、ＤＲＡＭ１
１のリフレッシュしようとしている行に対応する番地の
情報を読み出してＣＰＵに出力するが、この番地の全ビ
ットのオアをオア回路２２でとって、有効情報存在デー
タとして、ＲＡＳ発生回路５の入力のアンドゲートの一
方の入力して出力する。
【００４７】ＲＡＳ発生回路５は、ファイル管理メモリ
２１からアンドゲート４を介してＤＲＡＭ１１に有効情
報が存在する旨の有効情報存在データが入力されると、
ＤＲＡＭ１１にＲＡＳを出力して、ＤＲＡＭ１１をリフ
レッシュアドレスカウンタ６から入力されるリフレッシ
ュアドレスに基づいて、ＤＲＡＭ１１のリフレッシュを
行う。
【００４８】ところが、ＲＡＳ発生回路５は、ファイル
管理メモリ２１からアンドゲート４を介してＤＲＡＭ１
１に有効情報が存在しない旨の有効情報存在データが入
力されるときには、ＲＡＳを発生せず、ＤＲＡＭ１１の
リフレッシュは、行われず、それに伴う電力消費も抑制
される。
【００４９】また、ＤＲＡＭリフレッシュ制御回路２０
は、ファイル管理メモリ２１に有効情報存在ビットを記
憶していないため、ファイル管理メモリ２１のワード長
を短くすることができる。
【００５０】このように、本実施の形態のＤＲＡＭリフ
レッシュ制御回路２０は、ＤＲＡＭ１１を行アドレス単
位に分割してＤＲＡＭ１１にファイルシステムを構成し
当該各行アドレスによって示されるＤＲＡＭ１１のメモ
リブロックのファイルシステムに関する情報を記憶する
ファイル管理用メモリ２２に基づいて記憶する有効情報
がファイル管理されるＤＲＡＭ１１を行単位にリフレッ
シュする際、ファイル管理用メモリ２２のＤＲＡＭ１１
の各行のファイルシステムに関する情報の情報ワードの
数値に基づいて、ＤＲＡＭ１１の当該行のメモリブロッ
クに有効情報があるか否かを判別して、ＤＲＡＭ１１の
各行毎にリフレッシュを行うか否かを制御している。
【００５１】したがって、ＤＲＡＭ１１のリフレッシュ
を管理するためのメモリを設けることなく、ＤＲＡＭ１
１へのアクセスを管理するためのファイル管理メモリ２
２のファイルシステムに関する情報ワードに基づいて、
ＤＲＡＭ１１の各行毎に有効情報の有無を判別して、有
効情報の存在する行のみをリフレッシュすることがで
き、ファイル管理メモリ２２への記憶情報量の削減と余
分な動作の削減を行って、メモリを有効活用しつつ、Ｄ
ＲＡＭ１１のリフレッシュ動作による電力消費をより一
層削減することができるとともに、メモリを削減してＤ
ＲＡＭリフレッシュ制御回路２０をより一層簡単な構成
でかつ安価なものとすることができる。
【００５２】また、バッテリバックアップ回路１２でバ
ッテリバックアップする際に、リフレッシュによる消費
電力を削減して、ＤＲＡＭ１１のバッテリバックアップ
回路１２によるバックアップ時間を長くすることができ
る。
【００５３】以上、本発明者によってなされた発明を好
適な実施の形態に基づき具体的に説明したが、本発明は
上記のものに限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【００５４】
【発明の効果】請求項１記載の発明のＤＲＡＭリフレッ
シュ制御回路によれば、ＤＲＡＭを行アドレス単位に分
割してＤＲＡＭにファイルシステムを構成し当該各行ア
ドレスによって示されるＤＲＡＭのメモリブロックのフ
ァイルシステムに関する情報を記憶するファイル管理用
メモリに、ＤＲＡＭの各行について当該行のメモリブロ
ックに有効情報が存在するか否かを示す有効情報有無情
報を記憶し、ＤＲＡＭを行単位でリフレッシュする際、
ファイル管理用メモリの有効情報有無情報に基づいて、
ＤＲＡＭの各行毎にリフレッシュを行うか否かを制御し
ているので、ＤＲＡＭへのアクセスを管理するためのフ
ァイル管理メモリとＤＲＡＭのリフレッシュを管理する
ためのメモリとを兼用することができるとともに、従来
のようにＤＲＡＭの有効情報の存在をリフレッシュ行毎
に記憶するリフレッシュ専用メモリへの書き込みをＤＲ
ＡＭアクセスとは別に行うことなく、一つのファイル管
理用メモリへのアクセスと有効情報有無情報の書き込み
を行って、ＤＲＡＭの有効情報の存在する行のみをリフ
レッシュすることができ、余分な動作を削減して、ＤＲ
ＡＭのリフレッシュ動作による電力消費をより一層削減
することができるとともに、メモリを削減してＤＲＡＭ
リフレッシュ制御回路を簡単な構成でかつ安価なものと
することができる。
【００５５】請求項２記載の発明のＤＲＡＭリフレッシ
ュ制御回路によれば、ＤＲＡＭを行アドレス単位に分割
してＤＲＡＭにファイルシステムを構成し当該各行アド
レスによって示されるＤＲＡＭのメモリブロックのファ
イルシステムに関する情報を記憶するファイル管理用メ
モリに基づいて記憶する有効情報がファイル管理される
ＤＲＡＭを行単位にリフレッシュする際、ファイル管理
用メモリのＤＲＡＭの各行のファイルシステムに関する
情報の情報ワードの数値に基づいて、ＤＲＡＭの当該行
のメモリブロックに有効情報があるか否かを判別して、
ＤＲＡＭの各行毎にリフレッシュを行うか否かを制御し
ているので、ＤＲＡＭのリフレッシュを管理するための
メモリを設けることなく、ＤＲＡＭへのアクセスを管理
するためのファイル管理メモリのファイルシステムに関
する情報ワードに基づいて、ＤＲＡＭの各行毎に有効情
報の有無を判別して、有効情報の存在する行のみをリフ
レッシュすることができ、ファイル管理メモリへの記憶
情報量の削減と余分な動作の削減を行って、メモリを有
効活用しつつ、ＤＲＡＭのリフレッシュ動作による電力
消費をより一層削減することができるとともに、メモリ
を削減してＤＲＡＭリフレッシュ制御回路をより一層簡
単な構成でかつ安価なものとすることができる。
【００５６】請求項３記載の発明のＤＲＡＭリフレッシ
ュ制御回路によれば、ＤＲＡＭ、ファイル管理用メモリ
およびその他の必要な回路がバッテリバックアップさた
ものとしているので、バッテリバックアップされている
場合に、リフレッシュによる消費電力を削減して、ＤＲ
ＡＭのバックアップ時間を長くすることができる。
【図面の簡単な説明】
【図１】本発明のＤＲＡＭリフレッシュ制御回路の第１
の実施の形態を適用したＤＲＡＭリフレッシュ制御回路
の回路図。
【図２】本発明のＤＲＡＭリフレッシュ制御回路の第２
の実施の形態を適用したＤＲＡＭリフレッシュ制御回路
の回路図。
【符号の説明】
１ ＤＲＡＭリフレッシュ制御回路 ２ リフレッシュタイマ ３ 競合制御回路 ４ アンド回路 ５ ＲＡＳ発生回路 ６ リフレッシュアドレスカウンタ ７、８ アドレスマルチプレクサ ９、１０ ファイル管理メモリ １１ ＤＲＡＭ １２ バッテリバックアップ回路 ２０ ＤＲＡＭリフレッシュ制御回路 ２１ ファイル管理メモリ ２２ オア回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】ＤＲＡＭを行アドレス単位に分割してＤＲ
    ＡＭにファイルシステムを構成し当該各行アドレスによ
    って示されるＤＲＡＭのメモリブロックのファイルシス
    テムに関する情報を記憶するファイル管理用メモリに基
    づいて記憶する有効情報がファイル管理されるＤＲＡＭ
    を行単位にリフレッシュするＤＲＡＭリフレッシュ制御
    回路において、前記ファイル管理用メモリに、前記ＤＲ
    ＡＭの各行について当該行のメモリブロックに前記有効
    情報が存在するか否かを示す有効情報有無情報を記憶
    し、前記ＤＲＡＭを行単位でリフレッシュする際、前記
    ファイル管理用メモリの前記有効情報有無情報に基づい
    て、前記ＤＲＡＭの各行毎にリフレッシュを行うか否か
    を制御することを特徴とするＤＲＡＭリフレッシュ制御
    回路。
  2. 【請求項２】ＤＲＡＭを行アドレス単位に分割してＤＲ
    ＡＭにファイルシステムを構成し当該各行アドレスによ
    って示されるＤＲＡＭのメモリブロックのファイルシス
    テムに関する情報を記憶するファイル管理用メモリに基
    づいて記憶する有効情報がファイル管理されるＤＲＡＭ
    を行単位にリフレッシュするＤＲＡＭリフレッシュ制御
    回路において、前記ＤＲＡＭを行単位でリフレッシュす
    る際、前記ファイル管理用メモリの前記ＤＲＡＭの各行
    の前記ファイルシステムに関する情報の情報ワードの数
    値に基づいて、前記ＤＲＡＭの当該行のメモリブロック
    に前記有効情報があるか否かを判別して、前記ＤＲＡＭ
    の各行毎にリフレッシュを行うか否かを制御することを
    特徴とするＤＲＡＭリフレッシュ制御回路。
  3. 【請求項３】前記ＤＲＡＭリフレッシュ制御回路は、前
    記ＤＲＡＭ、ファイル管理用メモリおよびその他の必要
    な回路がバッテリバックアップされていることを特徴と
    する請求項１項または請求項２項記載のＤＲＡＭリフレ
    ッシュ制御回路。
JP11147978A 1999-05-27 1999-05-27 Ｄｒａｍリフレッシュ制御回路 Pending JP2000339953A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11147978A JP2000339953A (ja) 1999-05-27 1999-05-27 Ｄｒａｍリフレッシュ制御回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11147978A JP2000339953A (ja) 1999-05-27 1999-05-27 Ｄｒａｍリフレッシュ制御回路

Publications (1)

Publication Number Publication Date
JP2000339953A true JP2000339953A (ja) 2000-12-08

Family

ID=15442412

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11147978A Pending JP2000339953A (ja) 1999-05-27 1999-05-27 Ｄｒａｍリフレッシュ制御回路

Country Status (1)

Country Link
JP (1) JP2000339953A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010129123A (ja) * 2008-11-27 2010-06-10 Naltec Inc メモリの制御方法および装置
JP2010534897A (ja) * 2007-07-26 2010-11-11 クゥアルコム・インコーポレイテッド 有効データインジケータの使用によってダイナミックｒａｍ電力消費を減らすシステムおよび方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010534897A (ja) * 2007-07-26 2010-11-11 クゥアルコム・インコーポレイテッド 有効データインジケータの使用によってダイナミックｒａｍ電力消費を減らすシステムおよび方法
JP2010129123A (ja) * 2008-11-27 2010-06-10 Naltec Inc メモリの制御方法および装置

Similar Documents

Publication Publication Date Title
US5928365A (en) Computer system using software controlled power management method with respect to the main memory according to a program's main memory utilization states
US10761780B2 (en) Memory system
RU2435237C1 (ru) Система и способ снижения энергопотребления динамического озу посредством использования указателей действительных данных
US5148546A (en) Method and system for minimizing power demands on portable computers and the like by refreshing selected dram cells
JP5808854B2 (ja) ストレージシステム及びストレージ方法
US8788777B2 (en) Memory on-demand, managing power in memory
TWI406127B (zh) 更新使用者資料的方法
JPH07146820A (ja) フラッシュメモリの制御方法及び、それを用いた情報処理装置
US20140281150A1 (en) Difference l2p method
US20170329389A1 (en) Memory module, system including the same
JP5259257B2 (ja) 記憶装置
JP3702515B2 (ja) フラッシュメモリ制御方法及びフラッシュメモリ制御ユニット
WO2005069148A2 (en) Memory management method and related system
US10216644B2 (en) Memory system and method
JP2000339953A (ja) Ｄｒａｍリフレッシュ制御回路
EP1761932B1 (en) Dram with half and full density operation
JP2009258925A (ja) 計算機システムおよび計算機システムのメモリ管理方法
JPH09282873A (ja) メモリ装置
JP3609739B2 (ja) 半導体記憶装置
JPH0844622A (ja) 情報処理装置
JP2792486B2 (ja) 半導体記憶装置
JPH0955091A (ja) フラッシュメモリ装置
US20070226479A1 (en) Determining coherency between a non-volatile memory and a system
JPH0550597U (ja) メモリリフレッシュ制御回路
JPH10177786A (ja) メモリリフレッシュ制御装置および方法