JP2000339955A - Ｄｒａｍの制御装置および制御方法 - Google Patents
Ｄｒａｍの制御装置および制御方法Info
- Publication number
- JP2000339955A JP2000339955A JP11147130A JP14713099A JP2000339955A JP 2000339955 A JP2000339955 A JP 2000339955A JP 11147130 A JP11147130 A JP 11147130A JP 14713099 A JP14713099 A JP 14713099A JP 2000339955 A JP2000339955 A JP 2000339955A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- dram
- area
- interval
- refreshing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭの使用されている状態に応じて、リ
フレッシュする領域を変更することのできるＤＲＡＭの
制御装置を提供する。 【解決手段】 ＤＲＡＭがワークエリアや記録バッファ
等の複数の領域に分割されて使用される場合、ＤＲＡＭ
コントローラ２５は、所定の領域のみしか使用しない待
機状態であるか否かをＣＰＵで判定して、待機状態であ
れば所定の領域のみをＲＡＳオンリーリフレッシュ制御
部３でリフレッシュし、待機状態でなければＣＢＲ制御
部２で領域全体をリフレッシュするべくセレクタ４によ
り選択を行う。タイマー１によりリフレッシュ間隔の設
定・変更も同時に行う。
フレッシュする領域を変更することのできるＤＲＡＭの
制御装置を提供する。 【解決手段】 ＤＲＡＭがワークエリアや記録バッファ
等の複数の領域に分割されて使用される場合、ＤＲＡＭ
コントローラ２５は、所定の領域のみしか使用しない待
機状態であるか否かをＣＰＵで判定して、待機状態であ
れば所定の領域のみをＲＡＳオンリーリフレッシュ制御
部３でリフレッシュし、待機状態でなければＣＢＲ制御
部２で領域全体をリフレッシュするべくセレクタ４によ
り選択を行う。タイマー１によりリフレッシュ間隔の設
定・変更も同時に行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭの制御装
置および制御方法に関し、特に、複数の領域に分割され
て使用されるＤＲＡＭの制御装置および制御方法に関す
る。
置および制御方法に関し、特に、複数の領域に分割され
て使用されるＤＲＡＭの制御装置および制御方法に関す
る。
【０００２】
【従来の技術】半導体メモリの内、ＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）は、様々な電子機
器に使用されており、大容量化、ビット当たりコストの
低価格化、および信頼性の向上に伴って近年広く利用さ
れている。
ック・ランダム・アクセス・メモリ）は、様々な電子機
器に使用されており、大容量化、ビット当たりコストの
低価格化、および信頼性の向上に伴って近年広く利用さ
れている。
【０００３】ＤＲＡＭは、セル内のＭＯＳキャパシタに
電荷をチャージしてデータを保持する構造から、データ
を保持するためには一定時間毎にリフレッシュ動作が必
要である。このため、ＤＲＡＭを使用する機器は、一般
的にＤＲＡＭコントローラ等によって、一定間隔でリフ
レッシュ動作を行うように構成されている。
電荷をチャージしてデータを保持する構造から、データ
を保持するためには一定時間毎にリフレッシュ動作が必
要である。このため、ＤＲＡＭを使用する機器は、一般
的にＤＲＡＭコントローラ等によって、一定間隔でリフ
レッシュ動作を行うように構成されている。
【０００４】この場合、リフレッシュ方式としては、リ
フレッシュアドレスを指定する必要がなく回路構成が筒
単となるため、ＣＡＳ（Column Address Strobe）信号
がＲＡＳ（Row Address Strobe）信号の前に出力され
る、ＣＡＳ ＢＥＦＯＲＥ ＲＡＳリフレッシュ（以後
ＣＢＲと略す。）が用いられることが多い。
フレッシュアドレスを指定する必要がなく回路構成が筒
単となるため、ＣＡＳ（Column Address Strobe）信号
がＲＡＳ（Row Address Strobe）信号の前に出力され
る、ＣＡＳ ＢＥＦＯＲＥ ＲＡＳリフレッシュ（以後
ＣＢＲと略す。）が用いられることが多い。
【０００５】図６は、このＣＢＲにおける各信号の状態
を示すタイミングチャートである。図示したように、Ｄ
ＲＡＭコントローラから送信されるＲＡＳ信号とＣＡＳ
信号のタイミングにより、ＤＲＡＭ内部の回路でＲＯＷ
ＡＤＤＲＥＳＳが生成され、生成されたＲＯＷ ＡＤ
ＤＲＥＳＳのセルがリフレッシュされる。
を示すタイミングチャートである。図示したように、Ｄ
ＲＡＭコントローラから送信されるＲＡＳ信号とＣＡＳ
信号のタイミングにより、ＤＲＡＭ内部の回路でＲＯＷ
ＡＤＤＲＥＳＳが生成され、生成されたＲＯＷ ＡＤ
ＤＲＥＳＳのセルがリフレッシュされる。
【０００６】いずれのリフレッシュ方式も、ＲＯＷ Ａ
ＤＤＲＥＳＳ単位で実施され、リフレッシュ実行サイク
ルは、１６ＭＤＡＲＭを例にとると、４０９６サイクル
で６４ｍｓｅｃ，１０２４サイクルで１６ｍｓｅｃであ
る。
ＤＤＲＥＳＳ単位で実施され、リフレッシュ実行サイク
ルは、１６ＭＤＡＲＭを例にとると、４０９６サイクル
で６４ｍｓｅｃ，１０２４サイクルで１６ｍｓｅｃであ
る。
【０００７】これは、ＤＲＡＭコントローラは６４ｍｓ
ｅｃ間に４０９６回、１６ｍｓｅｃ間に１０２４回のリ
フレッシュを実施しなければならないことになる。すな
わちＤＲＡＭコントローラは、平均すると６４ｍｓｅｃ
／４０９６＝１５．６μｓｅｃ，１６ｍｓｅｃ／１０２
４＝１５．６μｓｅｃ毎にリフレッシュを実施すること
となる。
ｅｃ間に４０９６回、１６ｍｓｅｃ間に１０２４回のリ
フレッシュを実施しなければならないことになる。すな
わちＤＲＡＭコントローラは、平均すると６４ｍｓｅｃ
／４０９６＝１５．６μｓｅｃ，１６ｍｓｅｃ／１０２
４＝１５．６μｓｅｃ毎にリフレッシュを実施すること
となる。
【０００８】
【発明が解決しようとする課題】ＣＢＲは、リフレッシ
ュアドレスを設定する必要がないので、ＤＲＡＭコント
ローラの回路構成がシンプルになるという利点がある
が、アドレスを指定できないので、全てのＤＲＡＭ領域
に対してデータを保持するようにリフレッシュを行うこ
ととなる。
ュアドレスを設定する必要がないので、ＤＲＡＭコント
ローラの回路構成がシンプルになるという利点がある
が、アドレスを指定できないので、全てのＤＲＡＭ領域
に対してデータを保持するようにリフレッシュを行うこ
ととなる。
【０００９】リフレッシュ動作においては、ＲＯＷ Ａ
ＤＤＲＥＳＳで指定されたセル内のＭＯＳキャパシタに
電荷をチャージするために、各セルごとに所定の電力が
消費される。
ＤＤＲＥＳＳで指定されたセル内のＭＯＳキャパシタに
電荷をチャージするために、各セルごとに所定の電力が
消費される。
【００１０】このため、ＤＲＡＭの領域を分割して使用
している場合にＣＢＲでリフレッシュを行うと、未使用
の領域に対してもリフレッシュを行うこととなり、電力
を無駄に消費することとなる。
している場合にＣＢＲでリフレッシュを行うと、未使用
の領域に対してもリフレッシュを行うこととなり、電力
を無駄に消費することとなる。
【００１１】例えば、一般的なプリンタでは、ＤＲＡＭ
をワークエリアと記録バッファに分割して使用するよう
に構成されているが、解像度の増加やカラー化に伴い、
記録バッファのサイズはワークエリアの複数倍となって
いる。従って、このようなプリンタのＤＲＡＭをＣＢＲ
でリフレッシュすると、プリンタが記録していない待機
状態において、使用していない記録バッファ領域をリフ
レッシュすることにより、不必要に電力が消費される。
をワークエリアと記録バッファに分割して使用するよう
に構成されているが、解像度の増加やカラー化に伴い、
記録バッファのサイズはワークエリアの複数倍となって
いる。従って、このようなプリンタのＤＲＡＭをＣＢＲ
でリフレッシュすると、プリンタが記録していない待機
状態において、使用していない記録バッファ領域をリフ
レッシュすることにより、不必要に電力が消費される。
【００１２】本発明は以上のような状況に鑑みてなされ
たものであり、ＤＲＡＭの使用されている状態に応じ
て、リフレッシュする領域を変更することのできるＤＲ
ＡＭの制御装置および制御方法を提供することを目的と
する。
たものであり、ＤＲＡＭの使用されている状態に応じ
て、リフレッシュする領域を変更することのできるＤＲ
ＡＭの制御装置および制御方法を提供することを目的と
する。
【００１３】
【課題を解決するための手段】上記の目的を達成する本
発明の第１のＤＲＡＭの制御装置は、複数の領域に分割
されて使用されるＤＲＡＭの制御装置であって、前記Ｄ
ＲＡＭの領域全体をリフレッシュする第１のリフレッシ
ュ手段と、前記ＤＲＡＭの前記複数の領域のうち所定領
域のみをリフレッシュする第２のリフレッシュ手段と、
前記ＤＲＡＭが前記所定の領域のみが使用されている状
態であるか否かを判定する判定手段と、前記判定手段に
より前記所定の領域のみが使用されている状態であると
判定されたときに前記第２のリフレッシュ手段を選択
し、それ以外のときに前記第１のリフレッシュ手段を選
択する選択手段とを備えている。
発明の第１のＤＲＡＭの制御装置は、複数の領域に分割
されて使用されるＤＲＡＭの制御装置であって、前記Ｄ
ＲＡＭの領域全体をリフレッシュする第１のリフレッシ
ュ手段と、前記ＤＲＡＭの前記複数の領域のうち所定領
域のみをリフレッシュする第２のリフレッシュ手段と、
前記ＤＲＡＭが前記所定の領域のみが使用されている状
態であるか否かを判定する判定手段と、前記判定手段に
より前記所定の領域のみが使用されている状態であると
判定されたときに前記第２のリフレッシュ手段を選択
し、それ以外のときに前記第１のリフレッシュ手段を選
択する選択手段とを備えている。
【００１４】上記目的を達成する本発明の第２のＤＲＡ
Ｍの制御装置は、複数の領域に分割されて使用されるＤ
ＲＡＭの制御装置であって、前記ＤＲＡＭのリフレッシ
ュを開始するアドレスを格納する開始アドレス格納手段
と、前記ＤＲＡＭのリフレッシュを終了するアドレスを
格納する終了アドレス格納手段と、前記開始アドレスお
よび前記終了アドレスで画定される範囲をリフレッシュ
するリフレッシュ手段と、前記ＤＲＡＭの使用されてい
る領域を判定する領域判定手段と、前記範囲判定手段に
より判定された使用されている領域に従って、前記開始
アドレスおよび前記終了アドレスを変更する範囲変更手
段とを備えている。
Ｍの制御装置は、複数の領域に分割されて使用されるＤ
ＲＡＭの制御装置であって、前記ＤＲＡＭのリフレッシ
ュを開始するアドレスを格納する開始アドレス格納手段
と、前記ＤＲＡＭのリフレッシュを終了するアドレスを
格納する終了アドレス格納手段と、前記開始アドレスお
よび前記終了アドレスで画定される範囲をリフレッシュ
するリフレッシュ手段と、前記ＤＲＡＭの使用されてい
る領域を判定する領域判定手段と、前記範囲判定手段に
より判定された使用されている領域に従って、前記開始
アドレスおよび前記終了アドレスを変更する範囲変更手
段とを備えている。
【００１５】また、上記目的を達成する本発明の第１の
ＤＲＡＭの制御方法は、複数の領域に分割されて使用さ
れるＤＲＡＭの制御方法であって、前記ＤＲＡＭの領域
全体をリフレッシュする第１のリフレッシュ工程と、前
記ＤＲＡＭの前記複数の領域のうち所定領域のみをリフ
レッシュする第２のリフレッシュ工程と、前記ＤＲＡＭ
が前記所定の領域のみが使用されている状態であるか否
かを判定する判定工程と、前記判定工程により前記所定
の領域のみが使用されている状態であると判定されたと
きに前記第２のリフレッシュ工程を選択し、それ以外の
ときに前記第１のリフレッシュ工程を選択する選択工程
とを備えている。
ＤＲＡＭの制御方法は、複数の領域に分割されて使用さ
れるＤＲＡＭの制御方法であって、前記ＤＲＡＭの領域
全体をリフレッシュする第１のリフレッシュ工程と、前
記ＤＲＡＭの前記複数の領域のうち所定領域のみをリフ
レッシュする第２のリフレッシュ工程と、前記ＤＲＡＭ
が前記所定の領域のみが使用されている状態であるか否
かを判定する判定工程と、前記判定工程により前記所定
の領域のみが使用されている状態であると判定されたと
きに前記第２のリフレッシュ工程を選択し、それ以外の
ときに前記第１のリフレッシュ工程を選択する選択工程
とを備えている。
【００１６】上記目的を達成する本発明の第２のＤＲＡ
Ｍの制御方法は、複数の領域に分割されて使用されるＤ
ＲＡＭの制御方法であって、前記ＤＲＡＭのリフレッシ
ュを開始するアドレスを格納する開始アドレス格納工程
と、前記ＤＲＡＭのリフレッシュを終了するアドレスを
格納する終了アドレス格納工程と、前記開始アドレスお
よび前記終了アドレスで画定される範囲をリフレッシュ
するリフレッシュ工程と、前記ＤＲＡＭの使用されてい
る領域を判定する領域判定工程と、前記範囲判定工程に
より判定された使用されている領域に従って、前記開始
アドレスおよび前記終了アドレスを変更する範囲変更工
程とを備えている。
Ｍの制御方法は、複数の領域に分割されて使用されるＤ
ＲＡＭの制御方法であって、前記ＤＲＡＭのリフレッシ
ュを開始するアドレスを格納する開始アドレス格納工程
と、前記ＤＲＡＭのリフレッシュを終了するアドレスを
格納する終了アドレス格納工程と、前記開始アドレスお
よび前記終了アドレスで画定される範囲をリフレッシュ
するリフレッシュ工程と、前記ＤＲＡＭの使用されてい
る領域を判定する領域判定工程と、前記範囲判定工程に
より判定された使用されている領域に従って、前記開始
アドレスおよび前記終了アドレスを変更する範囲変更工
程とを備えている。
【００１７】すなわち、ＤＲＡＭが複数の領域に分割さ
れて使用されるときに、所定の領域のみしか使用しない
待機状態であるか否かを判定して、待機状態であれば所
定の領域のみをリフレッシュし、待機状態でなければ領
域全体をリフレッシュする。これにより、所定の領域の
みしか使用しない状態のときに、使用されていない領域
までリフレッシュを行わず、不要な電力の消費をなくし
て全体の消費電力を削減することができる。これは特
に、消費電力が問題となる携帯型機器においては有効で
ある。
れて使用されるときに、所定の領域のみしか使用しない
待機状態であるか否かを判定して、待機状態であれば所
定の領域のみをリフレッシュし、待機状態でなければ領
域全体をリフレッシュする。これにより、所定の領域の
みしか使用しない状態のときに、使用されていない領域
までリフレッシュを行わず、不要な電力の消費をなくし
て全体の消費電力を削減することができる。これは特
に、消費電力が問題となる携帯型機器においては有効で
ある。
【００１８】
【発明の実施の形態】以下本発明の好適な実施形態につ
いて図面を参照して詳細に説明する。ここでは、ＤＲＡ
Ｍを使用している機器として、プリンタを例に挙げて説
明する。
いて図面を参照して詳細に説明する。ここでは、ＤＲＡ
Ｍを使用している機器として、プリンタを例に挙げて説
明する。
【００１９】図４は、プリンタの制御構成を示すブロッ
ク図である。図４において、２０は全体を制御するＣＰ
Ｕ、２１はＣＰＵの制御プログラムを格納するＲＯＭ、
２２はＣＰＵのワークエリアおよび記録バッファとして
使用されるＤＲＡＭ、２３は、ホストインターフェース
２８、ＣＰＵインターフェース２７、ＤＲＡＭコントロ
ーラ２５、および記録コントローラ２６を有する制御部
であり、２４は記録ヘッド、２９はホストコンピュータ
と接続された通信ラインである。
ク図である。図４において、２０は全体を制御するＣＰ
Ｕ、２１はＣＰＵの制御プログラムを格納するＲＯＭ、
２２はＣＰＵのワークエリアおよび記録バッファとして
使用されるＤＲＡＭ、２３は、ホストインターフェース
２８、ＣＰＵインターフェース２７、ＤＲＡＭコントロ
ーラ２５、および記録コントローラ２６を有する制御部
であり、２４は記録ヘッド、２９はホストコンピュータ
と接続された通信ラインである。
【００２０】記録データは、通信ライン２９からホスト
インターフェース２８、ＤＲＡＭコントローラ２５を介
してＤＲＡＭ２２に格納される。そして一旦格納された
記録データは、記録コントローラ２６を介して記録ヘッ
ド２４に送られて記録が行われる。
インターフェース２８、ＤＲＡＭコントローラ２５を介
してＤＲＡＭ２２に格納される。そして一旦格納された
記録データは、記録コントローラ２６を介して記録ヘッ
ド２４に送られて記録が行われる。
【００２１】これらの一連の動作は全て、ＣＰＵ２０に
よって制御され、ＣＰＵ２０は、ＲＯＭ２１に格納され
たプログラムに従って動作する。ＣＰＵ２０がＲＯＭ２
１に納められたプログラムに従って動作するときに、Ｃ
ＰＵ２０が自由に使えるＲＡＭ領域（以後ワークエリア
と略す。）が必要である。通常プリンタでは、コスト削
減のため、記録データを一時的に格納する記録バッファ
として使用されるＤＲＡＭ２２を分割して一部をワーク
エリアとして使用するように構成されている。
よって制御され、ＣＰＵ２０は、ＲＯＭ２１に格納され
たプログラムに従って動作する。ＣＰＵ２０がＲＯＭ２
１に納められたプログラムに従って動作するときに、Ｃ
ＰＵ２０が自由に使えるＲＡＭ領域（以後ワークエリア
と略す。）が必要である。通常プリンタでは、コスト削
減のため、記録データを一時的に格納する記録バッファ
として使用されるＤＲＡＭ２２を分割して一部をワーク
エリアとして使用するように構成されている。
【００２２】図５は、ＤＲＡＭ２２内部の使用領域を示
す図である。図中３０はワークエリアを示し、３１は記
録データを格納する記録バッファである。上述のよう
に、記録解像度の増加やプリンタのカラー化に伴い、記
録バッファ３１が必要とするメモリ容量が増加し、その
メモリ容量はワークエリア３０のメモリ容量の数倍とな
っている。
す図である。図中３０はワークエリアを示し、３１は記
録データを格納する記録バッファである。上述のよう
に、記録解像度の増加やプリンタのカラー化に伴い、記
録バッファ３１が必要とするメモリ容量が増加し、その
メモリ容量はワークエリア３０のメモリ容量の数倍とな
っている。
【００２３】図１は、ＤＲＡＭコントローラ２５のリフ
レッシュ制御に関する部分の構成を示すブロック図であ
る。図１において、１はリフレッシュ間隔を規定するタ
イマー、２はＣＢＲ制御部、３はＲＡＳオンリーリフレ
ッシュ制御部、４はＣＢＲ及びＲＡＳオンリーリフレッ
シュを選択するセレクターである。
レッシュ制御に関する部分の構成を示すブロック図であ
る。図１において、１はリフレッシュ間隔を規定するタ
イマー、２はＣＢＲ制御部、３はＲＡＳオンリーリフレ
ッシュ制御部、４はＣＢＲ及びＲＡＳオンリーリフレッ
シュを選択するセレクターである。
【００２４】図２は、ＲＡＳオンリーリフレッシュ部３
の構成を示すブロック図である。図２において、１０は
リフレッシュ開始アドレスを保持するスタートアドレス
レジスタ、１１はリフレッシュ終了アドレスを保持する
エンドアドレスレジスタ、１２はリフレッシュアドレス
をインクリメントするカウンタ、１３はカウンタ１２の
リフレッシュアドレスの値とエンドレジスタ１１の内容
とを比較し、両者が一致すると一致信号１５を出力する
比較器、１４はリフレッシュのためのＲＡＳ信号を生成
するＲＡＳ信号生成回路である。
の構成を示すブロック図である。図２において、１０は
リフレッシュ開始アドレスを保持するスタートアドレス
レジスタ、１１はリフレッシュ終了アドレスを保持する
エンドアドレスレジスタ、１２はリフレッシュアドレス
をインクリメントするカウンタ、１３はカウンタ１２の
リフレッシュアドレスの値とエンドレジスタ１１の内容
とを比較し、両者が一致すると一致信号１５を出力する
比較器、１４はリフレッシュのためのＲＡＳ信号を生成
するＲＡＳ信号生成回路である。
【００２５】なお、ＲＡＳオンリーリフレッシュは、図
３に示すタイミングに従ってリフレッシュを行う。ＣＢ
ＲがリフレッシュするＲＯＷアドレスをＤＲＡＭ内部で
生成するのに対し、リフレッシュするＲＯＷアドレスを
外部から指定するのが特徴である。
３に示すタイミングに従ってリフレッシュを行う。ＣＢ
ＲがリフレッシュするＲＯＷアドレスをＤＲＡＭ内部で
生成するのに対し、リフレッシュするＲＯＷアドレスを
外部から指定するのが特徴である。
【００２６】以下、本実施形態の動作について説明す
る。ＣＰＵ２０は、記録するデータがなく、かつホスト
からのコマンドが無い場合、プリンタは待機状態にある
と判定して、セレクター４を介してＤＲＡＭ２２のリフ
レッシュ方式をＣＢＲからＲＡＳオンリーリフレッシュ
に変更する。
る。ＣＰＵ２０は、記録するデータがなく、かつホスト
からのコマンドが無い場合、プリンタは待機状態にある
と判定して、セレクター４を介してＤＲＡＭ２２のリフ
レッシュ方式をＣＢＲからＲＡＳオンリーリフレッシュ
に変更する。
【００２７】ＲＡＳオンリーリフレッシュでは、図５に
示すワークエリア３０のみをリフレッシュし、記録バッ
ファ３１のリフレッシュはしないようにするため、ＣＰ
Ｕ２０は、スタートアドレスレジスタ１０とエンドアド
レスレジスタ１１のアドレスを、ワークエリア３０の開
始アドレスと終了アドレスに設定する。
示すワークエリア３０のみをリフレッシュし、記録バッ
ファ３１のリフレッシュはしないようにするため、ＣＰ
Ｕ２０は、スタートアドレスレジスタ１０とエンドアド
レスレジスタ１１のアドレスを、ワークエリア３０の開
始アドレスと終了アドレスに設定する。
【００２８】また、ＣＰＵ２０はタイマー１に設定する
リフレッシュ間隔を変更する。例えば、１６ＭビットＤ
ＲＡＭ全体をリフレッシュするためには、１６ｍｓｅｃ
当たり１０２４回リフレッシュが必要である。これはＲ
ＯＷアドレスが１０ビットであるためで、ＲＯＷアドレ
スの０００Ｈから３ＦＦＨで１６Ｍをカバーしているた
めである。
リフレッシュ間隔を変更する。例えば、１６ＭビットＤ
ＲＡＭ全体をリフレッシュするためには、１６ｍｓｅｃ
当たり１０２４回リフレッシュが必要である。これはＲ
ＯＷアドレスが１０ビットであるためで、ＲＯＷアドレ
スの０００Ｈから３ＦＦＨで１６Ｍをカバーしているた
めである。
【００２９】ここで、ワークエリア３０のメモリ容量が
１Ｍビットの場合、全体容量の１／１６であるので、リ
フレッシュ回数は１６ｍｓｅｃ当たり１０２４×１／１
６＝６４回のリフレッシュで良いことになる。従ってリ
フレッシュ間隔は、１０２４回の時平均１５．６μｓｅ
ｃであったのに対し、６４回の場合は平均１５．６μｓ
ｅｃ×１６＝２４９．６μｓｅｃに１回の割合でリフレ
ッシュすれば問題ないこととなる。
１Ｍビットの場合、全体容量の１／１６であるので、リ
フレッシュ回数は１６ｍｓｅｃ当たり１０２４×１／１
６＝６４回のリフレッシュで良いことになる。従ってリ
フレッシュ間隔は、１０２４回の時平均１５．６μｓｅ
ｃであったのに対し、６４回の場合は平均１５．６μｓ
ｅｃ×１６＝２４９．６μｓｅｃに１回の割合でリフレ
ッシュすれば問題ないこととなる。
【００３０】これに従って、ＣＰＵ２０は待機時にワー
クエリア３０のみのリフレッシュを実施する場合、ＲＡ
Ｓオンリーリフレッシュにしかつリフレッシュ間隔をの
ばすためにタイマー１の値を書き換える。これにより、
ＤＲＡＭ２２のリフレッシュ間隔をのばすことができ、
かつ必要なエリア（この場合はワークエリア３０）のみ
をリフレッシュして消費電力を削減することができる。
クエリア３０のみのリフレッシュを実施する場合、ＲＡ
Ｓオンリーリフレッシュにしかつリフレッシュ間隔をの
ばすためにタイマー１の値を書き換える。これにより、
ＤＲＡＭ２２のリフレッシュ間隔をのばすことができ、
かつ必要なエリア（この場合はワークエリア３０）のみ
をリフレッシュして消費電力を削減することができる。
【００３１】一方、ＣＰＵ２０は、プリンタが待機状態
から抜け出したと判断すると、リフレッシュ方式を元の
ＣＢＲにもどすことで、ＤＲＡＭ全容量をリフレッシュ
することが可能となる。
から抜け出したと判断すると、リフレッシュ方式を元の
ＣＢＲにもどすことで、ＤＲＡＭ全容量をリフレッシュ
することが可能となる。
【００３２】ここで、図７のフローチャートを参照し
て、本実施形態におけるＤＲＡＭのリフレッシュ制御方
法について再度説明する。
て、本実施形態におけるＤＲＡＭのリフレッシュ制御方
法について再度説明する。
【００３３】はじめに、ステップＳ７１でＣＰＵによっ
て、プリンタが待機状態である否かを判定する。これ
は、上記のように記録データおよびホストからのコマン
ドの有無によって判定する。
て、プリンタが待機状態である否かを判定する。これ
は、上記のように記録データおよびホストからのコマン
ドの有無によって判定する。
【００３４】プリンタが待機状態であると判定された
ら、ステップＳ７２へ進み、ワークエリアのみをリフレ
ッシュするべく、ＣＰＵはＲＡＳオンリーリフレッシュ
制御部３を選択するようセレクタ４に指示を送り、ステ
ップＳ７３でリフレッシュ間隔をワークエリアのみをリ
フレッシュするのに適切な間隔にタイマー１に設定す
る。
ら、ステップＳ７２へ進み、ワークエリアのみをリフレ
ッシュするべく、ＣＰＵはＲＡＳオンリーリフレッシュ
制御部３を選択するようセレクタ４に指示を送り、ステ
ップＳ７３でリフレッシュ間隔をワークエリアのみをリ
フレッシュするのに適切な間隔にタイマー１に設定す
る。
【００３５】一方、プリンタが待機状態でないと判定さ
れたら、ステップＳ７４へ進み、ＤＲＡＭの全領域をリ
フレッシュするべく、ＣＰＵはＣＢＲ制御部２を選択す
るようセレクタ４に指示を送り、ステップＳ７５でリフ
レッシュ間隔をＤＲＡＭ全領域をリフレッシュするのに
適切な間隔にタイマー１に設定する。
れたら、ステップＳ７４へ進み、ＤＲＡＭの全領域をリ
フレッシュするべく、ＣＰＵはＣＢＲ制御部２を選択す
るようセレクタ４に指示を送り、ステップＳ７５でリフ
レッシュ間隔をＤＲＡＭ全領域をリフレッシュするのに
適切な間隔にタイマー１に設定する。
【００３６】これらの選択・設定が終了したらステップ
Ｓ７６へ進み、リフレッシュを実行する。そして、ステ
ップＳ７７で所定時間が経過したか否かを判定し、所定
時間が経過するまでは同じ条件でリフレッシュを繰り返
す。所定時間が経過したらステップＳ７１へ戻り、再び
待機状態である否かを判定する。
Ｓ７６へ進み、リフレッシュを実行する。そして、ステ
ップＳ７７で所定時間が経過したか否かを判定し、所定
時間が経過するまでは同じ条件でリフレッシュを繰り返
す。所定時間が経過したらステップＳ７１へ戻り、再び
待機状態である否かを判定する。
【００３７】以上のようにして、プリンタの動作状態に
応じて、ＤＲＡＭの使用している領域のみをリフレッシ
ュすることができる。
応じて、ＤＲＡＭの使用している領域のみをリフレッシ
ュすることができる。
【００３８】上記実施形態では、ＣＢＲとＲＡＳオンリ
ーリフレッシュとをプリンタの動作状態に応じて切り替
えているが、リフレッシュ方式をＲＡＳオンリーリフレ
ッシュのみとし、状態に応じてスタートアドレスレジス
タ１０とエンドアドレスレジスタ１１の値を書き換えて
リフレッシュ範囲を変更するようにして、待機時はワー
クエリア３０をリフレッシュし、非待機時はワークエリ
ア３０と記録バッファ３１両方のリフレッシュを行うよ
うにすることもできる。
ーリフレッシュとをプリンタの動作状態に応じて切り替
えているが、リフレッシュ方式をＲＡＳオンリーリフレ
ッシュのみとし、状態に応じてスタートアドレスレジス
タ１０とエンドアドレスレジスタ１１の値を書き換えて
リフレッシュ範囲を変更するようにして、待機時はワー
クエリア３０をリフレッシュし、非待機時はワークエリ
ア３０と記録バッファ３１両方のリフレッシュを行うよ
うにすることもできる。
【００３９】以上説明したように、本実施形態によれ
ば、待機時に必要なエリアのみをリフレッシュすること
で、ＤＲＡＭリフレッシュに使用する消費電力の削減が
できる。実施形態で述べた例をとると、通常１６Ｍビッ
ト領域のリフレッシュを１Ｍビット領域のリフレッシュ
にすると、リフレッシュに要する消費電力は１／１６に
削減できる。
ば、待機時に必要なエリアのみをリフレッシュすること
で、ＤＲＡＭリフレッシュに使用する消費電力の削減が
できる。実施形態で述べた例をとると、通常１６Ｍビッ
ト領域のリフレッシュを１Ｍビット領域のリフレッシュ
にすると、リフレッシュに要する消費電力は１／１６に
削減できる。
【００４０】なお、本発明は、複数の機器（例えばホス
トコンピュータ、インタフェース機器、リーダ、プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機、ファクシミリ装置
など）に適用してもよい。
トコンピュータ、インタフェース機器、リーダ、プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機、ファクシミリ装置
など）に適用してもよい。
【００４１】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体（または記録媒体）を、システムあるい
は装置に供給し、そのシステムあるいは装置のコンピュ
ータ（またはCPUやMPU）が記憶媒体に格納されたプログ
ラムコードを読み出し実行することによっても、達成さ
れることは言うまでもない。
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体（または記録媒体）を、システムあるい
は装置に供給し、そのシステムあるいは装置のコンピュ
ータ（またはCPUやMPU）が記憶媒体に格納されたプログ
ラムコードを読み出し実行することによっても、達成さ
れることは言うまでもない。
【００４２】この場合、記憶媒体から読み出されたプロ
グラムコード自体が前述した実施形態の機能を実現する
ことになり、そのプログラムコードを記憶した記憶媒体
は本発明を構成することになる。また、コンピュータが
読み出したプログラムコードを実行することにより、前
述した実施形態の機能が実現されるだけでなく、そのプ
ログラムコードの指示に基づき、コンピュータ上で稼働
しているオペレーティングシステム(OS)などが実際の処
理の一部または全部を行い、その処理によって前述した
実施形態の機能が実現される場合も含まれることは言う
までもない。
グラムコード自体が前述した実施形態の機能を実現する
ことになり、そのプログラムコードを記憶した記憶媒体
は本発明を構成することになる。また、コンピュータが
読み出したプログラムコードを実行することにより、前
述した実施形態の機能が実現されるだけでなく、そのプ
ログラムコードの指示に基づき、コンピュータ上で稼働
しているオペレーティングシステム(OS)などが実際の処
理の一部または全部を行い、その処理によって前述した
実施形態の機能が実現される場合も含まれることは言う
までもない。
【００４３】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。
【００４４】本発明を上記記憶媒体に適用する場合、そ
の記憶媒体には、先に説明した（図７に示す）フローチ
ャートに対応するプログラムコードが格納されることに
なる。
の記憶媒体には、先に説明した（図７に示す）フローチ
ャートに対応するプログラムコードが格納されることに
なる。
【００４５】
【発明の効果】以上詳細に説明したように本発明によれ
ば、所定の領域のみしか使用しない状態のときに、使用
されていない領域までリフレッシュを行わず、不要な電
力の消費をなくして全体の消費電力を削減することがで
きるという効果がある。これは特に、消費電力が問題と
なる携帯型機器においては有効である。
ば、所定の領域のみしか使用しない状態のときに、使用
されていない領域までリフレッシュを行わず、不要な電
力の消費をなくして全体の消費電力を削減することがで
きるという効果がある。これは特に、消費電力が問題と
なる携帯型機器においては有効である。
【図１】本発明のＤＲＡＭコントローラの構成を示すブ
ロック図である。
ロック図である。
【図２】ＲＡＳオンリーリフレッシュ制御部の構成を示
すブロック図である。
すブロック図である。
【図３】ＲＡＳオンリーリフレッシュの信号の状態を示
すタイミングチャートである。
すタイミングチャートである。
【図４】本発明の代表的実施形態であるプリンタの制御
構成を示すブロック図である。
構成を示すブロック図である。
【図５】ＤＲＡＭの内部割り当ての例を示す図である。
【図６】ＣＢＲの信号の状態を示すタイミングチャート
である。
である。
【図７】本発明の実施形態の動作を示すフローチャート
である。
である。
１ タイマー ２ ＣＢＲ制御部 ３ ＲＡＳオンリーリフレッシュ制御部 ４ セレクタ １０ スタートアドレスレジスタ １１ エンドアドレスレジスタ １２ カウンタ １３ 比較器 １４ ＲＡＳ信号生成器 ２０ ＣＰＵ ２１ ＲＯＭ ２２ ＤＲＡＭ ２３ 制御部 ２４ 記録ヘッド ２５ ＤＲＡＭコントローラ ２６ 記録コントローラ ２７ ＣＰＵインタフェース ２８ ホストインタフェース ３０ ワークエリア ３１ 記録バッファ
Claims (15)
- 【請求項１】 複数の領域に分割されて使用されるＤＲ
ＡＭの制御装置であって、 前記ＤＲＡＭの領域全体をリフレッシュする第１のリフ
レッシュ手段と、 前記ＤＲＡＭの前記複数の領域のうち所定領域のみをリ
フレッシュする第２のリフレッシュ手段と、 前記ＤＲＡＭが前記所定の領域のみが使用されている状
態であるか否かを判定する判定手段と、 前記判定手段により前記所定の領域のみが使用されてい
る状態であると判定されたときに前記第２のリフレッシ
ュ手段を選択し、それ以外のときに前記第１のリフレッ
シュ手段を選択する選択手段とを備えたことを特徴とす
るＤＲＡＭの制御装置。 - 【請求項２】 前記第１のリフレッシュ手段がＣＡＳ
ＢＥＦＯＲＥ ＲＡＳによってリフレッシュを行い、前
記第２のリフレッシュ手段がＲＡＳオンリーリフレッシ
ュによってリフレッシュを行うことを特徴とする請求項
１に記載のＤＲＡＭの制御装置。 - 【請求項３】 前記判定手段の判定結果に応じてリフレ
ッシュ間隔を変更する間隔変更手段を更に備えることを
特徴とする請求項１または２に記載のＤＲＡＭの制御装
置。 - 【請求項４】 前記間隔変更手段は、使用されている領
域全体をリフレッシュするのに要する時間が変わらない
ように前記リフレッシュ間隔を変更することを特徴とす
る請求項３に記載のＤＲＡＭの制御装置。 - 【請求項５】 複数の領域に分割されて使用されるＤＲ
ＡＭの制御装置であって、 前記ＤＲＡＭのリフレッシュを開始するアドレスを格納
する開始アドレス格納手段と、 前記ＤＲＡＭのリフレッシュを終了するアドレスを格納
する終了アドレス格納手段と、 前記開始アドレスおよび前記終了アドレスで画定される
範囲をリフレッシュするリフレッシュ手段と、 前記ＤＲＡＭの使用されている領域を判定する領域判定
手段と、 前記範囲判定手段により判定された使用されている領域
に従って、前記開始アドレスおよび前記終了アドレスを
変更する範囲変更手段とを備えたことを特徴とするＤＲ
ＡＭの制御装置。 - 【請求項６】 前記領域判定手段の判定結果に応じてリ
フレッシュ間隔を変更する間隔変更手段を更に備えるこ
とを特徴とする請求項５に記載のＤＲＡＭの制御装置。 - 【請求項７】 前記間隔変更手段は、使用されている領
域全体をリフレッシュするのに要する時間が変わらない
ように前記リフレッシュ間隔を変更することを特徴とす
る請求項６に記載のＤＲＡＭの制御装置。 - 【請求項８】 請求項１から７のいずれか１項に記載の
ＤＲＡＭの制御装置を備えた記録装置であって、前記Ｄ
ＲＡＭをＣＰＵの使用するワークエリアと記録データを
一時的に格納する記録バッファとの２つの領域に分割し
て使用するように構成されていることを特徴とする記録
装置。 - 【請求項９】 複数の領域に分割されて使用されるＤＲ
ＡＭの制御方法であって、 前記ＤＲＡＭの領域全体をリフレッシュする第１のリフ
レッシュ工程と、 前記ＤＲＡＭの前記複数の領域のうち所定領域のみをリ
フレッシュする第２のリフレッシュ工程と、 前記ＤＲＡＭが前記所定の領域のみが使用されている状
態であるか否かを判定する判定工程と、 前記判定工程により前記所定の領域のみが使用されてい
る状態であると判定されたときに前記第２のリフレッシ
ュ工程を選択し、それ以外のときに前記第１のリフレッ
シュ工程を選択する選択工程とを備えたことを特徴とす
るＤＲＡＭの制御方法。 - 【請求項１０】 前記第１のリフレッシュ工程がＣＡＳ
ＢＥＦＯＲＥ ＲＡＳによってリフレッシュを行い、
前記第２のリフレッシュ工程がＲＡＳオンリーリフレッ
シュによってリフレッシュを行うことを特徴とする請求
項９に記載のＤＲＡＭの制御方法。 - 【請求項１１】 前記判定工程の判定結果に応じてリフ
レッシュ間隔を変更する間隔変更工程を更に備えること
を特徴とする請求項９または１０に記載のＤＲＡＭの制
御方法。 - 【請求項１２】 前記間隔変更工程は、使用されている
領域全体をリフレッシュするのに要する時間が変わらな
いように前記リフレッシュ間隔を変更することを特徴と
する請求項１１に記載のＤＲＡＭの制御方法。 - 【請求項１３】 複数の領域に分割されて使用されるＤ
ＲＡＭの制御方法であって、 前記ＤＲＡＭのリフレッシュを開始するアドレスを格納
する開始アドレス格納工程と、 前記ＤＲＡＭのリフレッシュを終了するアドレスを格納
する終了アドレス格納工程と、 前記開始アドレスおよび前記終了アドレスで画定される
範囲をリフレッシュするリフレッシュ工程と、 前記ＤＲＡＭの使用されている領域を判定する領域判定
工程と、 前記範囲判定工程により判定された使用されている領域
に従って、前記開始アドレスおよび前記終了アドレスを
変更する範囲変更工程とを備えたことを特徴とするＤＲ
ＡＭの制御方法。 - 【請求項１４】 前記領域判定工程の判定結果に応じて
リフレッシュ間隔を変更する間隔変更工程を更に備える
ことを特徴とする請求項１３に記載のＤＲＡＭの制御方
法。 - 【請求項１５】 前記間隔変更工程は、使用されている
領域全体をリフレッシュするのに要する時間が変わらな
いように前記リフレッシュ間隔を変更することを特徴と
する請求項１４に記載のＤＲＡＭの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11147130A JP2000339955A (ja) | 1999-05-26 | 1999-05-26 | Ｄｒａｍの制御装置および制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11147130A JP2000339955A (ja) | 1999-05-26 | 1999-05-26 | Ｄｒａｍの制御装置および制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000339955A true JP2000339955A (ja) | 2000-12-08 |
Family
ID=15423248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11147130A Withdrawn JP2000339955A (ja) | 1999-05-26 | 1999-05-26 | Ｄｒａｍの制御装置および制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000339955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010186530A (ja) * | 2009-01-14 | 2010-08-26 | Elpida Memory Inc | 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法 |
-
1999
- 1999-05-26 JP JP11147130A patent/JP2000339955A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010186530A (ja) * | 2009-01-14 | 2010-08-26 | Elpida Memory Inc | 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法 |
| US8576652B2 (en) | 2009-01-14 | 2013-11-05 | Elpida Memory, Inc. | Semiconductor memory device, memory system including memory controller, and refresh control method for a semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6169658B2 (ja) | 有向自動リフレッシュ同期 | |
| US20020004882A1 (en) | Semiconductor circuit and method of controlling the same | |
| US8375149B2 (en) | Memory controller connected to plural volatile memories and data saving control method of the same | |
| KR100532448B1 (ko) | 메모리의 리프레시 주기를 제어하는 메모리 컨트롤러 및리프레시 주기 제어 방법 | |
| US7193919B2 (en) | Selective bank refresh | |
| US5583823A (en) | Dram refresh circuit | |
| US5923829A (en) | Memory system, memory control system and image processing system | |
| US7000846B2 (en) | Semiconductor memory device | |
| KR890001311B1 (ko) | 다이나믹 메모리용 리프레시 생성기 시스템 | |
| JP2000021162A (ja) | 揮発性メモリおよびエンベッデッド・ダイナミック・ランダム・アクセス・メモリ | |
| US6862238B1 (en) | Memory system with reduced refresh current | |
| JP2000339955A (ja) | Ｄｒａｍの制御装置および制御方法 | |
| JPH0419896A (ja) | ダイナミックメモリのリフレッシュ方法 | |
| JP2008505427A (ja) | 半密度処理及び全密度処理を伴うｄｒａｍ | |
| JP2001332083A (ja) | 半導体記憶装置およびそのアドレス制御方法 | |
| JP2004220697A (ja) | 半導体メモリ装置のリフレッシュ制御 | |
| CN112711548B (zh) | 内存装置、图像处理芯片以及内存控制方法 | |
| JP2000123568A (ja) | Ｄｒａｍリフレッシュ制御回路およびリフレッシュ制御回路を内蔵したｄｒａｍ | |
| JP2000113667A (ja) | Ｄｒａｍ装置 | |
| KR19990070522A (ko) | 디램 및 이를 포함하는 시스템 | |
| JPH04153984A (ja) | ダイナミックメモリの制御方法 | |
| JPH0660645A (ja) | 節電型メモリ装置 | |
| JPH1186537A (ja) | Ｄｒａｍ装置 | |
| JPH0831170A (ja) | 半導体集積回路装置 | |
| JPS6313196A (ja) | リフレツシユ方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060801 |