JP2000339997A

JP2000339997A - 圧縮テスト可能なメモリ回路

Info

Publication number: JP2000339997A
Application number: JP11153013A
Authority: JP
Inventors: Akira Kikutake; 陽菊竹; Masato Matsumiya; 正人松宮; Satoshi Eto; 聡江渡; Kuninori Kawabata; 邦範川畑
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-05-31
Filing date: 1999-05-31
Publication date: 2000-12-08
Anticipated expiration: 2019-05-31
Also published as: KR20000077126A; JP3945939B2; KR100545505B1; US6643805B1

Abstract

(57)【要約】【課題】圧縮読みだしテストにおいて、同時に試験でき
るデータ数を増やして、圧縮効率を上げる。【解決手段】本発明は、通常の読み出し時においてＭ個
のセグメントのうちＮ個（但しＮ＜Ｍ）のセグメントを
選択するメモリ回路において、読み出しテスト時に、Ｍ
個のセグメントを全て活性化して、Ｍ個のセグメント内
の複数のセンスバッファにより共通のテスト用データバ
スを駆動することを特徴とする。そのために、コラムデ
コーダにテスト信号を供給し、それに応答してＭ個のセ
グメントを活性化するセグメント選択信号を生成する。
これにより、選択状態のメモリバンク内の複数のセグメ
ントを同時に選択して読み出しテストをすることがで
き、圧縮読み出しテストの効率を上げることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、圧縮テスト可能な
メモリ回路に関し、特に複数ビット入出力に対応したメ
モリ構成において圧縮テストの圧縮度を向上させたメモ
リ回路に関する。

【０００２】

【従来の技術】半導体記憶装置などのメモリ回路は、そ
の入出力ビット構成を考慮してメモリバンク内のセグメ
ント構成及びコラムデコーダ構成が設計される。例え
ば、８ビットの読み出しデータを同時に出力し、８ビッ
トの書き込みデータを同時に入力する構成のメモリデバ
イスがある。かかる複数ビット入出力構成の場合は、入
出力数に対応した数の共通データバスを有し、その複数
の共通データバスに同時に読み出しデータを出力し、ま
た、同時に書き込みデータを入力する。それにより、入
出力数に対応した入出力回路から読み出しまたは書き込
みが同時に行われる。

【０００３】一方、メモリ回路の試験において、同じコ
ラム選択信号によって選択される複数のセンスアンプに
対して、同じデータ（ＨレベルまたはＬレベル）を同時
に書き込み、その同じデータを同時に読み出す圧縮リー
ドテストが行われる。この試験は、メモリセルへの基本
的な書き込みと読み出し動作が正常に行われるか否かを
チェックする試験であるが、大容量のメモリセルに対し
て行うために、複数のセンスアンプに対して同時に行う
ことで試験に要する時間を短くすることができる。

【０００４】図１は、従来の圧縮リードテストを説明す
る図である。図１には、あるメモリバンク内に設けられ
た８つのセグメントＳＧＭ０−７が示される。これらの
８つのセグメントには、初段コラムデコーダcacdecによ
り生成される４つのセグメント選択信号cac0−cac3が、
それぞれ４つづつのセグメントグループSGM0−3と、SGM
4−7とに供給される。セグメント選択信号cac0−cac3
は、それぞれのセグメントのプリコラムデコーダpcdec
を介してセグメント内のコラムデコーダC/Decに供給さ
れる。コラムデコーダC/Decは、６４本のコラム選択信
号CL0−63のうち一本を選択する。そして、１本のコラ
ム選択信号により選択された４本の読み出し用グローバ
ルデータバス線rgdb0x/z−rgdb3x/zの信号が、セグメン
ト内の４つのセンスバッファＳＢにより増幅され、それ
に接続されたテスト用読み出しデータバスtrdb0x/z、tr
db3x/zが駆動される。なお、各信号やバスにおけるｘは
Ｌレベル時にアクティブを示し、ｚはＨレベル時にアク
ティブになることを示す。従って、テスト用読み出しデ
ータバスtrdb0x/zは、逆相信号を出力する１対のバスで
構成される。もう一方のテスト用読み出しデータバスtr
db3x/zも同じである。

【０００５】図２は、従来例の初段コラムデコーダcacd
ecの回路図である。図２の初段コラムデコーダは、４つ
のＮＡＮＤゲート５１〜５４と、２つのインバータ５
５，５６を有する。２つのコラムアドレス信号ca06z、c
a07zと、バンク選択信号cbnk0zとが供給され、コラムア
ドレス信号は、インバータ５５，５６によりそれぞれ逆
相信号にされ、合計４本のコラムアドレス信号の組み合
わせが、ＮＡＮＤゲート５１〜５４に供給される。ま
た、バンク選択信号cbnk0zは、ＮＡＮＤゲート５１〜５
４に供給される。

【０００６】この初段コラムデコーダでは、バンク選択
信号cbnk0zがＨレベルの時、コラムアドレスの組み合わ
せに従って、４本のセグメント選択信号cac0x〜cac3xの
うち、１本が活性化レベル（Ｌレベル）になる。このセ
グメント選択信号cac0x〜cac3xは、図１に示したインバ
ータ１８により反転されて、逆相のセグメント選択信号
cac0z〜cac3zとして、各セグメントのプリコラムデコー
ダpcdecに供給される。

【０００７】図１に戻り、上記４本のセグメント選択信
号cac0x−cac3xのうち１本が活性化レベル（Ｌレベル）
になることにより、８個のセグメントのうち２個のセグ
メントが選択され、活性化状態になる。図１の例では、
セグメント選択信号cac3zが活性化レベル（Ｈレベル）
になり、２つのセグメントSGM3、SGM7が選択されて活性
化状態（Active）になる。その結果、セグメントSGM3、
SGM7から、それぞれ４つのセンスバッファＳＢからの読
み出しデータ、即ち合計で８つの読み出しデータが、図
示しない共通データバス線を介して８つの入出力回路に
並列に供給され、８つの入出力端子から出力される。

【０００８】かかる構成は、複数ビットの同時入出力を
想定している。つまり、所定のコラムアドレスに対し
て、バンク内の２つのセグメントが同時に選択され、８
つの読み出しデータがそれぞれのセンスバッファに同時
に出力される。そして、それに対応する８本の共通デー
タバスと入出力回路を経由して、８個の入出力端子から
同時に読み出しデータが出力される。

【０００９】

【発明が解決しようとする課題】上記の読み出しモード
に対応して構成されたコラムデコーダ及びセグメントに
対して、圧縮リードテストが行われる。圧縮リードテス
トとは、複数のメモリセルの読み出しデータを、全て同
じか一部異なるかを判定して、テスト端子から出力する
テストである。それにより、読み出し判定を容易にし、
読み出しテストの工数を減らすことができる。

【００１０】この圧縮リードテストの為に、図１に示さ
れる通り、第１のセグメント群SGM0−SGM3に対して、第
１の共通のテスト用リードデータバスtrdb0x/zと、第２
のセグメント群SGM4−SGM7に対して、第２の共通のテス
ト用リードデータバスtrdb3x/zとが設けられる。上記の
読み出し動作と同様に所定のコラムアドレスを供給する
ことにより、第１及び第２のセグメント群から１つづつ
のセグメントが活性化される。そして、第１の共通のテ
スト用リードデータバスtrdb0x/zには、例えばセグメン
トSGM3における４つのセンスバッファＳＢの出力が同時
に供給される。また、第２の共通のテスト用リードデー
タバスtrdb3x/zには、例えばセグメントSGM7における４
つのセンスバッファＳＢの出力が同時に供給される。そ
の結果、８個のセンスバッファＳＢに対して同時に読み
出しテストを行うことができる。

【００１１】従来の構成は、複数ビット入出力構成であ
るので、複数の共通データバスが設けられ通常の読み出
し動作で複数の読み出しデータが同時に出力される。従
って、かかる動作を利用して、圧縮リードテストであ
ｈ、それらの同時読み出されたデータを、共通のテスト
用リードデータバスtrdb0x/z、trdb3x/zにより、すべて
一致か不一致かの信号に加工して出力する。

【００１２】しかしながら、同時に読み出しテストでき
る数が８つのメモリセルであるので、圧縮率がそれほど
高くないという課題がある。１つのメモリバンク内に８
個のセグメントを有しているが、選択されたメモリバン
ク内で、その一部の２個のセグメントしか活性化してい
ないので、残りの６個のセグメントに対しては、引き続
きメモリバンクを選択状態にして別の時間にテストする
必要がある。従って、圧縮読み出しテストの効率が悪い
という問題がある。

【００１３】そこで、本発明の目的は、圧縮読み出しテ
ストの効率を高めることができるメモリ回路を提供する
ことにある。

【００１４】更に、本発明の別の目的は、通常の読み出
し動作と異なる動作を可能にして、圧縮読み出しテスト
の効率を高くすることができるメモリ回路を提供するこ
とにある。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、通常の読み出し時におい
てＭ個のセグメントのうちＮ個（但しＮ＜Ｍ）のセグメ
ントを選択するメモリ回路において、読み出しテスト時
に、Ｍ個のセグメントを全て活性化して、Ｍ個のセグメ
ント内の複数のセンスバッファにより共通のテスト用デ
ータバスを駆動することを特徴とする。そのために、コ
ラムデコーダにテスト信号を供給し、それに応答してＭ
個のセグメントを活性化するセグメント選択信号を生成
する。これにより、選択状態のメモリバンク内の複数の
セグメントを同時に選択して読み出しテストをすること
ができ、圧縮読み出しテストの効率を上げることができ
る。

【００１６】上記の目的を達成するために、本発明の別
の側面は、それぞれ複数のメモリセルを有するセグメン
トをＭ個（Ｍは整数）有するメモリ回路において、前記
Ｍ個のセグメントに対して、共通に設けられたのテスト
用データバスを有し、通常の読み出し時において、前記
Ｍ個のセグメントのうち同時にＮ個（Ｎは整数でＮ＜
Ｍ）のセグメントを活性化し、圧縮読み出しテスト時
に、前記Ｍ個のセグメントを全て活性化して、当該Ｍ個
のセグメント内の複数のセンスバッファにより前記共通
のテスト用データバスを駆動することを特徴とする。

【００１７】また、本発明の好ましい実施の形態によれ
ば、更に、コラムアドレス信号をデコードして、前記セ
グメントにセグメント選択信号を生成するコラムデコー
ダを有し、前記コラムデコーダは、更に圧縮テスト制御
信号を供給され、前記圧縮テスト制御信号が活性状態の
時に、前記コラムアドレス信号にかかわらず前記Ｍ個の
セグメントを同時に活性化するセグメント選択信号を生
成することを特徴とする。

【００１８】また、本発明の好ましい実施の形態によれ
ば、前記Ｍ個のセグメントがＬ群（Ｌは整数）に分けら
れ、前記共通のテスト用データバスは、各群のＭ／Ｌ個
のセグメントに共通に設けられ、前記通常読み出し時
は、各群のＭ／Ｌ個のセグメントから１個のセグメント
が選択され、前記圧縮読み出しテスト時に、各群のＭ／
Ｌ個のセグメントが同時に活性化されて前記共通のテス
ト用データバスにデータが供給されることを特徴とす
る。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。

【００２０】図３は、本実施の形態例におけるメモリ回
路を示す図である。図３には、メモリデバイス内の複数
のメモリバンクのうち、１つのメモリバンクBNK0が示さ
れている。メモリバンクBNK0内には、８個のセグメント
SGM0〜SGM7が設けられる。８個のセグメントSGM0−SGM7
は、それぞれ４個づつに分離され、セグメントSGM0−SG
M3からなる第１のセグメント群SGIと、セグメントSGM4
〜SGM7からなる第２のセグメント群SGIIとを構成する。
各セグメントには、それぞれ４個づつのセンスバッファ
ＳＢと、書き込みアンプＷＡが設けられ、通常読み出し
動作時及び圧縮読み出しテスト時において、活性化状態
のセグメント内に設けられた４個のセンスバッファＳＢ
が同時に活性化される。

【００２１】第１のセグメント群SGIに対して、第１群
の４本の共通データバスcdb0z−cdb3zが設けられ、各セ
グメント内の４つのセンスバッファＳＢ及び４つの書き
込みアンプＷＡにそれぞれ接続される。但し、共通デー
タバスcdb0zは、各セグメントSGM0−SGM3の第１のセン
スバッファＳＢ及び書き込みアンプＷＡに共通に接続さ
れる。また、共通データバスcdb1zは、各セグメントSGM
0−SGM3の第２のセンスバッファＳＢ及び書き込みアン
プＷＡに共通に接続される。同様に、共通データバスcd
b2z、cdb3zも、各セグメントSGM0−SGM3内の第３及び第
４のセンスバッファ及び書き込みアンプにそれぞれ共通
に接続される。

【００２２】第２のセグメント群SGIIに対しても、同様
にして第２群の４本の共通データバスcdb4z−cdb7zが設
けられ、各セグメント内の第１のセンスバッファＳＢ及
び書き込みアンプＷＡに対して共通に共通データバスが
接続される。

【００２３】そして、通常の読み出し動作時には、バン
ク選択信号cbnk0zに応答して、初段のコラムデコーダca
cdecが、２ビットのコラムアドレス信号ca06z、ca07zを
デコードして、４つのセグメント選択信号cac0-3zのう
ち、一つを活性化レベルにする。その結果、第１及び第
２のセグメント群SGI、SGIIからそれぞれ１つのセグメ
ントが活性化状態にされる。

【００２４】各セグメント群SGI、SGIIでそれぞれ選択
され活性化状態にされたセグメント、例えばセグメント
SGM0、SGM4内の４つのセンスバッファＳＢは、それぞれ
第１群及び第２群の共通データバスcdb0z−cdb3z及びcd
b4z−cdb7zを駆動する。その結果、８ビットの読み出し
データが８本の共通データバスに出力される。

【００２５】８本の共通データバスは、それぞれ８個の
入出力回路I/Oに接続され、８ビットの入出力信号は、
８個の入出力端子DQ0−DQ7から同時に入出力される。そ
の入出力信号は、内部同期クロックCLKに同期して入出
力される。

【００２６】上記の通り、通常書き込み、読み出し動作
時において、複数ビットの同時入出力を考慮して、８個
のセグメントの内、各セグメント群SGI、SGII内からそ
れぞれ１つのセグメントを活性化する。そして、各活性
化セグメントがそれぞれ４本の共通データバスを駆動
し、合計で８本の共通データバスcdb0z−cdb7zが駆動さ
れる。それにより、８ビットの読み出しデータの同時出
力に対応可能になる。また、８ビット同時書き込みにも
対応可能になる。

【００２７】次に、圧縮読み出しテストについて説明す
る。図３には、テスト用読み出しデータバス対trdb0x/
z、trdb3x/zが、第１のセグメント群SGIと第２のセグメ
ント群SGIIのセンスバッファＳＢにそれぞれ接続され
る。図３中では１本で示されるが、実際には後述する通
り、それぞれ反転レベルを有する１対の構成になってい
る。また、テスト用の書き込みデータバス対twdb0x/z、
twdb3x/zが、第１のセグメント群SGIと第２のセグメン
ト群SGIIの書き込みアンプWAにそれぞれ接続される。こ
のテスト用書き込みデータバス対も１対の構成になって
いる。これらのテスト用データバス対は、テスト用入出
力回路２４を介して、テスト用入出力端子TDQに接続さ
れる。

【００２８】本実施の形態例では、初段コラムデコーダ
cacdec内の回路が、テスト制御信号test1zが圧縮テスト
状態にある場合は、コラムアドレスca06z、ca07zにかか
わらず、全てのセグメント選択信号cac0z−cac3zを活性
化状態（選択状態、Ｈレベル）にする。その結果、第１
及び第２のセグメント群内の４つのセグメントが、全て
同時に活性化状態になる。従って、各セグメント内の４
つのセンスバッファＳＢは、テスト用読み出しデータバ
ス対trdb0x/z、trdb3x/zに、同時に読み出しデータを出
力する。または、各セグメント内の４つの書き込みアン
プＷＡは、テスト用書き込みデータバス対twdb0x/z、tw
db3x/zから書き込みデータを供給される。

【００２９】図４は、図１に対応する本実施の形態例に
おける圧縮テスト時のメモリ回路の構成例を示す図であ
る。前述した通り、圧縮テスト時は、セグメント選択信
号cac0z−cac3zが全て選択状態になるので、全てのセグ
メントSGM0−SGM7が活性化状態になる。

【００３０】図５は、テスト用入出力回路の出力部の例
を示す回路図である。テスト用入出回路２４の出力部
は、出力トランジスタＰ１，Ｎ２からなる最終段トラン
ジスタに対して、それぞれテスト用読み出しデータバス
対trdb0x、trdb0zの信号が供給される。テスト用読み出
しデータバス対は、内部同期クロックＣＬＫに応答して
導通するトランスファーゲート２６，２７に接続され、
読み出しデータは、それぞれ２つのインバータで構成さ
れるラッチ回路３０，３１で保持される。Ｐチャネル側
の出力トランジスタＰ１には、テスト用読み出しデータ
バスtrdb0zの反転信号がそのまま供給され、Ｎチャネル
側の出力トランジスタＮ２には、テスト用読み出しデー
タバス対trdb0xの反転信号がインバータ３３を介して供
給される。

【００３１】複数のセンスバッファＳＢは、それぞれの
出力トランジスタN30〜Ｎ45により、共通のテスト用読
み出しデータバスtrdb0z、trdb0xにワイヤードオア接続
される。従って、同じデータバスに接続される複数の出
力トランジスタN30〜N45のうち一つでも導通すると、テ
スト用読み出しデータバスは、Ｌレベルになり、全ての
出力トランジスタが非導通で初めてＨレベルになる。

【００３２】図６は、圧縮読み出しテストにおけるテス
ト用読み出しデータバスとテスト用入出力端子のレベル
の関係を示す図である。図６の例では、圧縮読み出しテ
スト時において、時刻Ｔ１では、センスバッファＳＢの
全ての出力がＨレベルの時であり、反転側のテスト用読
み出しデータバスtrdb0xはＬレベル、非反転側のテスト
用読み出しデータバスtrdb0zはＨレベルになる。その結
果、入出力回路２４のＰチャネルトランジスタＰ１が導
通し、ＮチャネルトランジスタＮ２は非導通になり、テ
スト用入出力端子TDQは、Ｈレベルになる。その結果、
全ての読み出しデータがＨレベルであることが検出され
る。

【００３３】時刻Ｔ２では、センスバッファＳＢの全て
の出力がＬレベルの時であり、反転側のテスト用読み出
しデータバスtrdb0xはＨレベル、非反転側のテスト用読
み出しデータバスtrdb0zはＬレベルになる。その結果、
入出力回路２４のＮチャネルトランジスタＮ２が導通
し、ＰチャネルトランジスタＰ１は非導通になり、テス
ト用入出力端子TDQは、Ｌレベルになる。その結果、全
ての読み出しデータがＬレベルであることが検出され
る。

【００３４】そして、センスアンプＳＢの出力がＨレベ
ルとＬレベルが混在する場合は、両テスト用読み出しデ
ータバスtrdb0z、trdb0xは、前述のワイヤードオア接続
により、いずれもＬレベルになる。その結果、入出力回
路２４の出力トランジスタＰ１，Ｎ２は共に非導通にな
り、テスト用入出力端子TDQは、高インピーダンス状態
になる。この状態は、テスト装置により簡単に検出する
ことができる。

【００３５】上記のように、圧縮読み出しテストでは、
メモリバンク内の８個のセグメントを同時に活性化状態
にし、全てのセンスバッファＳＢが共通のテスト用デー
タバス対を駆動する。そして、読み出しデータが全てＨ
レベル、全てＬレベル、またはＨレベルとＬレベルが混
在しているの３つの状態を検出することができる。つま
り、テスト書き込みでは同じデータを書き込み、上記の
圧縮読み出しテストを行うことにより、４×８＝３２の
複数のメモリセルへの書き込みと読み出し動作を同時に
行うことができ、テスト時間を圧縮することができる。

【００３６】図７は、本実施の形態例における初段コラ
ムデコーダcacdecの一例の論理回路図である。図２の従
来例と同じ部分には同じ引用番号を与えた。図７の初段
コラムデコーダcacdecは、バンク選択信号cbnk0zとコラ
ムアドレスca07z、ca06zに加えて、圧縮テスト制御信号
test1zが供給される。ＮＡＮＤゲート５１〜５４がコラ
ムアドレス信号の組み合わせによって活性化レベル（Ｌ
レベル）を生成することは、従来例と同じである。但
し、図７の例では、更に圧縮テスト制御信号test1zの活
性化レベル（Ｈレベル）によって、強制的に全てのセグ
メント選択信号cac00z−cac03zを活性化状態（Ｈレベ
ル）にするために、ＮＡＮＤゲート６１〜６３及びイン
バータ５７が設けられる。即ち、セグメントを選択する
初段コラムデコーダに圧縮テスト制御信号の論理を組み
込んで、強制的に全てのセグメントを選択可能にする。

【００３７】かかる初段コラムデコーダでは、圧縮テス
ト制御信号test1zが非活性化レベル（Ｌレベル）の時
は、通常の動作により、４つのセグメント選択信号cac0
0z−cac03zのうち、一つのセグメント選択信号が活性化
状態（選択状態になる。また、圧縮テスト制御信号test
1zが活性化レベル（Ｈレベル）の時は、コラムアドレス
にかかわらず、４つのセグメント選択信号cac00z−cac0
3zが全て活性化状態（Ｈレベル）になる。その結果、８
つのセグメントが全て活性化状態に制御される。

【００３８】図８は、本実施の形態例におけるプリコラ
ムデコーダpcdecの一部の回路例を示す図である。図８
は、図３，４におけるセグメントSGM0に対応するプリコ
ラムデコーダpcdecの場合の部分的回路例である。この
プリコラムデコーダpcdecには、ｃ系の初段コラムデコ
ーダcacdecにより生成されたセグメント選択信号cac0z
と、図示しないａ系の初段コラムデコーダにより生成さ
れた８本のコラム選択信号caa0z−caa7zと、同様に図示
しないｂ系の初段コラムデコーダにより生成された８本
のコラム選択信号cab0z−cab7zの内の１本のコラム選択
信号cab0zとが供給される。

【００３９】このプリコラムデコーダは、Ｎチャネルト
ランジスタ６８，６９と、Ｐチャネルトランジスタ群６
６，６７と、ＣＭＯＳインバータ群６５とで構成され
る。また、図８のプリコラムデコーダpcdecは、実際の
プリコラムデコーダ構成の１／８が示される。即ち、他
の７／８の回路は、図８と同様の構成で、ｂ系のコラム
選択信号のみが異なる。

【００４０】図８のデコーダでは、ｂ系のコラム選択信
号cab0zとセグメント選択信号cac0zとが共に活性化レベ
ル（Ｈレベル）の時に、Ｎチャネルトランジスタ６８，
６９が共に導通し、Ｐチャネルトランジスタ６６，６７
が共に非導通となる。従って、８本のａ系のコラム選択
信号caa0z−caa7zのうち活性化レベル（Ｈレベル）に対
応するプリコラム選択信号pcl00nzがＬレベルに駆動さ
れる。即ち、図８のプリコラムデコーダで１／８にデコ
ードされ、残りの７／８のプリコラムデコーダと共に、
１／６４にデコードされる。

【００４１】図４に示されるコラムデコーダC/Decは、
そのプリコラム選択信号pcl00nzに対応するコラム選択
信号CL0−CL63を活性化状態（選択状態）にし、後述す
るコラム選択ゲートに供給する。即ち、各セグメント内
では、１／６４にデコードされて、６４組のビット線若
しくはセンスアンプの内、１組のビット線若しくはセン
スアンプが選択され、センスバッファＳＡまたは書き込
みアンプＷＡに接続される。尚、各組のビット線数若し
くはセンスアンプ数は、４本若しくは４個である。この
構成は、後に詳述する。

【００４２】図９は、本実施の形態例における別の初段
コラムデコーダを示す論理回路図である。この回路で
は、図７の例と異なり、コラムアドレスca06z、ca07z及
び圧縮テスト制御信号test1xとが、ＮＡＮＤゲート６５
〜６８に供給される。従って、通常動作時には、圧縮テ
スト制御信号test1xがＬレベルであり、ＮＡＮＤゲート
６５〜６８は、コラムアドレスca06z、ca07zをデコード
して、出力n0〜n3を出力する。そして、バンク選択信号
cbnk0zが選択状態（Ｈレベル）の時は、ＮＡＮＤゲート
７０〜７３がそれらの出力n0〜n3を反転し、更に圧縮テ
スト制御信号test1xが与えられるNORゲート７５〜７８
により再度反転され、最後にインバータ８０乃至８３に
より再反転される。その結果、セグメント選択信号cac0
0z−cac03zのうちの１つが選択状態（Ｈレベル）にな
る。バンク選択信号cbnk0zが非選択状態（Ｌレベル）の
時は、それらのＮＡＮＤゲート７０〜７３の出力は全て
Ｈレベルになり、セグメント選択信号cac00z−cac03zは
全て非選択状態のＬレベルになる。

【００４３】一方、圧縮テスト制御信号test1xがテスト
状態であるＨレベルになると、NORゲート７５〜７８の
出力は強制的にＬレベルになり、セグメント選択信号ca
c00z−cac03zは全て活性化状態（選択状態）のＨレベル
になる。従って、全てのセグメントが選択され、圧縮読
みだしテストので同時にテストできるメモリセルの数を
増やすことができる。

【００４４】次に、各セグメント内の構成について説明
する。

【００４５】図１０は、本実施の形態例におけるメモリ
デバイスのより詳細な構成図である。図１０には、特
に、複数のメモリセルを有するセグメントの詳細構成が
示される。図１０には、８つのセグメントＳＧＭ０〜７
が示され、それぞれのセグメントには、コラムデコーダ
C/Decと、４組のセンスバッファＳＢ及び書込アンプＷ
Ａとが設けられる。

【００４６】例えば、セグメントＳＧＭ０を例にする
と、セグメント内には、複数のメモリセルを有するメモ
リセルアレイＭＣＡと、センスアンプアレイＳＡＡと
が、縦方向（コラム方向）に交互に配置される。そし
て、上下２列のセンスアンプアレイＳＡＡが１つのメモ
リセルアレイＭＣＡの両側に設けられ、メモリセルアレ
イＭＣＡ内にビット線の電位を増幅するセンスアンプが
センスアンプアレイＳＡＡ内に設けられる。

【００４７】また、メモリセルアレイＭＣＡに対応し
て、メインワードデコーダMW/DとサブワードデコーダSW
/Dが設けられる。メインワードデコーダMW/Dは、８つの
セグメント内にワード方向（図中横方向）の全てのサブ
ワードデコーダSW/Dを選択し、その選択されたサブワー
ドデコーダSW/Dのうち、選択されたセグメントに属する
サブワードデコーダSW/Dが、ワード線を駆動する。

【００４８】図１０のセンスアンプアレイＳＡＡ上に
は、ワード方向（図中横方向）に延びる読み出し用のロ
ーカルデータバスrldb#x/zと書込用のローカルデータバ
スwldb#x/zとが設けられる。尚、ここでデータバスの引
用符号におけるx/zは、逆相の信号が供給される１対の
データバスであることを意味する。従って、セグメント
内のローカルデータバス１４Ａ，１４Ｂは、それぞれ２
対の読み出し用ローカルデータバス線対を有する。図
中、上から奇数番目のセンスアンプアレイＳＡＡ上に
は、読み出し用のローカルデータバスrldb0x/z、rldb1x
/zと、書込用ローカルデータバスwldb0x/z、wldb1x/zと
が設けられる。また、偶数番目のセンスアンプアレイＳ
ＡＡ上には、読み出し用のローカルデータバスrldb2x/
z、rldb3x/zと、書込用ローカルデータバスwldb2x/z、w
ldb3x/zとが設けられる。従って、セグメント内のロー
カルデータバスは、４対の読み出し用のローカルデータ
バスと４対の書込用ローカルデータバスからなる。

【００４９】セグメントのメモリセルアレイＭＣＡやセ
ンスアンプアレイＳＡＡ上には、ビット方向（図中縦方
向）に延びる読み出し用のグローバルデータバスrgdb#x
/z（rgdb0x/z〜rgdb7x/z、（＃は数字を代表する。以下
同じ））と、書込用のグローバルデータバスwgdb#x/z
（wgdb0x/z〜wgdb7x/z）とが設けられる。即ち、グロー
バルデータバス１６は、読み出し用と書込用のそれぞれ
８対のグローバルデータバス線対で構成される。

【００５０】これらのグローバルデータバスrgdb#x/z、
wgdb#x/zは、それぞれのセグメント内に設けられた複数
のローカルデータバスrldb#x/z、wldb#x/zの対応するバ
スに接続される。そして、セグメント内では、４つの読
み出し用のグローバルデータバスrgdb0x/z〜rgdb3x/z
が、そのセグメントに属する４つのセンスバッファＳＢ
に接続される。また、セグメント内では、４つの書込用
のグローバルデータバスwgdb0x/z〜wgdb3x/zが、そのセ
グメントに属する４つの書込アンプＷＡに接続される。

【００５１】そして、それらのセンスバッファＳＢは、
図３に示した通り、共通データバス及び共通のテスト用
読み出しデータバスに接続され、書込アンプＷＡも、共
通のテスト用書込データバスに接続される。

【００５２】図１１は、セグメント内の１つのメモリセ
ルアレイとその両側のセンスアンプアレイとを示す図で
ある。メモリセルアレイＭＣＡ内には、サブワードデコ
ーダSW/Decで駆動される複数のワード線ＷＬと、それぞ
れセンスアンプＳ／Ａに接続される複数のビット線対Ｂ
Ｌ，／ＢＬとが設けられ、それらの交差位置に１トラン
ジスタと１キャパシタで構成されるメモリセルが設けら
れる。

【００５３】セグメントに対して設けられたコラムデコ
ーダC/Decは、それぞれコラム選択信号ＣＬを生成す
る。そのコラム選択信号ＣＬにより導通する図示しない
コラムゲートを介して、コラム方向に２組づつ配置され
る４組のセンスアンプＳ／Ａの出力が、４組の読み出し
用ローカルデータバスrldb0x/z〜rldb3x/zに接続され
る。また、コラム選択信号ＣＬと書込用コラム選択信号
swclとにより導通するコラムゲートを介して、４組の書
込用ローカルデータバスwldb0x/z〜wldb3x/zが、コラム
方向に２組づつ配置される４組のセンスアンプＳ／Ａに
接続される。この書込用コラム選択信号swclは、書込用
コラム選択信号ドライバswcldrvにより駆動される。

【００５４】図１１内には、図中左端に上記の４組のセ
ンスアンプＳ／Ａが、右端に同様の４組のセンスアンプ
Ｓ／Ａがそれぞれ示される。

【００５５】図中、メモリセルアレイＭＣＡの上側のセ
ンスアンプアレイＳＡＡ上、若しくはその近傍に、ロー
カルデータバス群１４Ａが設けられ、メモリセルアレイ
ＭＣＡの下側のセンスアンプアレイＳＡＡ上、若しくは
その近傍に、ローカルデータバス群１４Ｂが設けられ
る。ローカルデータバス群１４Ａは、２対の読み出し用
ローカルデータバスrldb0x/z、rldb1x/zと、２対の書込
用ローカルデータバスwldb0x/z、wldb1x/zとを有する。
また、下側のローカルデータバス群１４Ｂも、２対の読
み出し用ローカルデータバスrldb2x/z、rldb3x/zと、２
対の書込用ローカルデータバスwldb2x/z、wldb3x/zとを
有する。それぞれのローカルデータバス群１４Ａ，１４
Ｂに沿って、書込用コラム選択信号swclが配置される。

【００５６】ワード方向（横方向）に延びるそれぞれ４
対の読み出し用ローカルデータバスrldb#x/zと書込用ロ
ーカルデータバスwldb#x/zとは、コラム方向（縦方向）
に延びるそれぞれ４対の読み出し用グローバルデータバ
スrgdb#x/zと書込用グローバルデータバスwgdb#x/zと
に、それぞれ接続される。そして、このグローバルデー
タバス群１６は、前述の通り、セグメントに属するセン
スバッファＳＢと書込アンプＷＡとに接続される。

【００５７】図１２は、セグメント内のローカルデータ
バスとグローバルデータバスの構造を示す図である。図
１２には、メモリセルＭＣからビット線対ＢＬ，／Ｂ
Ｌ、コラムゲート、ローカルデータバス群１４Ａ、グロ
ーバルデータバス群１６Ａ、センスバッファＳＢ及び書
込アンプＷＡ、そして共通データバス群１０までの構成
が示される。図１２の例では、共通データバス群１０
が、読み出し専用の共通データバスrcdb0z−rcdb3zと、
書き込み専用の共通データバスwcdb0z−wcdb3zとを有
し、それぞれがセンスバッファＳＢと書き込みアンプＷ
Ａとに接続される。

【００５８】メモリセルアレイＭＣＡ内には、ワード線
ＷＬとビット線ＢＬとの交差位置に、メモリセルＭＣが
配置される。センスアンプアレイＳＡＡ内には、ビット
線対ＢＬ，／ＢＬに接続されたセンスアンプＳＡと、ト
ランジスタＮ１０〜Ｎ１７で構成されるコラムゲート
と、ローカルデータバス群１４Ａが設けられる。

【００５９】トランジスタＮ１０〜Ｎ１３は、読み出し
用のコラムゲートであり、トランジスタＮ１４〜Ｎ１７
は、書込用のコラムゲートである。読み出し時は、コラ
ムデコーダC/Decにより供給されるＨレベルのコラム選
択信号ＣＬによって、トランジスタＮ１２，Ｎ１３が導
通する。そのとき、センスアンプＳＡによりＨレベルと
Ｌレベルに駆動されたビット線対ＢＬ，／ＢＬに応じ
て、トランジスタＮ１０，Ｎ１１のいずれか一方が導通
し、読み出し用のローカルデータバスrldb0x、rldb0zの
いずれか一方がＨレベルに、他方がＬレベルに駆動され
る。

【００６０】この時、コラム選択信号ＣＬによりトラン
ジスタＮ１４，Ｎ１５側の導通状態になるが、書込用コ
ラム選択信号swclがＬレベルであるので、トランジスタ
Ｎ１６，Ｎ１７が導通せず、ビット線対ＢＬ，／ＢＬが
書込用のローカルデータバスwldb0x、wldb0zに接続され
ることはない。従って、書き込み用ローカルデータバス
wldb0x、wldb0zは、例えばプリチャージレベルに維持さ
れる。

【００６１】読み出し用のローカルデータバスrldb0x、
rldb0zは、読み出し用のグローバルデータバスrgdb0x、
rgdb0zにも接続され、読み出しデータは、グローバルデ
ータバスrgdb0x、rgdb0zを経由して、センスバッファＳ
Ｂ０に供給される。センスバッファＳＢは、その読み出
し用のグローバルデータバスrgdb0x、rgdb0zの電圧をセ
ンスし、その出力を読み出し用共通データバスrcdb0zに
供給する。読み出し用共通データバスrcdb0zは、図示し
ない出力回路を経由して、データ入出力端子ＤＱ０に伝
達され、出力される。

【００６２】一方、書込動作においては、データ入出力
端子ＤＱ０に書込データが供給されると、書込用の共通
データバスwcdb0zを経由して、書込データが書込アンプ
ＷＡ０に供給される。この書込データに応じて、書込ア
ンプＷＡ０は、書き込み用のグローバルデータバス線対
wgdb0x/zをＨレベルとＬレベルに駆動する。同時に、グ
ローバルデータバス線対wgdb0x/zに接続された書込用ロ
ーカルデータバス線対wldb0x/zも駆動されて、Ｈレベル
とＬレベルになる。

【００６３】書込動作では、コラム選択信号ＣＬがＨレ
ベルになると同時に、書込用コラム選択信号swclもＨレ
ベルになり、書込用ローカルデータバス線対wldb0x/z
は、トランジスタＮ１４〜Ｎ１７を介してビット線対Ｂ
Ｌ，／ＢＬに接続される。その結果、書込アンプＷＡ０
は、グローバルデータバス線対とローカルデータバス線
対とを介して、ビット線対を駆動する。

【００６４】図１２に示される通り、トランジスタＮ１
０，Ｎ１１により、読み出し用のローカルデータバス線
対と書込用のローカルデータバス線対とは電気的に分離
されている。従って、書込アンプＷＡによって書込用の
ローカルデータバスとグローバルデータバスに加えて、
読み出し用のローカルデータバス及びグローバルデータ
バスとを駆動する必要はない。

【００６５】図１２から明らかな通り、本実施の形態例
では、センスアンプＳＡとデータ入出力端子ＤＱとの間
は、全て読み出し用のデータバスと書込用のデータバス
とに分離された構成になっている。従って、読み出し動
作時に、メモリセルの有効な読み出しデータが、センス
アンプ、コラムゲート、ローカルデータバス、グローバ
ルデータバス及び共通データバスを経由してデータ入出
力端子ＤＱから出力された直後に、例えば共通データバ
ス内に読み出しデータが残っていても、書込用の別の経
路である書込用共通データバス、書込用グローバルデー
タバス、書込用ローカルデータバスを介して、書込デー
タをビット線対に供給することができる。

【００６６】図１２には、読み出し用と書込用それぞれ
２対のグローバルデータバス１６Ａ（rgdb#x/z、wgdb#x
/z）、ローカルデータバス１４Ａ（rldb#x/z、rldb#x/
z）しか示していない。残りの半分のグローバルデータ
バスとローカルデータバスも同様に構成であり、グロー
バルデータバスは、センスバッファＳＢ２，３及び書込
アンプＷＡ２，３にそれぞれ接続される。また、図１２
中、テスト用入出力端子ＴＤＱは、それぞれの図示しな
い入出力回路を介してテスト用の読み出し及び書込デー
タバスtrdb0zとtwdb0zとに接続される。

【００６７】図１３は、センスバッファ回路の一例を示
す回路図である。このセンスバッファ回路は、通常動作
時には、読み出し用のグローバルデータバスrgdbx/zの
逆相信号を検出し増幅し、ノードｎ５７に検出信号を生
成し、インバータ７０及び出力トランジスタＮ２９を介
して、読み出し用の共通データバスrdbzを駆動する。ま
た、圧縮テスト時には、圧縮テスト制御信号test1xに応
答して、ノードｎ５７，ｎ６０の検出信号を、インバー
タ７０，７１及び７２，７４、そしてNORゲート７３，
７５を介して出力トランジスタＮ３０，Ｎ３１に供給
し、そのトランジスタによりテスト用読み出しデータバ
ス線対trdbx/zを駆動する。

【００６８】センスバッファ回路において、Ｐチャネル
トランジスタP50、P51は、常時導通状態の負荷回路であ
り、ノードn50、n51に電流を供給する。センスバッファ
・イネーブル信号sbezが非活性状態（Ｌレベル）にある
時は、ＰチャネルトランジスタP54、P55が共に導通状態
にあり、ノードn52、n53を共にＨレベルにリセットす
る。同様に、ＰチャネルトランジスタP62、P63が導通
し、ノードn57、n60をＨレベルにリセットする。

【００６９】次にセンスバッファ・イネーブル信号sbez
が活性状態（Ｈレベル）になると、Ｎチャネルトランジ
スタN50、N51、N52が導通し、上記のＰチャネルトラン
ジスタP54、P55、P62、P63は非導通状態になる。トラン
ジスタN51、Ｎ52の導通により、ノードn52、n53が共に
グランド側に引っ張られ、電位が下がり、トランジスタ
P52、P53のゲートの低下により共に導通しようとする。

【００７０】そこで、仮に読み出し用のグローバルデー
タバスrgdbxがＬレベル、他方のグローバルデータバスr
gdbzがＨレベルとする。すると、ノードn50の電位が低
下して、トランジスタP52のゲート・ソース間電圧が閾
値電圧以上にならず、トランジスタP52は導通しない。
一方、ノードn51の電位は低下せずに、トランジスタp53
のゲート・ソース間電圧が閾値電圧以上になり、トラン
ジスタP53は導通する。即ち、トランジスタP52とP53に
よる差動動作である。

【００７１】上記差動動作に伴い、ノードn52は、Ｈレ
ベルに引き上げられたままで、ノードn53はＬレベルに
引き下げられる。ノードn52は、トランジスタP59、P6
0、P61のゲートに接続され、また、ノードn53は、トラ
ンジスタP56、P57、P58のゲートに接続されているの
で、ノードn52及びn53の逆相動作は、更にソースが共通
に内部電源Viiに接続されたトランジスタP57、P58及び
トランジスタP59、P60の差動アンプ回路により、更に増
幅される。トランジスタN53、N54はトランジスタP58、P
60に対してカレントミラー回路を構成し、同様に、トラ
ンジスタN55、N56はトランジスタP57、P59に対してカレ
ントミラー回路を構成する。即ち、差動回路が２組設け
られている。

【００７２】これらの差動回路により増幅された信号
が、ノードn57（Ｈレベル）とn60（Ｌレベル）に出力さ
れ、それぞれインバータ７０，７１に供給される。そし
て、通常読み出し動作時には、インバータ７０のＬレベ
ル出力により、出力トランジスタＮ２９は非導通に維持
され、読み出し用共通データバスrdbzは、プリチャージ
レベルのＨレベルを維持する。上記のグローバルデータ
バス線の信号が逆の場合は、出力トランジスタＮ２９が
導通され、読み出し用共通データバスrdbzは、プリチャ
ージレベルのＨレベルからＬレベルに駆動される。

【００７３】圧縮読み出し時には、インバータ７０，７
１の出力の反転信号により、出力トランジスタN30、Ｎ3
1が駆動され、いずれか一方のテスト用読み出しデータ
バスtrdbx/zがプリチャージレベルのＨレベルからＬレ
ベルに駆動され、他方がＨレベルに維持される。それ以
降の回路構成は、図５に示した通りである。

【００７４】図１４は、他の実施の形態例におけるメモ
リ回路を示す図である。図４とは、テスト用読み出しデ
ータバスの構成を除いては、同じであり、同じ引用番号
を与えている。図１４の例では、テスト用の読み出しデ
ータバス線対が、４対trdb0x/z、trdb1x/z、trdb2x/z、
trdb3x/z設けられ、それぞれのテスト用読み出しデータ
バス線対が、２つのセグメントのセンスバッファＳＢに
接続される。この場合も、図４の場合と同様に、初段コ
ラムデコーダcacdecにて、圧縮テスト制御信号test1zに
より４つのセグメント選択信号を全て選択状態にするこ
とで、全てのセグメントSGM0−SGM7を活性化状態にし、
圧縮読み出しテストをより効率的に行うことができる。
初段コラムデコーダcacdecの回路構成は、図７または図
９に示した回路と同じ構成である。

【００７５】上記の実施の形態例では、テスト用読み出
しデータバスを介して、より多くのセンスバッファから
の出力を同時にチェックできることを説明した。同様
に、同じ初段コラムデコーダを利用することで、テスト
用書き込みデータバスを介して、より多くの書き込みア
ンプＷＡを介して同時にテスト用データを書き込むこと
ができる。

【００７６】以上、本発明の保護範囲は、上記の実施の
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。

【００７７】

【発明の効果】以上、本発明によれば、読み出し構成に
最適なメモリ回路構成において、圧縮テストの効率をよ
り高くすることができる。

【図面の簡単な説明】

【図１】従来の圧縮リードテストを説明する図である。

【図２】従来例の初段コラムデコーダの回路図である。

【図３】本実施の形態例におけるメモリ回路を示す図で
ある。

【図４】本実施の形態例における圧縮テスト時のメモリ
回路の構成例を示す図である。

【図５】テスト用入出力回路の出力部の例を示す回路図
である。

【図６】圧縮読み出しテストにおけるテスト用読み出し
データバスとテスト用入出力端子のレベルの関係を示す
図である。

【図７】本実施の形態例における初段コラムデコーダの
一例の論理回路図である。

【図８】本実施の形態例におけるプリコラムデコーダの
一部の回路例を示す図である。

【図９】本実施の形態例における別の初段コラムデコー
ダを示す論理回路図である。

【図１０】本実施の形態例におけるメモリデバイスのよ
り詳細な構成図である。

【図１１】セグメント内の１つのメモリセルアレイとそ
の両側のセンスアンプアレイとを示す図である。

【図１２】セグメント内のローカルデータバスとグロー
バルデータバスの構造を示す図である。

【図１３】センスバッファ回路の一例を示す回路図であ
る。

【図１４】他の実施の形態例におけるメモリ回路を示す
図である。

【符号の説明】

BNK バンク SGM0〜SGM7 セグメントＳＢセンスバッファＷＡ書き込みアンプ trdb0x/z、trdb3x/z テスト用読み出しデータバス線
対 cacdec 初段コラムデコーダ pcdec プリデコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者江渡聡神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者川畑邦範神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 2G032 AA07 AC04 AE12 AG02 AG07 AK15 5B018 GA03 JA02 JA03 QA13 5B024 AA15 BA15 BA29 CA15 CA27 EA02 5L106 AA01 AA15 DD04 FF05 GG02

Claims

【特許請求の範囲】

【請求項１】それぞれ複数のメモリセルを有するセグメ
ントをＭ個（Ｍは整数）有するメモリ回路において、前記Ｍ個のセグメントに対して、共通に設けられたのテ
スト用データバスを有し、通常の読み出し時において、前記Ｍ個のセグメントのう
ち同時にＮ個（Ｎは整数でＮ＜Ｍ）のセグメントを活性
化し、圧縮読み出しテスト時に、前記Ｍ個のセグメントを全て
活性化して、当該Ｍ個のセグメント内の複数のセンスバ
ッファにより前記共通のテスト用データバスを駆動する
ことを特徴とするメモリ回路。
【請求項２】請求項１において、更に、コラムアドレス信号をデコードして、前記セグメ
ントにセグメント選択信号を生成するコラムデコーダを
有し、前記コラムデコーダは、更に圧縮テスト制御信号を供給
され、前記圧縮テスト制御信号が活性状態の時に、前記
コラムアドレス信号にかかわらず前記Ｍ個のセグメント
を同時に活性化するセグメント選択信号を生成すること
を特徴とするメモリ回路。
【請求項３】請求項１において、前記Ｍ個のセグメントがＬ群（Ｌは整数）に分けられ、
前記共通のテスト用データバスは、各群のＭ／Ｌ個のセ
グメントに共通に設けられ、前記通常読み出し時は、各群のＭ／Ｌ個のセグメントか
ら１個のセグメントが選択され、前記圧縮読み出しテス
ト時に、各群のＭ／Ｌ個のセグメントが同時に活性化さ
れて前記共通のテスト用データバスにデータが供給され
ることを特徴とするメモリ回路。