JP2000340648A - 改良した集積回路分離構成体及びその製造方法 - Google Patents

改良した集積回路分離構成体及びその製造方法

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JP2000340648A
JP2000340648A JP2000140578A JP2000140578A JP2000340648A JP 2000340648 A JP2000340648 A JP 2000340648A JP 2000140578 A JP2000140578 A JP 2000140578A JP 2000140578 A JP2000140578 A JP 2000140578A JP 2000340648 A JP2000340648 A JP 2000340648A
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trench
forming
isolation
recess
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JP2000140578A
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Eric G Morgan
エリック モーガン ジー．
Eric Vandenbossche
バンデンボッシュ エリック
Piyush M Singhal
エム． シンガール ピユシュ
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STMicroelectronics lnc USA
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STMicroelectronics lnc USA
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
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  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 寸法を小型化させることを可能としたＩＣ分
離構成体及びその製造方法を提供する。 【解決手段】 本発明ＩＣ分離構成体は表面部分を具備
する導電層に設けた凹所を有している。該凹所は該表面
部分に隣接した側壁を有しており、且つ本分離構成体
は、更に、該凹所内に設けられており且つ該表面部分と
オーバーラップしている絶縁体を有している。従って、
本発明によれば、トランジスタが凹所側壁に隣接して導
電層内に設けられた場合に、該絶縁体のオーバーラップ
する部分が上側の凹所角部とゲート電極との間の距離を
増加させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、集積回路
（ＩＣ）に関するものであって、更に詳細には、改良し
た分離構成体及びその製造方法に関するものである。例
えば、分離構成体は、該構成体に隣接しているトランジ
スタであって、特に０．２５ミクロン（μｍ）以下の特
徴寸法を有するトランジスタにおける「ハンプ（ｈｕｍ
ｐ）」即ち「こぶ」効果を減少させる。
【０００２】
【従来の技術】同一又はより小型のダイ面積内により多
くの機能を詰め込んだＩＣに対する業界の要求を満たす
ために、ＩＣ製造業者等は例えばトランジスタ等の集積
化した装置をより小さな幾何学的形状のものとさせるこ
とを可能とするプロセスを継続して研究及び開発してい
る。例えば、数年前においては、多くのＩＣ製造業者等
は４μｍプロセスを使用しており、それは４μｍ程度の
小さな特徴寸法（例えば、トランジスタゲート幅）を有
する装置を形成することが可能である。然しながら、今
日、１μｍプロセスが一般的であり、且つ０．２５μ
ｍ、０．１８μｍ、０．１μｍプロセスが開発中であ
る。これらのより小型の幾何学的形状のプロセスは、よ
り小さな幾何学的形状を有する集積化した装置を形成す
ることを可能とする。その結果、このようなプロセス
は、より多くの幾何学的形状のプロセスの場合よりも与
えられたダイ面積上においてより多くの装置、従ってよ
り多くの機能性を設けることを可能とさせる。
【０００３】然しながら、より小型の幾何学的形状のプ
ロセスとさせるために集積化した装置の寸法を単にスケ
ールダウンするだけでは装置を動作不能なものとさせる
場合がある。例えば、既知の短チャンネル効果のため
に、４μｍのゲート幅を有しているトランジスタは、そ
れを１μｍのゲート幅を有するようにスケールダウンし
た場合には、適切に動作しない場合がある。
【０００４】図１は従来のシリコントレンチ分離（ＳＴ
Ｉ）構成体１０の概略断面図を示しており、該構成体は
例えばメモリ回路等のＩＣ１１の一部である。ＩＣ１１
はトランジスタ１２ａ及び１２ｂを有しており、それら
のトランジスタは表面１４及び角部１６ａ及び１６ｂを
有している基板１３内に設けられている。トランジスタ
１２ａ及び１２ｂは夫々ボディ領域１８ａ及び１８ｂを
有しており、それらのボディ領域は基板１３内に設けら
れており且つトランジスタ動作期間中に電気的に反転し
て夫々のチャンネル領域を形成する。ゲート絶縁体２０
ａ及び２０ｂが、夫々、ボディ領域１６ａ及び１６ｂ上
に設けられている。例えばワード線等の導体２２が分離
構成体１０及びゲート絶縁体２０ａ及び２０ｂ上を延在
しており且つトランジスタ１２ａ及び１２ｂの両方に対
するゲート電極として作用する。
【０００５】然しながら、分離構成体１０はトランジス
タ１２ａ及び１２ｂを不適切に動作させる場合がある。
分離構成体１０は基板１３内に設けられている分離トレ
ンチ２４を有している。トレンチ２４は基板１３の表面
１４上方へトレンチ２４から延在する場合にしばしば内
側に向かってテ−パする側壁を持った絶縁体２６で充填
されている。このように幅が狭くなることによってギャ
ップ２８ａ及び２８ｂが形成され、それらのギャップは
ゲート導体２０が夫々角部１６ａ及び１６ｂとオーバー
ラップすることを許容する。トランジスタ１２ａ及び１
２ｂの動作期間中に、このオーバーラップは、しばし
ば、角部１６ａ及び１６ｂ近くの夫々のトランジスタの
電界領域内において不所望の二次的効果、即ち「ハン
プ」効果を発生させる。トランジスタ１２ａ及び１２ｂ
が比較的大きな特徴寸法を有している場合には、これら
のハンプ効果は、通常、トランジスタ動作に無視可能な
影響を与えるに過ぎない。然しながら、トランジスタ１
２ａ及び１２ｂが比較的小さな特徴寸法を有している場
合には、特に、０．２５μｍ以下の特徴寸法である場合
には、ハンプ効果がトランジスタ動作を著しく劣化させ
る場合があり、且つトランジスタ１２ａ及び１２ｂを使
用不能なものとさせる場合もある。更に、絶縁体２６の
側壁がトレンチ２４の外側において真っ直ぐなものであ
ったとしても、導体２２は未だに角部１６ａ及び１６ｂ
に充分に近いものであって顕著なハンプ効果を発生させ
る場合がある。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した分離構成体及びその製造方法を提
供することを目的とする。本発明の別の目的とするとこ
ろは、改良した分離構成体を有する半導体装置及びその
製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の１側面によれ
ば、ＩＣ分離構成体が提供され、該構成体は、表面部分
を具備する導電層に設けた凹所を有している。該凹所は
該表面部分に隣接している側壁を有しており、且つ本分
離構成体は、更に、該凹所内に設けられており且つ表面
部分とオーバーラップしている絶縁体を有している。
【０００８】従って、該凹所の側壁に隣接して該導電層
内にトランジスタが設けられる場合には、該絶縁体のオ
ーバーラップする部分が該凹所の角部とゲート電極との
間の距離を増加させる。この増加された距離がハンプ効
果を許容可能なレベルヘ減少させる。
【０００９】
【発明の実施の形態】図２は本発明の１実施例に基づく
ＩＣ分離構成体４０の概略断面図である。分離構成体４
０はＩＣ４２の一部であり、それは、１実施例において
は、図１のＩＣ１１と同様のものである。ＩＣ４２はト
ランジスタ４４ａ及び４４ｂを有しており、それらは表
面４８と角部５０ａ及び５０ｂとを具備する導電層４６
内に設けられている。１実施例においては、導電層４６
は半導体基板である。トランジスタ４４ａ及び４４ｂ
は、導電層４６内に設けられている夫々のボディ領域５
２ａ及び５２ｂを有している。ゲート絶縁体５４ａ及び
５４ｂが、夫々、ボディ領域５２ａ及び５２ｂの上に設
けられており、且つ例えばワード線等の導体５５が分離
構成体４０及びゲート絶縁体５４ａ及び５４ｂの上側を
延在しており且つトランジスタ４４ａ及び４４ｂの両方
に対するゲート電極として作用する。角部５５ａ及び５
５ｂから横方向に離隔して示してあるが、別の実施例に
おいては、ボディ領域５２ａ及び５２ｂは夫々の角部へ
延在する。
【００１０】分離構成体４０は、ゲート電極５５と角部
５０ａ及び５０ｂとの間の距離を増加させ且つそのオー
バーラップを減少させることによってトランジスタ４４
ａ及び４４ｂにおけるハンプ効果を減少させるか又は取
除いている。特に、分離構成体４０は導電層４６内に設
けられており且つ側壁５８ａ及び５８ｂを具備する分離
凹所５６を有している。図示例においては、この凹所５
６はトレンチである。マッシュルームの形状をしたトレ
ンチ絶縁体６０がトレンチ５６内に設けられており且つ
内側部分、即ち「ステム」６２と、外側部分、即ち「キ
ャップ」６４とを有している。１実施例においては、絶
縁体６０は２つの絶縁体層６６及び６８を有している
が、別の実施例においては、単一の層とするか、又は３
つ又はそれ以上の層とすることが可能である。キャップ
６４はステム６２よりも幅広であり、従って側壁５８ａ
及び５８ｂを超えて横方向に延在し角部５０ａ及び５０
ｂ及び導電層表面４８の隣接する部分とオーバーラップ
している。この実施例では両方の角部５０ａ及び５０ｂ
とオーバーラップするものとして示してあるが、別の実
施例においては、キャップ６４はそれらの角部のうちの
１つのみとオーバーラップすることが可能である。キャ
ップ６４のオーバーラップしている部分はゲート電極５
５と角部５０ａ及び５０ｂとの間の夫々の距離を増加さ
せる。これらの増加された距離が電極５５と角部５０ａ
及び５０ｂとの間の電界を減少させ、従ってトランジス
タ４４ａ及び４４ｂの動作期間中電極５５によって発生
されるハンプ効果を減少させる。従って、分離構成体４
０は特に０．２５μｍ以下のプロセスにおいて使用する
のに有益的である。
【００１１】図３は図２のＩＣ４２の分離構成体４０及
びその周りの部分の平面図である。トランジスタ４４ａ
はソース／ドレイン領域７０及び７２を有しており、且
つトランジスタ４４ｂはソース／ドレイン領域７４及び
７６を有している。図示していないが、トランジスタ４
４ａ及び４４ｂは分離構成体４０と類似した分離構成体
によってそれらの他の側部のうちの１つ又はそれ以上の
境界と接することが可能である。
【００１２】図４乃至１０は本発明の１実施例に基づい
て図２及び３のＩＣ分離構成体４０を製造するプロセス
の各ステップを示している。
【００１３】図４を参照すると、導電層４６の上に従来
の方法に従ってマスク層９０を形成し、且つマスク層９
０内に従来の方法によって開口９２を形成して導電層４
６の一部を露出させる。１実施例においては、導電層４
６は例えばシリコン基板等の半導体基板であり、マスク
層９０は窒化物層であり、且つ開口９２はそのプロセス
の最小特徴寸法にほぼ等しい幅を有している。
【００１４】図５を参照すると、開口９２の側壁上に従
来の方法によってスペーサ９４ａ及び９４ｂを形成し開
口９２の幅を狭くさせる。１実施例においては、スペー
サ９４ａ及び９４ｂはテトラエチルオルトシリケート
（ＴＥＯＳ）から形成し且つ各々は約３００乃至４００
Åの幅を有している。
【００１５】図６を参照すると、幅狭とした開口９２を
介して従来の方法によって導電層４６をエッチングして
トレンチ５６を形成する。１実施例においては、導電層
４６を約０．２乃至０．４ミクロンの深さへ異方的にエ
ッチングしてトレンチ５６を形成する。
【００１６】図７を参照すると、スペーサ９４ａ及び９
４ｂを従来の方法によって除去する。
【００１７】次に図８を参照すると、従来の方法によっ
てトレンチ５６を第一絶縁体層６６で充填してトレンチ
絶縁体６０のステム６２を形成する。１実施例において
は、第一絶縁体層６６はトレンチ５６及び開口９２を完
全に充填する酸化物であり、その場合にはトレンチ絶縁
体６０は単一層から形成される。然しながら、図示例に
おいては、第一絶縁体層６６は開口９２を部分的に充填
し、且つ第二絶縁体層６８が従来の方法に従って第一絶
縁体６６の上に形成されている。１実施例においては、
第二絶縁体層６８はＴＥＯＳである。更に別の実施例に
おいては、トレンチ絶縁体６０は２つを超える層を有す
ることが可能である。
【００１８】図９を参照すると、絶縁体６０を従来の方
法によってマスク層９０に到達するまで研磨し、その場
合にマスク層９０は研磨停止層として作用する。図示例
においては、第二絶縁体層６８がマスク９０に到達する
まで研磨される。
【００１９】更に図９を参照して説明すると、キャップ
６４がスペーサ９４ａ及び９４ｂによって残存される空
洞部を充填するので（図５乃至６）、１実施例において
は、それは側壁５８ａ及び５８ｂに関して約３００乃至
４００Åだけ角部５０ａ及び５０ｂとオーバーラップし
且つ表面４８と比較して約３００乃至４００Å高い。こ
のキャップオーバーラップ距離及び高さは、プロセスに
依存して異なるものとすることが可能である。
【００２０】図１０を参照すると、マスク層９０を従来
の方法によって除去する。１実施例においては、マスク
層９０を除去するステップはキャップ６４の上側の角部
９６ａ及び９６ｂを丸くさせる。従って、トレンチ絶縁
体６０はトレンチ側壁５８ａ及び５８ｂを超えて横方向
に延在した「マッシュルーム」の形状を呈し且つ導電層
４６の表面４８の隣接する領域とオーバーラップする。
然しながら、別の実施例においては、角部９６ａ及び９
６ｂは丸くされない場合がある。
【００２１】再度図２及び３を参照すると、ボディ領域
５２ａ及び５２ｂ、導体５５、ゲート絶縁体５４ａ及び
５４ｂ、ソース／ドレイン領域７０，７２，７４，７６
は従来の方法に従って形成することが可能である。
【００２２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、トレンチ５６内に設ける代わりに、絶縁体
６０は２つを超える側壁を有する凹所内に設けることも
可能であり、キャップ６４はそれらの側壁のうちの少な
くとも１つとオーバーラップさせることが可能である。
【図面の簡単な説明】
【図１】 従来のＩＣ分離構成体を示した概略断面図。
【図２】 本発明の１実施例に基づくＩＣ分離構成体を
示した概略断面図。
【図３】 図２のＩＣ分離構成体の概略平面図。
【図４】 本発明の１実施例に基づいて図２及び図３の
分離構成体を製造するプロセスにおけるある時点におい
ての半導体構成体を示した概略断面図。
【図５】 図４の半導体構成体の本製造プロセスにおけ
る後の時点における状態を示した概略断面図。
【図６】 図５の半導体構成体の本プロセスにおける後
の時点における状態を示した概略断面図。
【図７】 図６の半導体構成体の本プロセスにおける後
の時点における状態を示した概略断面図。
【図８】 図７の半導体構成体の本プロセスにおける後
の時点における状態を示した概略断面図。
【図９】 図８の半導体構成体の本プロセスにおける後
の時点においての状態を示した概略断面図。
【図１０】 図９の半導体構成体の本プロセスの後の時
点における状態を示した概略断面図。
【符号の説明】
４０ ＩＣ分離構成体 ４２ ＩＣ ４４ａ，４４ｂ トランジスタ ４６ 導電層 ４８ 表面 ５０ａ，５０ｂ 角部 ５２ａ，５２ｂ ボディ領域 ５４ａ，５４ｂ ゲート絶縁体 ５５ 導体 ５６ 凹所（トレンチ） ５８ａ，５８ｂ 側壁 ６０ トレンチ絶縁体 ６２ ステム ６４ キャップ ６６，６８ 絶縁体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジー． エリック モーガン アメリカ合衆国， アリゾナ 85382， プレオリア， ノース エイティーサード ドライブ 18430 (72)発明者 エリック バンデンボッシュ アメリカ合衆国， アリゾナ 85022， フェニックス， イースト ベル ロード 11， アパートメント 323 (72)発明者 ピユシュ エム． シンガール アメリカ合衆国， アリゾナ 85282， スコッツデイル， イースト ビア リン ダ 10255， ナンバー 2043

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 分離構成体において、 表面部分を有する導電層に凹所が設けられており、前記
    凹所は前記表面部分に隣接する側壁を有しており、 絶縁体が前記凹所内に設けられており且つ前記表面部分
    とオーバーラップしている、ことを特徴とする分離構成
    体。
  2. 【請求項２】 請求項１において、前記導電層が半導体
    基板を有していることを特徴とする分離構成体。
  3. 【請求項３】 請求項１において、前記絶縁体が複数個
    の層を有していることを特徴とする分離構成体。
  4. 【請求項４】 分離構成体において、 第一表面部分を有する導電層に分離トレンチが設けられ
    ており、前記トレンチは前記第一表面部分と隣接してい
    る第一側壁を有しており、 絶縁体が前記トレンチ内に設けられており且つ前記トレ
    ンチから出て前記第一表面部分上へ延在している、こと
    を特徴とする分離構成体。
  5. 【請求項５】 請求項４において、 前記導電層が第二表面部分を有しており、 前記分離トレンチが前記第一側壁と対向しており且つ前
    記第二表面部分に隣接している第二側壁を有しており、 前記絶縁体が前記トレンチから出て前記第二表面部分上
    へ延在している、ことを特徴とする分離構成体。
  6. 【請求項６】 分離構成体において、 分離トレンチが導電層に設けられており、前記分離トレ
    ンチは対向している第一及び第二側壁を有しており、 前記トレンチ内に設けられている内側部分と前記トレン
    チの外側に設けられている外側部分とを有する絶縁体が
    設けられており、前記外側部分は前記第一及び第二側壁
    を超えて横方向に延在している、ことを特徴とする分離
    構成体。
  7. 【請求項７】 請求項６において、前記絶縁体が酸化物
    を有していることを特徴とする分離構成体。
  8. 【請求項８】 請求項６において、前記絶縁体がテトラ
    エチルオルトシリケートを有していることを特徴とする
    分離構成体。
  9. 【請求項９】 請求項６において、前記絶縁体の外側部
    分が絶縁性物質からなる複数個の層を有していることを
    特徴とする分離構成体。
  10. 【請求項１０】 分離構成体において、 分離トレンチが第一及び第二表面領域を具備する基板に
    設けられており、前記トレンチは夫々前記第一及び第二
    表面領域に隣接している対向した第一及び第二側壁を有
    しており、 前記トレンチ内に設けられているステム部分と前記ステ
    ム部分上及び前記第一及び第二表面領域上に設けられて
    いるキャップ部分とを具備している絶縁体が設けられて
    いる、ことを特徴とする分離構成体。
  11. 【請求項１１】 請求項１０において、前記絶縁体のス
    テム部分が第一絶縁体部分を有しており、前記絶縁体の
    キャップ部分が前記第一絶縁体部分を有していることを
    特徴とする分離構成体。
  12. 【請求項１２】 請求項１０において、 前記絶縁体のステム部分が第一絶縁体物質を有してお
    り、 前記絶縁体のキャップ部分が、前記第一絶縁体物質と、
    前記第一絶縁体物質上に設けられている第二絶縁体物質
    とを有している、ことを特徴とする分離構成体。
  13. 【請求項１３】 分離構成体において、 分離トレンチが第一及び第二表面領域を具備している基
    板に設けられており、前記トレンチは前記第一及び第二
    表面領域に夫々隣接している対向した第一及び第二側壁
    を有しており、 前記トレンチ内に設けられている内側部分と前記第一及
    び第二表面領域とオーバーラップしている外側部分とを
    具備している第一絶縁体が設けられており、 前記第二表面領域に隣接し前記基板上に第二絶縁体が設
    けられており、 前記第一及び第二絶縁体上に導体が設けられている、こ
    とを特徴とする分離構成体。
  14. 【請求項１４】 集積回路において、 一表面を具備している基板、 前記基板に設けられており且つ対向している第一及び第
    二側壁を具備している分離トレンチ、 前記トレンチ内に設けられており且つ前記基板表面上を
    前記第一及び第二側壁を超えて延在する外側部分を具備
    している分離絶縁体、 前記第一側壁に隣接して前記基板内に設けられており且
    つ第一及び第二側部を具備している第一ボディ領域、 前記トレンチの第一側壁に隣接すると共に前記第一ボデ
    ィ領域の第一側部に隣接して前記基板内に設けられてい
    る第一ソース／ドレイン領域、 前記トレンチの第一側壁に隣接すると共に前記第一ボデ
    ィ領域の第二側部に隣接して前記基板内に設けられてい
    る第二ソース／ドレイン領域、 前記第一ボディ領域上に設けられている第一ゲート絶縁
    体、 前記分離絶縁体上及び前記第一ゲート絶縁体上に設けら
    れている第一ゲート電極、を有していることを特徴とす
    る集積回路。
  15. 【請求項１５】 請求項１４において、前記第一ボディ
    領域、前記第一ソース／ドレイン領域、前記第二ソース
    ／ドレイン領域が前記分離絶縁体の外側部分の下側に設
    けられている夫々の部分を有していることを特徴とする
    集積回路。
  16. 【請求項１６】 請求項１４において、前記第一ボディ
    領域、前記第一ソース／ドレイン領域、前記第二ソース
    ／ドレイン領域が前記分離トレンチの第一側壁から横方
    向に離隔されていることを特徴とする集積回路。
  17. 【請求項１７】 請求項１４において、更に、 前記分離トレンチの第二側壁に隣接して前記基板内に設
    けられており且つ第一及び第二側部を具備している第二
    ボディ領域、 前記トレンチの第二側壁に隣接すると共に前記第二ボデ
    ィ領域の第１側部に隣接して前記基板内に設けられてい
    る第三ソース／ドレイン領域、 前記トレンチの第二側壁に隣接すると共に前記第二ボデ
    ィ領域の第二側部に隣接して前記基板内に設けられてい
    る第四ソース／ドレイン領域、 前記第二ボディ領域上に設けられている第二ゲート絶縁
    体、を有しており、前記第一ゲート電極が前記第二ゲー
    ト絶縁体上に設けられていることを特徴とする集積回
    路。
  18. 【請求項１８】 請求項１４において、更に、 前記分離トレンチの第二側壁に隣接して前記基板内に設
    けられており且つ第一及び第二側部を具備している第二
    ボディ領域、 前記トレンチの第二側壁に隣接すると共に前記第二ボデ
    ィ領域の第一側部に隣接して前記基板内に設けられてい
    る第三ソース／ドレイン領域、 前記トレンチの第二側壁に隣接すると共に前記第二ボデ
    ィ領域の第二側部に隣接して前記基板内に設けられてい
    る第四ソース／ドレイン領域、 前記第二ボディ領域上に設けられている第二ゲート絶縁
    体、 前記分離絶縁体及び第二ゲート絶縁体上に設けられてい
    る第二ゲート電極、を有していることを特徴とする集積
    回路。
  19. 【請求項１９】 分離構成体の製造方法において、 導電層内に凹所を形成し、 前記凹所を絶縁体で充填し、 前記絶縁体が前記凹所から溢れ出ることを許容する、上
    記各ステップを有することを特徴とする方法。
  20. 【請求項２０】 請求項１９において、前記凹所を形成
    する場合に前記凹所を基板内に形成し、前記凹所を充填
    する場合に前記凹所内に酸化物を付着形成させる、こと
    を特徴とする方法。
  21. 【請求項２１】 請求項１９において、前記許容するス
    テップが、前記絶縁体が所定の横方向距離だけ前記凹所
    の端部から溢れ出ることを許容することを特徴とする方
    法。
  22. 【請求項２２】 分離構成体を製造する方法において、 導電層に開口を具備する凹所を形成し、 前記凹所を絶縁体で充填し、 前記絶縁体上にキャップを形成する、上記各ステップを
    有しており、前記キャップが前記導電層の一部にわたり
    前記開口を超えて横方向に延在していることを特徴とす
    る方法。
  23. 【請求項２３】 請求項２２において、前記凹所を形成
    する場合に、前記導電層を異方的にエッチングすること
    を特徴とする方法。
  24. 【請求項２４】 請求項２２において、前記キャップを
    形成する場合に、前記凹所を前記絶縁体で過剰に充填さ
    せることを特徴とする方法。
  25. 【請求項２５】 分離構成体を製造する方法において、 導電層上にマスク層を形成し、 前記マスク層内に開口を形成し、 前記マスク層内の開口を介して前記導電層内にトレンチ
    を形成し、 前記マスク層内の開口を拡大させ、 前記トレンチ及び前記開口の少なくとも一部を第一絶縁
    体で充填させる、上記各ステップを有することを特徴と
    する方法。
  26. 【請求項２６】 請求項２５において、前記マスク層を
    形成する場合に、窒化物から前記マスク層を形成するこ
    とを特徴とする方法。
  27. 【請求項２７】 請求項２５において、更に、前記トレ
    ンチを充填するステップの後に、前記開口の未充填部分
    を第二絶縁体で充填させることを特徴とする方法。
  28. 【請求項２８】 請求項２５において、更に、前記開口
    の側部に沿ってスペーサを形成する、上記ステップを有
    しており、前記開口を拡大させる場合に前記スペーサを
    除去することを特徴とする方法。
  29. 【請求項２９】 集積回路の製造方法において、 半導体基板上にマスク層を形成し、 前記マスク層内に側壁を具備する開口を形成し、 前記側壁に隣接してスペーサを形成し、 前記マスク層における開口を介して前記基板内にトレン
    チを形成し、 前記スペーサを除去し、 前記トレンチ及び前記開口の少なくとも一部を第一絶縁
    体で充填させる、上記各ステップを有していることを特
    徴とする方法。
  30. 【請求項３０】 請求項２９において、前記スペーサを
    形成する場合に、前記スペーサをテトラエチルオルトシ
    リケートから形成することを特徴とする方法。
  31. 【請求項３１】 請求項２９において、更に、前記トレ
    ンチを充填した後に、前記開口の未充填部分を第二絶縁
    体で充填させることを特徴とする方法。
  32. 【請求項３２】 集積回路の製造方法において、 半導体基板上にマスク層を形成し、 前記マスク層内に一対の対向した側壁を具備する開口を
    形成し、 前記側壁に隣接して夫々一対のスペーサを形成し、 前記マスク層内の開口を介して前記基板内にトレンチを
    形成し、 前記スペーサを除去し、 前記トレンチ及び前記開口の少なくとも一部を第一絶縁
    体で充填する、上記各ステップを有していることを特徴
    とする方法。
  33. 【請求項３３】 請求項３２において、更に、前記トレ
    ンチを充填した後に、前記開口の未充填部分を第二絶縁
    体で充填させることを特徴とする方法。
  34. 【請求項３４】 請求項３２において、更に、前記マス
    ク層を除去し、前記トレンチに隣接して前記基板上に第
    二絶縁体を形成し、前記第一絶縁体及び第二絶縁体上に
    導体を形成する、上記各ステップを有していることを特
    徴とする方法。
  35. 【請求項３５】 請求項３２において、更に、 前記マスク層を除去し、 前記トレンチに隣接して前記基板上にゲート絶縁体を形
    成し、 前記第一絶縁体及びゲート絶縁体上にゲート電極を形成
    する、上記各ステップを有していることを特徴とする方
    法。
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