JPH05343515A

JPH05343515A - 半導体装置及びその製造方法

Info

Publication number: JPH05343515A
Application number: JP4373693A
Authority: JP
Inventors: Eita Kinoshita; 英太木下
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1992-03-04
Filing date: 1993-03-04
Publication date: 1993-12-24

Abstract

(57)【要約】【目的】平坦化を達成すると共に、微細化、高集積化を
大幅に向上した半導体装置及びその製造方法を提供す
る。【構成】半導体基板１上の第１の酸化膜２の開口部側面
にサイドウォール４を形成し、これをマスクとしてエッ
チングを行い溝８を形成した後、不純物イオンを斜め方
向から注入し、溝８の側壁面及び底面に対応した半導体
基板１の表面にチャネルストッパ領域９を形成する。そ
の後、前記マスクを除去し、半導体基板１の表面に熱酸
化膜５を介して第３の酸化膜６を形成した後、第３の酸
化膜６を選択的に除去し、さらに等方性エッチングを行
い、溝８幅より広い幅を有し且つ前記熱酸化膜５より薄
い膜厚を有するキャップ酸化膜１０を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に、半導体基板の素子分離領域に形成
した素子間分離用の溝内に埋め込んだ素子間分離用酸化
膜により素子間分離を行うことで、平坦化、微細化及び
高集積化が達成された半導体装置及びその製造方法に関
する。

【０００２】

【従来の技術】従来、例えば、ＭＯＳ（Metal Oxide Se
miconductor ）型などの半導体装置では、半導体基板の
素子間分離を行う方法として、該半導体基板の素子分離
領域に選択酸化膜を形成し、これにより電気的な分離を
行う、ＬＯＣＯＳ（Local Oxidation of Silicon）分離
法が広く用いられている。

【０００３】しかし、このＬＯＣＯＳ分離法は、選択酸
化膜の形成工程で、バーズビークの発生やチャネルスト
ッパイオンの拡散等、種々の悪影響が生じる。従って、
半導体装置の微細化や高集積化に対応しきれないという
問題があった。そこで、前記ＬＯＣＯＳ分離法に代わる
方法として、例えば、特開昭６２−１６９４４２号公報
や特開昭６３−７６３３０号公報等に開示されているよ
うに、半導体基板の素子分離領域に、素子間分離用の溝
（トレンチ）を開口し、この溝内に酸化膜を埋め込み、
さらに、前記溝上に、当該酸化膜を突出形成したいわゆ
るキャップ酸化膜を形成し、当該溝内に埋め込んだ酸化
膜とキャップ酸化膜とで前記半導体基板の素子間分離を
行う溝分離法（トレンチ分離法）が紹介されている。

【０００４】この溝分離法は、微細加工限界まで素子分
離領域の幅、即ち、素子分離領域に開口した溝の幅を小
さくすることができ、半導体装置の微細化、高集積化に
大いに貢献している。しかしながら、前記溝分離法で
は、素子分離領域の幅、即ち、素子分離領域に開口した
溝幅は、その最小値がフォトリソグラフィ工程の解像力
で規定されてしまうため、前記素子分離領域の微細化に
は限界があった。

【０００５】そこで、この問題を解決するために、例え
ば、ＴＳＯ（T-SHAPED OXIDE）構造の素子間分離法（１
９９０年発行のＩＥＥＥ（Institute of Electrical an
d Electronics Engineers ）に掲載されたＩＥＤＭ（In
ternational Electron Devices Meeting）９０’，２５
７頁（T.Ishijima etc. "A DEEP-SUBMICRON ISOLATION
TECHNOLOGY WIHT T-SHAPED OXIDE (TSO) STRUCTURE ）
参照）が発表されている。

【０００６】このＴＳＯ構造の素子間分離法について、
図６（１）〜（３）を参照して説明する。先ず、図６
（１）に示す工程では、半導体基板１１上に、膜厚＝１
μｍ程度の厚いＣＶＤ（Chemical Vapor Deposition ）
酸化膜１２を堆積した後、このＣＶＤ酸化膜１２の素子
分離領域に、例えば、幅＝０．５μｍ程度の溝２２を開
口する。次に、この上に、ＣＶＤ酸化膜１３を堆積し、
前記溝２２内に、幅＝０．１μｍのギャップ２１を形成
する。

【０００７】次に、図６（２）に示す工程では、前記Ｃ
ＶＤ酸化膜１２が露出するまで、ＣＶＤ酸化膜１３をエ
ッチバックし、ＣＶＤ酸化膜１２の側面にサイドウォー
ル１４を形成する。次いで、前記サイドウォール１４を
マスクとして、半導体基板１１にエッチングを行い、深
さ＝０．５μｍ、幅＝０．１μｍ程度の溝１８を形成す
る。このように、溝１８の幅を自己整合的に決定するこ
とができるため、溝１８の幅は、フォトリソグラフィ工
程の解像力に左右されることがない。従って、溝１８の
幅を精度良く狭くすることができる。

【０００８】次いで、図６（３）に示す工程では、前記
ＣＶＤ酸化膜１２を除去した後、溝１８内に、膜厚＝２
０ｎｍ程度の薄い熱酸化膜１５を形成する。次に、前記
熱酸化膜１５上に、ＣＶＤ酸化膜１６を堆積し、当該熱
酸化膜１５及びＣＶＤ酸化膜１６により溝１８内を埋め
込む。次に、前記ＣＶＤ酸化膜１６を選択的にエッチン
グし、溝１８上にＣＶＤ酸化膜１６からなるキャップ酸
化膜２０を形成する。このようにして、溝１８内に埋め
込んだ熱酸化膜１５及びＣＶＤ酸化膜１６、及びキャッ
プ酸化膜２０により、半導体基板１の素子間分離を行
う。

【０００９】その後、前記キャップ酸化膜２０をマスク
として、前記半導体基板１にチャネルストッパイオンを
注入し、チャネルストッパ領域９及びパンチスルースト
ッパ領域２３を形成する。このチャネルストッパ領域９
は、キャップ酸化膜２０下部に相当する半導体基板１１
表面に形成され、素子分離領域内に、寄生電流パスが形
成されるのを防止する。

【００１０】なお、一般的に、素子間分離を行った後の
半導体基板は、前記素子間分離工程により、その表面状
態が不良となっている。そこで、このような半導体装置
では、例えば、素子間分離後の半導体基板にトランジス
タを形成する際、当該半導体基板の表面状態を整えた後
に、ゲート酸化膜を形成する方法をとっている。この半
導体基板の表面状態を整える方法としては、通常、前記
半導体基板上に犠牲酸化膜を形成し、これをエッチング
して、半導体基板の表面を薄く削り、新しい（綺麗な）
半導体基板を露出する方法をとっている。このため、前
記キャップ酸化膜は、有効な素子間分離を行うために必
要であると共に、前記エッチングにより半導体基板の表
面状態を整える際に、前記溝の周辺の半導体基板がエッ
チングされ、当該溝内に半導体基板の表面が露出するの
を防止する役割を果たしている。

【００１１】

【発明が解決しようとする課題】しかしながら、前記Ｔ
ＳＯ構造の素子間分離では、前記半導体基板上に形成し
たキャップ酸化膜の膜厚が厚いため、当該半導体基板表
面の凹凸が大きく、ゲート電極や配線等の素子形成が困
難であるという問題があった。さらに、前記従来例のよ
うに、キャップ酸化膜の下部に相当する半導体基板表面
にチャネルストッパ層が形成されると、後に素子を形成
する際に行う熱工程において、チャネルストッパ層を形
成しているチャネルストッパイオンが横方向に拡散し、
トランジスタの活性化領域幅が狭くなり、半導体装置の
微細化、高集積化に支障を来すという問題があった。

【００１２】さらにまた、有効な素子間分離を行うため
には、前記キャップ酸化膜の幅をある程度保持する必要
があり、これも半導体装置の微細化、高集積化に支障を
来していた。本発明は、このような従来の問題点を解決
することを課題とするものであり、平坦化を達成すると
共に、微細化、高集積化を大幅に向上した半導体装置及
びその製造方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板の素子分離領域に形成された
素子間分離用の溝内に、素子間分離用酸化膜が埋め込ま
れてなる半導体装置において、前記素子間分離用の溝の
側壁面及び底面に対応した半導体基板の表面にのみチャ
ネルストッパ層を備え、当該溝上に、該溝幅より広い幅
を有し且つ前記素子間分離用酸化膜の成膜時の膜厚より
薄い膜厚を有するキャップ酸化膜が形成されてなること
を特徴とする半導体装置を提供するものである。

【００１４】そして、前記素子間分離用の溝は、フォト
リソグラフィーにおける最小解像幅よりも狭い幅を有す
ることを特徴とする半導体装置を提供するものである。
また、半導体基板の素子分離領域に形成した素子間分離
用の溝に埋め込まれた酸化膜により、当該半導体基板の
素子間分離を行う半導体装置の製造方法において、前記
半導体基板上に第１の酸化膜を形成し、当該第１の酸化
膜の前記素子分離領域を含む領域に対応する部分を選択
的に除去し、この部分を開口する第１工程と、前記第１
の酸化膜の開口部側面にサイドウォールを形成し、前記
素子分離領域に対応する部分の半導体基板を露出する第
２工程と、前記第１の酸化膜及びサイドウォールをマス
クとして、前記半導体基板にエッチングを行い、当該半
導体基板に溝を形成する第３工程と、前記半導体基板
に、前記第１の酸化膜及びサイドウォールを介して当該
半導体基板表面に対して斜めの角度から不純物イオンを
注入する第４工程と、前記マスクを除去した半導体基板
の表面に、熱酸化膜を介して第３の酸化膜を形成し、当
該第３の酸化膜により前記溝を埋め込む第５工程と、前
記第３の酸化膜を選択的に除去し、前記第３の酸化膜が
埋め込まれた溝上に、キャップ酸化膜を形成した後、当
該キャップ酸化膜に等方性エッチングを行う第６工程
と、を含むことを特徴とする半導体装置の製造方法を提
供するものである。

【００１５】

【作用】本発明に係る半導体装置は、半導体基板の素子
分離領域に形成した素子間分離用の溝の側壁面及び底面
に対応した半導体基板の表面にのみチャネルストッパ層
を備え、当該溝上に、該溝幅より広い幅を有し且つ前記
素子間分離用酸化膜の成膜時の膜厚より薄い膜厚を有す
るキャップ酸化膜が形成された構造を有するため、チャ
ネルストッパ領域によって活性化領域を狭くすることな
く、効果的な素子間分離を行うことができる。従って、
素子分離領域を相対的に狭くし、活性化領域を広くとる
ことができるため、微細化、高集積化を大幅に向上する
ことができる。

【００１６】また、前記キャップ酸化膜の膜厚が薄くな
っているため、平坦化を達成することができる。そして
また、前記素子間分離用の溝が、フォトリソグラフィー
における最小解像幅よりも狭い幅を有することで、さら
に、素子分離領域を相対的に狭くすることができ、活性
化領域を広くとることができる。従って、より微細化、
高集積化を向上することができる。

【００１７】また、本発明に係る半導体装置の製造方法
によれば、前記半導体基板に溝を形成した後、当該半導
体基板に、前記溝の形成に使用した第１の酸化膜及びサ
イドウォールを介して当該半導体基板表面に対して斜め
の角度から不純物イオンを注入することで、前記溝の底
面及び側壁面に、前記不純物イオンを注入することがで
きる。即ち、前記溝の底面には、隣接する素子間を分離
するチャネルストッパ領域を形成することができる。従
って、チャネルストッパ領域が半導体基板の表面に対し
て横方向に拡散されることがなくなり、活性化領域は、
キャップ酸化膜の幅にのみ限定されるようになる。この
ため、無駄のない素子間分離を行うことができ、相対的
に活性化領域を広くとることができる。

【００１８】さらに、前記溝は、第１の酸化膜の開口部
側面に形成したサイドウォールをマスクの一部として形
成されるため、当該第１の酸化膜の開口部の幅をフォト
リソグラフィー工程における最小解像幅とすることで、
前記溝の幅を前記最小解像幅より狭くすることが可能と
なり、素子分離領域を狭くすることができる。また、前
記キャップ酸化膜に等方性エッチングを行うことで、当
該キャップ酸化膜の膜厚及び幅を削減することができ
る。ここで、チャネルストッパ領域は、前記溝の底面及
び側面に形成されているため、前記キャップ酸化膜の幅
を縮小しても、素子間分離に支障を来すことがない。従
って、素子間分離後の半導体基板表面の凹凸を小さくす
ることができると共に、素子領域を相対的に増大するこ
とができる。このため、平坦化が達成された半導体基板
上に、ゲートや配線等を形成することができ、且つ、微
細化、高集積化も達成することができる。

【００１９】

【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。図１ないし図５は、本発明の実施例
に係る半導体装置の製造工程の一部を示す断面図であ
る。図１に示す工程では、半導体基板１上に、膜厚が５
０００Å程度の第１の酸化膜２をＣＶＤ法により形成す
る。次に、半導体基板１の素子分離領域を含む領域に対
応する部分の第１の酸化膜２を選択的に除去して開口
し、この部分の半導体基板１を露出する。この時、前記
第１の酸化膜の開口幅を、フォトグラフィー工程におけ
る最小解像幅に設定した。

【００２０】次いで、前記選択的除去後の第１の酸化膜
２及び露出した半導体基板１上に、膜厚が５０００Å程
度の第２の酸化膜３をＣＶＤ法により形成する。尚、前
記第１の酸化膜２の開口幅と第２の酸化膜３の膜厚によ
り、後の工程で形成する溝８の幅が決定する。次に、図
２に示す工程では、図１に示す工程で得た第２の酸化膜
３をエッチバックし、第１の酸化膜２の開口部側面に、
サイドウォール４を形成する。ここで、サイドウォール
４とサイドウォール４との間、即ち、露出した半導体基
板１の幅が、後に形成する溝８の幅となる。このため、
前記溝８の幅は、サイドウォール４の分だけ、フォトグ
ラフィー工程における最小解像幅より狭くすることがで
きる。

【００２１】次いで、サイドウォール４が形成された第
１の酸化膜２をマスクとして、前記半導体基板１にエッ
チングを行い、溝８を形成する。次に、前記サイドウォ
ール４が形成された第１の酸化膜２をマスクとして、ボ
ロン（Ｂ）を、ドーズ量＝３×１０¹²ｃｍ^-2程度、エネ
ルギー＝２０ＫｅＶ程度で、半導体基板１の表面に対し
て、７度程度、斜め方向からイオン注入する。このよう
に半導体基板の表面に対して斜めの角度から不純物イオ
ン（ボロン）を注入することで、溝８の底面及び側壁面
にチャネルストッパ領域９を形成することができる。こ
こで、前記溝８の底面に形成されたチャネルストッパ領
域９は、隣接する素子間を分離し、当該溝８の側壁面に
形成されたチャネルストッパ領域９は、トランジスタの
ソース・ドレイン間のリーク電流を防止する。従って、
チャネルストッパ領域９によって、活性化領域の幅を狭
くすることなく効果的な素子間分離を行うことができ
る。

【００２２】次いで、図３に示す工程では、図２に示す
工程で得た第１の酸化膜２及びサイドウォール４を除去
した後、前記半導体基板１を熱酸化し、当該半導体基板
１の表面及び溝８内に、膜厚が２００Å程度の熱酸化膜
５を形成する。次に、熱酸化膜５が形成された半導体基
板１上に、ＴＥＯＳ（テトラエトキシシラン）膜からな
る第３の酸化膜６を堆積し、熱酸化膜５が形成された溝
８内を第３の酸化膜６で埋め込むと共に、熱酸化膜５上
に、膜厚が３０００Å程度の第３の酸化膜６を形成す
る。

【００２３】次に、温度＝９５０℃程度の雰囲気中で、
第３の酸化膜６をリフローし、第３の酸化膜６の表面を
平坦化する。次いで、図４に示す工程では、図３に示す
工程で得た第３の酸化膜６上にフォトレジスト膜７を形
成し、これに図１に示す工程で、第１の酸化膜２を開口
する際に用いたパターンを使用してパターニングし、フ
ォトレジスト膜７及び第３の酸化膜６を選択的に除去
し、キャップ酸化膜１０を形成する。

【００２４】次に、図５に示す工程では、図４に示す工
程で得たフォトレジスト膜７を除去した後、キャップ酸
化膜１０に等方性エッチングを行い、当該キャップ酸化
膜１０の膜厚を１５００Å程度まで薄くすると共に、キ
ャップ酸化膜１０の幅を縮小する。このようにすること
で、素子間分離後の半導体基板１の表面に形成される凹
凸を小さくし、平坦化することができると共に、素子分
離領域を狭くすることができる。このため、後の工程で
行う、ゲートや配線等の形成が容易となると共に、相対
的に素子領域を増大することができ、微細化、高集積化
を達成することができる。

【００２５】その後、ゲート電極や配線の形成等、所望
の工程を行い、半導体装置を完成する。尚、本実施例で
は、図２に示す工程で、不純物イオンとして、ボロンを
用いたが、これに限らず、半導体基板１と同導電型の不
純物イオンであれば、他の不純物イオンを用いてもよ
い。

【００２６】また、図２に示す工程では、半導体基板１
の表面に対して７度程度傾けた角度から不純物イオンを
注入したが、これに限らず、不純物イオンの注入角度
は、溝の底面及び側面にチャネルストッパ領域の形成が
可能であれば、溝８の幅、深さ等により決定してよい。

【００２７】

【発明の効果】以上説明したように、本発明に係る半導
体装置は、半導体基板の素子分離領域に形成した素子間
分離用の溝の側壁面及び底面に対応した半導体基板の表
面にのみチャネルストッパ層を備え、当該溝上に、該溝
幅より広い幅を有し且つ前記素子間分離用酸化膜の成膜
時の膜厚より薄い膜厚を有するキャップ酸化膜が形成さ
れた構造を有するため、相対的にチャネルストッパ領域
を狭くし、活性化領域を広くとることができる。さら
に、キャップ酸化膜の膜厚が薄いため、平坦化を達成す
ることができると共に、微細化及び高集積化を大幅に向
上することができる。

【００２８】そしてまた、前記素子間分離用の溝が、フ
ォトリソグラフィー工程における最小解像幅よりも狭い
幅を有することで、前記効果に加え、さらに素子分離領
域を相対的に狭くすることができる結果、より微細化、
高集積化を向上することができる。そして、本発明に係
る半導体装置の製造方法によれば、前記半導体基板に溝
を形成した後、当該半導体基板に、前記溝の形成に使用
した第１の酸化膜及びサイドウォールを介して当該半導
体基板表面に対して斜めの角度から不純物イオンを注入
することで、前記溝の底面に、隣接する素子間を分離す
るチャネルストッパ領域を、当該溝の側面に、トランジ
スタのソース・ドレイン間のリーク電流を防止するチャ
ネルストッパ領域を形成することができる。従って、チ
ャネルストッパ領域によって活性化領域を狭くすること
なく、効果的な素子間分離を行うことができる結果、素
子分離領域を狭くすることができ、相対的に素子領域を
増大することができる。

【００２９】そして、前記キャップ酸化膜に等方性エッ
チングを行うことで、当該キャップ酸化膜の膜厚及び幅
を削減することができる。そして、フォトリソグラフィ
ー工程における最小解像幅より狭い幅を有する溝を形成
することができる。ここで、チャネルストッパ領域は、
前記溝の底面及び側壁面に形成されているため、前記キ
ャップ酸化膜の幅を縮小しても、素子間分離に支障を来
すことがない。従って、素子間分離後の半導体基板表面
の凹凸を小さくすることができると共に、素子領域を相
対的に増大することができる。

【００３０】この結果、平坦化が達成された半導体基板
上に、ゲートや配線等を形成することができるため、半
導体装置の信頼性が向上すると共に、微細化、高集積化
も達成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図２】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図３】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図４】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図５】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。

【図６】従来のＴＳＯ構造の素子間分離法を示す部分断
面図である。

【符号の説明】

１半導体基板２第１の酸化膜３第２の酸化膜４サイドウォール５熱酸化膜６第３の酸化膜７フォトレジスト膜８溝９チャネルストッパ領域１０キャップ酸化膜１１半導体基板１２ＣＶＤ酸化膜１３ＣＶＤ酸化膜１４サイドウォール１５熱酸化膜１６ＣＶＤ酸化膜１８溝１９チャネルストッパ領域２０キャップ酸化膜２１ギャップ２２溝２３パンチスルーストッパ領域

Claims

【特許請求の範囲】

【請求項１】半導体基板の素子分離領域に形成された
素子間分離用の溝内に、素子間分離用酸化膜が埋め込ま
れてなる半導体装置において、前記素子間分離用の溝の側壁面及び底面に対応した半導
体基板の表面にのみチャネルストッパ層を備え、当該溝
上に、該溝幅より広い幅を有し且つ前記素子間分離用酸
化膜の成膜時の膜厚より薄い膜厚を有するキャップ酸化
膜が形成されてなることを特徴とする半導体装置。
【請求項２】前記素子間分離用の溝は、フォトリソグ
ラフィーにおける最小解像幅よりも狭い幅を有すること
を特徴とする請求項１記載の半導体装置。
【請求項３】半導体基板の素子分離領域に形成した素
子間分離用の溝に埋め込まれた酸化膜により、当該半導
体基板の素子間分離を行う半導体装置の製造方法におい
て、前記半導体基板上に第１の酸化膜を形成し、当該第１の
酸化膜の前記素子分離領域を含む領域に対応する部分を
選択的に除去し、この部分を開口する第１工程と、前記
第１の酸化膜の開口部側面にサイドウォールを形成し、
前記素子分離領域に対応する部分の半導体基板を露出す
る第２工程と、前記第１の酸化膜及びサイドウォールを
マスクとして、前記半導体基板にエッチングを行い、当
該半導体基板に溝を形成する第３工程と、前記半導体基
板に、前記第１の酸化膜及びサイドウォールを介して当
該半導体基板表面に対して斜めの角度から不純物イオン
を注入する第４工程と、前記マスクを除去した半導体基
板の表面に、熱酸化膜を介して第３の酸化膜を形成し、
当該第３の酸化膜により前記溝を埋め込む第５工程と、
前記第３の酸化膜を選択的に除去し、前記第３の酸化膜
が埋め込まれた溝上に、キャップ酸化膜を形成した後、
当該キャップ酸化膜に等方性エッチングを行う第６工程
と、を含むことを特徴とする半導体装置の製造方法。