JP2000340655A - 半導体構造体および半導体製造方法 - Google Patents

半導体構造体および半導体製造方法

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JP2000340655A JP2000086588A JP2000086588A JP2000340655A JP 2000340655 A JP2000340655 A JP 2000340655A JP 2000086588 A JP2000086588 A JP 2000086588A JP 2000086588 A JP2000086588 A JP 2000086588A JP 2000340655 A JP2000340655 A JP 2000340655A
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Abstract

(57)【要約】 （修正有） 【課題】隣接するビット線間の電気的ショートを防止す
る。 【解決手段】第３の誘電体ＢＰＳＧ３４をエッチングし
て、第２の誘電体であるシリコンナイトライド３２を露
出させ、第２誘電体の露出部にバイアを形成し、第１誘
電体であるゲート酸化膜１２の下層部分を露出させた
後、バイアの側壁上にスペーサ５０を形成し、スペーサ
は第１誘電体のエッチングに対するエッチング速度より
格段に遅いエッチング速度でエッチングされる材料から
なり、エッチング液をスペーサ５０および第１誘電体１
２の露出部と接触させて、第１誘電体１２の露出部を除
去することによりコンタクトホールを形成する。

Description

【発明の詳細な説明】
【０００１】発明の背景 本発明は概して半導体構造体および半導体製造方法に関
し、より詳細には、半導体への隣接する電気的コンタク
ト間の電気的ショートを低減させる構造体および製造方
法に関する。
【０００２】当分野において公知であるが、半導体ボデ
ィ内の隣接するデバイス間の寸法が小さくなるにつれ
て、隣接するコンタクト間における電気的ショートの可
能性が大きくなる。例えば、ダイナミックランダムアク
セスメモリ（ＤＲＡＭ）アレイにおけるボーダーレス
（ borderless ）ビット線コンタクトは、プリメタル
（ pre-metal ）誘電体を取り囲む、広範で制御されな
い拡張部の影響を受ける。この原因は、多結晶（ポリ）
シリコンの堆積に先行して実行されたウェット洗浄であ
る。より詳細には、図１、図２Ａおよび図３ＡにＤＲＡ
Ｍアレイ９を示すが、これは製造の早期の段階である。
アレイ９は半導体ボディ内、ここでは単結晶シリコン内
に形成されている。ここでアレイは記憶素子としてトレ
ンチキャパシタＣを含む。各記憶キャパシタＣは、アレ
イ９内のＤＲＡＭセルの１つに関連したＣＭＯＳトラン
ジスタＴのドレインＤ領域に、電気的に接続されてい
る。トランジスタＴはアクティブエリア１１のロー内に
形成されている。アクティブエリアのローは、浅いトレ
ンチ絶縁（ shallow trench isolation＝ＳＴＩ）領域
１３により、相互に電気的に絶縁されている。アレイ
は、トランジスタＴのゲート電極となる、ワード線ＷＬ
のカラムを含む。ここで、各ロー内の一対の隣接するト
ランジスタＴは、共通のソース領域Ｓを共有する。この
共通のソース領域Ｓは、ＤＲＡＭアレイのビット線に接
続すべきものである。図２Ａで説明したように、共通の
ロー内の２つの隣接するトランジスタＴのゲート電極ス
タック１５は、熱成長したゲート酸化物層１２上に形成
されている。図の寸法は縮尺通りではないことに注意さ
れたい。
【０００３】従ってＤＲＡＭセルアレイは複数のトラン
ジスタＴを含み、このトランジスタＴは、半導体ボディ
１０面の電気的に絶縁されたアクティブエリア１１のロ
ー内に設けられている。トランジスタＴはゲートスタッ
ク１８およびソース／ドレイン領域、ここではソース領
域を有し、ゲートスタック１８はアクティブエリア１１
のローをまたぐカラム状に設けられている。ソース／ド
レイン領域は、隣接する一対のゲートスタック１８のカ
ラム間のアクティブエリア１１領域内に設けられてい
る。ただしソースおよびゲートという用語は、互換性を
もって使用されている。ゲート酸化物層１２は、シリコ
ンボディ１０面全体に設けられていることにも注意され
たい。従ってゲート酸化物層１２は、部分的にゲートス
タック１８のカラム下のアクティブ領域１１の上にあり
（図１および図２Ａ）、また部分的にゲートスタック１
８のカラム間のアクティブ領域１１の上にもある（図１
および図３Ａ）。ここでゲート電極スタック１５は、ド
ープされた多結晶シリコンからなる底部層１４、タング
ステンシリサイドからなる中間層１６、およびシリコン
ナイトライドのキャップ１８と共に、シリコンナイトラ
イドの側壁スペーサ２０を含む。
【０００４】図２Ｂおよび図３Ｂを参照すると、シリコ
ンナイトライド層３２が、図１、図２Ａおよび図３Ａに
示した構造体の面上に形成されている。次にプリメタル
誘電体層３４、典型的にはボロフォスフォシリケートガ
ラス（ＢＰＳＧ）が堆積され、いずれのギャップも充填
するように熱によりリフローされ、そして化学的機械的
研磨（ＣＭＰ）を使用して平坦化されて、図示の構造体
を生じる。ＢＰＳＧ上面は、後にシリコンナイトライド
のキャップ１８の上部にアライメントしても、しなくて
もよいことを理解されたい。さらにリフローを向上させ
るためにＢＰＳＧはかなり多量のボロンを含んでおり、
スモールジオメトリデバイス（ small geometry device
）のリフロー温度要請に適応している。いずれにして
も、ドープされた、またはドープされていないシリコン
オキサイド膜３６が、ブランケット層として最後に堆積
されて、次のメタライゼーションレベルまでの距離を調
整する。図１の点線３７で囲んだソース領域までの、”
セルフアラインド（ self-aligned ）”コンタクトを形
成するために、フォトレジストマスク３８が塗布され、
ウィンドウ３９によりパターニングされる。これを図２
Ｂおよび図３Ｂに示す。ウィンドウ３９の幅Ｗは、ゲー
ト電極スタック１５（図２Ｂ）間のギャップよりも僅か
に広いことに注意されたい。ウィンドウ３９により露出
された酸化膜３６の部分、ＢＰＳＧ層３４スタックはド
ライエッチング（例えば非等方性ＲＩＥ）によりエッチ
ングされるが、このドライエッチングは膜３６のシリコ
ンダイオキサイドおよび層３４のＢＰＳＧを、フォトレ
ジストマスク３８またはシリコンナイトライド３２への
エッチング速度よりもかなり速いエッチング速度で除去
する。従ってエッチングは、シリコンナイトライド層３
２で、図２Ｃおよび図３Ｃに示すように止まる。マスク
３８が除去された後で結果的に得られる構造体を、図２
Ｃおよび図３Ｃに示す。エッチングプロセスにより形成
されたコンタクト開口部すなわちバイア４１は、シリコ
ンナイトライド３２のために、アクティブ領域１１（図
１）のローに沿って図２Ｃに示すようにセルフアライメ
ントしていることに注意されたい。しかし、開口部４１
は直行方向（すなわち、形成すべきワード線のカラムに
平行な方向）には、図３Ｃに示すようにセルフアライメ
ントされていない。
【０００５】次に、フォトレジストマスク３８がストリ
ッピングされ、シリコンナイトライド層３２がエッチン
グ除去され、はるかに厚いシリコンナイトライドスペー
サ２０もわずかに浸食されて、図２Ｄおよび図３Ｄに示
す構造体を生じる。ソース領域Ｓへの電気的コンタクト
を完成するために、ゲート電極スタック１４間のゲート
酸化物層１２を部分的に除去しなくてはならない。典型
的には、希フッ化水素酸（ＨＦ）のエッチングディップ
を使用して：（１）ドライエッチングから残ったどのよ
うな残さ物質も除去する；（２）ゲート電極スタック１
４間のシリコンダイオキサイド層を完全に除去すること
を確実にする（すなわち、シリコン１０を露出させ
る）。ＨＦエッチングはシリコンダイオキサイドをシリ
コンナイトライドより早いエッチング速度でエッチング
する。得られる構造体を図２Ｅおよび図３Ｅに示す。シ
リコンナイトライドスペーサはゲート電極スタック１４
を希フッ化水素酸ディップを使用する間保護するが、デ
ィップはＢＰＳＧ層１４およびシリコンダイオキサイド
３６を垂直方向（すなわちワード線のカラムに平行な方
向）に沿って浸食する（すなわち、エッチアウトする）
ことに注意されたい。これは図３Ｄおよび３Ｅに示すよ
うに、その方向にはシリコンナイトライドのスペーサが
ないためである。ＢＰＳＧのエッチアウトは、スモール
ジオメトリデバイスのリフロー温度要請に適応するため
に、ＧＰＳＧ内のボロン量を増加するに伴い増加する。
従って、ＢＰＳＧ層３４およびシリコンダイオキサイド
の幅Ｗ’はかなり狭くなる。
【０００６】次に、導電体４０の層４０が図２Ｅおよび
図３Ｅに示された構造体の面上に形成され、そして平坦
化されて、ソース領域Ｓへのビット線コンタクトを生じ
る（図２Ｆ）。しかし図３Ｆで、幅Ｗ’（図３Ｅ）が縮
小することにより、隣接するビット線ＢＬ間の電気的シ
ョートの可能性が、図３Ｆに示すように増加することに
注意されたい。
【０００７】当分野ではやはり公知であるが、導電体４
０がドープされた多結晶シリコン（すなわちポリ）であ
るならば、シリコン１０内に打ち込みにより供給される
ドーパントは必要ない。すなわち、ドープされたポリに
関しては、オーミックコンタクトをドープされたポリと
シリコン間に設けるために、シリコンにドーパントを加
える必要はない。しかし、導電体４０が金属であるなら
ば、オーミックコンタクトを得るために、シリコン１０
内にはドーパントが必要である。しかし、イオン打ち込
みを使用してこれらのドープされた領域を形成すると、
打ち込まれたイオンを活性化するために熱アニールステ
ップを必要とする。しかし熱アニールはドーパントをも
拡散してしまい、このことはスモールデバイスにとって
はデバイス特性に逆効果をもたらすおそれがある。ま
た、多結晶シリコンは高アスペクト比を非常に良好に充
填する。しかし、金属に対しては不利である。ドープさ
れたポリの抵抗が、金属の抵抗と比較してかなり高いた
めである。
【０００８】発明の概要 本発明の一側面によると、半導体構造体の製造方法が提
供されている。この方法に含まれるのは：半導体ボディ
上に第１誘電体を形成し；第１誘電体上に第２誘電体を
形成し；第２誘電体上に第３誘電体を形成し；第３誘電
体の選択部分にバイアを形成して、第２誘電体の下層部
分を露出させ；第２誘電体の露出部分にバイアを形成し
て、第１誘電体の下層部分を露出させ；バイアの側壁上
にスペーサを形成し、該スペーサはエッチングに対し
て、第１誘電体の前記エッチングに対するエッチング速
度よりもかなり遅いエッチング速度でエッチングされる
材料からなり；エッチングをスペーサおよび第１誘電体
の露出部分と接触させて、第１誘電体の露出部分を除去
する、各ステップである。
【０００９】本発明の別の側面によると、トランジスタ
アレイのソース／ドレイン領域へのソース／ドレインコ
ンタクトを形成するための方法が提供されている。この
方法は、ゲート酸化物層を面上に有する半導体ボディを
準備することを含む。前記ゲート酸化物層は半導体ボデ
ィのアクティブエリア全体に広がっている。ゲートスタ
ックは、ゲート酸化物層上にアクティブエリアのローを
またぐカラム状に設けられている。誘電体材料を、準備
された半導体ボディ面全体に設ける。バイアを、ゲート
スタックのカラム間にあるアクティブエリアの部分内の
ソース／ドレイン領域上の誘電体材料にエッチングす
る。前記バイアの側壁の第１部分はゲートスタックの隣
接するカラム部分上に形成されており、前記バイアの側
壁の第２部分はゲートスタックの隣接するカラム間に形
成されている。前記バイアはソース／ドレイン領域上の
ゲート酸化物層を部分的に露出させている。ソース／ド
レインコンタクトを前記バイアに形成する。この形成に
おいては：誘電体材料の領域の側壁上にスペーサを形成
する；ゲート酸化物の露出部分をエッチングに曝して前
記ゲート酸化物の露出部分を除去するが、前記エッチン
グはゲート酸化物をスペーサよりもかなり速いエッチン
グ速度でエッチングする；スペーサ上に、ソース／ドレ
イン領域と接触する導電体を設ける。
【００１０】１実施例では、ゲートスタックのカラムは
シリコンナイトライド側壁スペーサを有する。誘電体は
酸化物を含む。スペーサは前記酸化物とは異なる材料か
らなり、かつ前記酸化物をエッチングするために使用さ
れるエッチング液に対して耐性を有する。従ってバイア
が、ソース／ドレインコンタクトを設けるべき領域上の
誘電体材料に形成されるとき、ゲート酸化物の露出部分
は除去されなくてはならない。従ってバイアはゲート酸
化物を部分的に露出させ、かつ酸化物である誘電体材料
のスペーサを遠ざける。しかしスペーサは酸化物誘電体
材料の側壁上にあり、かつゲート酸化物の露出部分を除
去するために使用するエッチング液によりエッチングさ
れない。従って、誘電体材料のエッチアウトは生じな
い。結果的にスペーサは、一対の隣接するゲートスタッ
クのカラム間に設けられた、隣接するソース／ドレイン
コンタクト間の誘電体材料がエッチングされるのを防
ぎ、それによりボロンがドープされた酸化物誘電体材料
を使用できるようになっている。
【００１１】本発明の別の側面によると、複数のトラン
ジスタを備えた半導体構造体が提供されており、前記ト
ランジスタは半導体ボディ面の電気的に絶縁されたアク
ティブエリアのロー内に設けられている。トランジスタ
はゲートスタックおよびソース／ドレイン領域を有し、
このゲートスタックはアクティブエリアのローをまたぐ
カラム状に設けられており、ソース／ドレイン領域は隣
接する一対のゲートスタックカラム間の前記アクティブ
エリア内に設けられている。誘電体材料が半導体ボディ
面上に設けられている。誘電体材料は、バイアをソース
／ドレイン領域上に有する。バイアの側壁の第１部分は
ゲートスタックの隣接するカラム部分上に設けられてお
り、バイアの側壁の第２部分はゲートスタックの隣接す
るカラム間に設けられている。バイア内にはソース／ド
レインコンタクトが設けられている。ソース／ドレイン
コンタクトは、誘電体材料領域の側壁上に設けられたス
ペーサと、このスペーサ上に設けられ、ソース／ドレイ
ン領域と接触する導電体とを有する。
【００１２】本発明の別の側面によるとスペーサは、ソ
ース／ドレインコンタクトに金属導電体が使用される場
合、ソース／ドレイン領域に対してドーピングによるオ
ーミックコンタクトを提供するためのイオン打ち込みに
使用される粒子を遮蔽する。
【００１３】本発明の別の側面によると、バイア内の導
電体への抵抗が増加するのを防ぐために、スペーサは導
電体である。
【００１４】有利な実施例の説明 再度図２Ｄおよび図３Ｄを参照する。図２Ｅおよび図３
Ｅに関連して説明したような、熱的に成長したシリコン
ダイオキサイド層１２を除去するためのＨＦディップを
使用する代わりに、導電性の、非フッ化水素酸エッチン
グ可能材料（non-hydrofluoric acid etchable materia
l）のコンフォーマルな層、例えばドープされた多結晶
シリコンを図２Ｄおよび図３Ｄに示す構造体の上に堆積
する。非等方性、例えば反応性イオンエッチング（ＲＩ
Ｅ）を使用して、コンフォーマル層の水平に堆積された
部分を除去する一方、層の垂直部分を残して、それによ
りスペーサ５０をシリコンダイオキサイド層３６、ＢＰ
ＳＧ層３４およびシリコンナイトライド層２０からなる
側壁上に形成する。得られる構造体を図４Ａおよび図５
Ａに示す。スペーサ５０は、その他任意の導電体でも良
いことを理解されたい。ただし前記任意の導電体は、緩
衝されたフッ化水素酸または希フッ化水素酸でエッチン
グされず、また後続の熱処理に耐えられることが条件で
ある。また、下層の誘電体膜に接着し、許容できる段差
被覆性を有し、かつ十分な均一性をもって薄膜として堆
積されなくてはならない。別の材料としてはドープされ
た多結晶シリコンおよびドープされない多結晶シリコ
ン、またはスパッタされた非晶質シリコンを含む。
【００１５】次に、図２Ｅおよび図３Ｅに関連して説明
したＨＦディップを、図４Ａおよび図５Ａに示されたゲ
ート酸化物層１２の露出部分を除去するために使用され
る。得られる構造体を図４Ｂおよび図５Ｂに示す。ＢＰ
ＳＧ３４およびシリコンダイオキサイド３６の（図３Ｅ
に示すような）エッチアウトは生じないことに注意され
たい。なぜならば、ここでは層３４、３６はフッ化水素
酸ディップから、スペーサ５０により遮蔽されているか
らである。得られる構造体を図４Ｂおよび図５Ｂに示
す。
【００１６】次に図４Ｃおよび図５Ｃを参照すると、導
電体５４が図示の構造体の面上に堆積されている。図４
Ｃおよび図４Ｄにおける材料５４は、ドープされた多結
晶シリコンである。下層のシリコン１０にはドーピング
の必要はないことに注意されたい。さらに、スペーサ５
０もまた導電性であるため、それらは導電性ビット線の
一部となり、スペーサ５０のためにコンタクトホールが
狭くなってもシリコン１０への電気的コンタクトとなる
エリアは縮小されない。
【００１７】図６Ａおよび図６Ｂに、択一的な実施例を
示す。ここでは、多結晶シリコン材料５４を使用する代
わりに金属が使用されている。とりわけ、図４Ｂに示す
構造体を形成した後で、この構造体をイオン打ち込みに
曝し、露出したシリコン１０に打ち込まれたイオンは図
６Ａにおいてｘで示してある。スペーサ５０は打ち込み
に対する遮蔽効果を有するので、イオンはシリコンナイ
トライドスペーサ２０のエッジから距離ｚだけ離れてい
ることに注意されたい。ここでは、導電体５４に対して
タングステンが使用されることになっている。しかし、
タングステンは誘電体に良好に接着しないため、まずチ
タンナイトライドのライナ５８を物理的気相成長を使用
して堆積する。アスペクト比の高いバイアでは、段差被
覆性はチタンナイトライドライナ５８の物理的気相成長
に対して制限される。ここで、チタンナイトライドライ
ナ５８はバイアの底部に到達する必要はないことに注意
されたい。代わりに、最終的なタングステン５４はポリ
側壁スペーサ５２に接着し、バイアコンタクトエリアを
充填する。
【００１８】そして構造体は、イオンｘを活性化し、ド
ーパントを拡散するためにアニールされ、ドープされた
オーミックコンタクト領域６０を生じる。
【図面の簡単な説明】
【図１】従来技術による、製造の第１段階における構造
体の平面図である。
【図２】図２Ａは従来技術による第１段階における構造
体の断面図であり、図２Ｂは別の段階における構造体の
断面図であり、図２Ｃは別の段階における構造体の断面
図であり、図２Ｄは別の段階における構造体の断面図で
あり、図２Ｅは別の段階における構造体の断面図であ
り、図２Ｆは別の段階における構造体の断面図である。
【図３】図３Ａは従来技術による第１段階における構造
体の断面図であり、図３Ｂは別の段階における構造体の
断面図であり、図３Ｃは別の段階における構造体の断面
図であり、図３Ｄは別の段階における構造体の断面図で
あり、図３Ｅは別の段階における構造体の断面図であ
り、図３Ｆは別の段階における構造体の断面図である。
【図４】図４Ａは本発明による半導体製造の１段階にお
ける、図２Ｄに示した半導体構造体に実行された製造ス
テップを示す断面図であり、図４Ｂは半導体製造の後続
の段階における構造体の断面図であり、図４Ｃは半導体
製造の別の段階における構造体の断面図である。
【図５】図５Ａは本発明による半導体製造の１段階にお
ける、図３Ｄに示した半導体構造体に実行された製造ス
テップを示す断面図であり、図５Ｂは半導体製造の後続
の段階における構造体の断面図であり、図５Ｃは半導体
製造の別の段階における構造体の断面図である。
【図６】図６Ａは本発明の別の実施例による半導体製造
の１段階における、図４Ｄに示した半導体構造体に実行
された製造ステップを示す断面図であり、図６Ｂは本発
明の別の実施例による、半導体製造の別の段階における
構造体の断面図である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 ディルク テッベン ドイツ連邦共和国 ランゲブリュック ノ イルスハイマー シュトラーセ ７

Claims (53)

    【特許請求の範囲】
  1. 【請求項１】 半導体構造体の形成方法において、 半導体ボディ上に第１誘電体を形成し、 第１誘電体上に第２誘電体を形成し、 第２誘電体上に第３誘電体を形成し、 第３誘電体の選択部分にバイアを形成して、第２誘電体
    の下層部分を露出させ、 第２誘電体の露出部分にバイアを形成して、第１誘電体
    の下層部分を露出させ、 バイアの側壁上にスペーサを形成し、該スペーサはエッ
    チングに対して、第１誘電体の前記エッチングに対する
    エッチング速度よりも格段に遅いエッチング速度でエッ
    チングされる材料からなり、 エッチング液を、スペーサおよび第１誘電体の露出部分
    と接触させて、第１誘電体の露出部分を除去する、こと
    を特徴とする方法。
  2. 【請求項２】 前記第１誘電体はシリコンダイオキサイ
    ドからなる、請求項１記載の方法。
  3. 【請求項３】 前記第３誘電体はボロンをドープされた
    ガラスからなる、請求項２記載の方法。
  4. 【請求項４】 前記第２誘電体はシリコンナイトライド
    からなる、請求項２記載の方法。
  5. 【請求項５】 前記第３誘電体はボロンをドープされた
    ガラスからなる、請求項４記載の方法。
  6. 【請求項６】 前記スペーサはシリコンからなる、請求
    項５記載の方法。
  7. 【請求項７】 電気的コンタクトをスペーサのバイアに
    形成する事を含み、前記コンタクトはスペーサおよび半
    導体ボディの露出部分に接触している、請求項６記載の
    方法。
  8. 【請求項８】 前記コンタクトを、半導体ボディの露出
    部分とのオーミックコンタクトとして形成することを含
    む、請求項７記載の方法。
  9. 【請求項９】 電気的コンタクトをスペーサのバイアに
    形成する事を含み、前記コンタクトはスペーサおよび半
    導体ボディの露出部分に接触している、請求項１記載の
    方法。
  10. 【請求項１０】 前記コンタクトを、半導体ボディの露
    出部分とのオーミックコンタクトとして形成することを
    含む、請求項９記載の方法。
  11. 【請求項１１】 トランジスタアレイのソース／ドレイ
    ン領域へのソース／ドレインコンタクトを形成するため
    の方法において、 （ａ）面上にゲート酸化物層が設けられた半導体ボディ
    を準備し、前記ゲート酸化物層は半導体ボディのアクテ
    ィブエリア全体に広がっており、前記ボディはゲート酸
    化物層上にアクティブエリアのローをまたぐカラム状の
    ゲートスタックを有し、前記ゲート酸化物はアクティブ
    エリアの部分内のソース／ドレイン領域全体に広がって
    おり、 （ｂ）準備された半導体ボディの面上に誘電体材料を設
    け、 （ｃ）ゲートスタックのカラム間にあるアクティブエリ
    アの部分にあるソース／ドレイン領域上の誘電体材料に
    バイアをエッチングし、前記バイアの側壁の第１部分は
    ゲートスタックの隣接するカラム部分上に形成されてお
    り、前記バイアの側壁の第２部分はゲートスタックの隣
    接するカラム間に形成されており、前記バイアはソース
    ／ドレイン領域上のゲート酸化物層を部分的に露出させ
    ており、 （ｄ）前記バイアにソース／ドレインコンタクトを形成
    し、当該形成においては、 （ｉ）誘電体材料の領域の側壁上にスペーサを形成し、 （ｉｉ）ゲート酸化物の露出部分をエッチングに曝して
    前記ゲート酸化物の露出部分を除去し、前記エッチング
    はゲート酸化物をスペーサよりも格段に速いエッチング
    速度でエッチングし、 （ｉｉｉ）スペーサ上に、ソース／ドレイン領域と接触
    する導電体を設ける、ことを特徴とする方法。
  12. 【請求項１２】 ゲートスタックのカラムには、シリコ
    ンナイトライドの側壁スペーサが設けられる、請求項１
    １記載の方法。
  13. 【請求項１３】 前記誘電体材料は酸化物を含む、請求
    項１２記載の方法。
  14. 【請求項１４】 前記スペーサは前記酸化物とは異なる
    材料からなり、かつ酸化物をエッチングするために使用
    されるエッチング液に対して耐性を有する、請求項１３
    記載の方法。
  15. 【請求項１５】 前記スペーサがイオン打ち込みを遮蔽
    する状態で、ソース／ドレイン領域へのイオン打ち込み
    をおこなう、請求項１１記載の方法。
  16. 【請求項１６】 半導体ボディの面で電気的に絶縁され
    たアクティブエリアからなる複数のローと、 アクティブエリアのローをまたぐカラム状に設けられた
    ゲートスタックと、 隣接する一対のゲートスタックのカラム間にあるアクテ
    ィブエリア内のソース／ドレイン領域と、 半導体ボディの面上に設けられた誘電体材料であって、
    該誘電体材料の前記ソース／ドレイン領域上にはバイア
    が設けられ、前記バイアの側壁の第１部分はゲートスタ
    ックの隣接するカラム部分上に設けられており、前記バ
    イアの側壁の第２部分はゲートスタックの隣接するカラ
    ム間に設けられている誘電体材料と、 前記バイア内に設けられたソース／ドレインコンタクト
    とを有し、前記コンタクトは、 誘電体材料領域の側壁上に設けられたスペーサと、 前記スペーサ上に設けられ、ソース／ドレイン領域と接
    触する導電体とを有する、ことを特徴とする半導体構造
    体。
  17. 【請求項１７】 前記スペーサは導電体である、請求項
    １６記載の構造体。
  18. 【請求項１８】 （ａ）半導体ボディの面の電気的に絶
    縁されたアクティブエリアからなる複数のローと、 （ｂ）アクティブエリアのローをまたぐカラム状に設け
    られたゲートスタックと、 （ｃ）隣接する一対のゲートスタックのカラム間にある
    アクティブエリア内のソース／ドレイン領域と、 （ｄ）半導体ボディの面上に設けられた誘電体材料であ
    って、該材料の前記ソース／ドレイン領域上にはバイア
    が設けられ、前記バイアの側壁の第１部分はゲートスタ
    ックの隣接するカラム部分上に設けられており、前記バ
    イアの側壁の第２部分はゲートスタックの隣接するカラ
    ム間に設けられている誘電体材料と、 （ｅ）前記バイア内に設けられたソース／ドレインコン
    タクトとを有し、前記コンタクトは、 （ｉ）誘電体材料領域の側壁上に設けられたスペーサ
    と、 （ｉｉ）前記スペーサ上に設けられ、ソース／ドレイン
    領域と接触する導電体とを有する、ことを特徴とする半
    導体構造体。
  19. 【請求項１９】 前記半導体ボディはシリコンであり、 前記誘電体材料は酸化物からなり、 前記スペーサはシリコンからなる、請求項１８記載の半
    導体構造体。
  20. 【請求項２０】 前記誘電体材料はボロンをドープされ
    たガラスからなる、請求項１９記載の半導体構造体。
  21. 【請求項２１】 前記スペーサは導電性を有する、請求
    項１８記載の半導体構造体。
  22. 【請求項２２】 前記半導体ボディはシリコンであり、 前記誘電体材料は酸化物からなり、 前記スペーサはシリコンからなる、請求項２１記載の半
    導体構造体。
  23. 【請求項２３】 前記誘電体材料はボロンをドープされ
    たガラスからなる、請求項２２記載の半導体構造体。
  24. 【請求項２４】 前記導電体はドープされたシリコンで
    ある、請求項１８記載の半導体構造体。
  25. 【請求項２５】 前記導電体は、ソース／ドレイン領域
    とオーミックコンタクトを有する金属である、請求項１
    ８記載の半導体構造体。
  26. 【請求項２６】 前記誘電体材料はボロンをドープされ
    たガラスからなる、請求項２４記載の半導体構造体。
  27. 【請求項２７】 前記スペーサは導電性を有する、請求
    項２６記載の半導体構造体。
  28. 【請求項２８】 前記誘電体材料はボロンをドープされ
    たガラスからなる、請求項２５記載の半導体構造体。
  29. 【請求項２９】 前記スペーサは導電性を有する、請求
    項２８記載の半導体構造体。
  30. 【請求項３０】 メモリセルのアレイにおいて、 （ａ）ストレージキャパシタと、 （ｂ）トランジスタであって、半導体ボディ面の電気的
    に絶縁されたアクティブエリアのロー内に設けられてお
    り、前記キャパシタに電気的に接続されており、アクテ
    ィブエリア内設けられたソース／ドレイン領域およびカ
    ラム状に設けられたゲートスタックを有するトランジス
    タと、 （ｃ）半導体ボディ面上に設けられた誘電体材料であっ
    て、前記ソース／ドレイン領域上にバイアを有する誘電
    体材料と、 （ｄ）前記バイア内に設けられたソース／ドレインコン
    タクトとを有し、該コンタクトは、 （ｉ）前記バイアの側壁上に設けられたスペーサと、 （ｉｉ）前記スペーサ上に設けられ、ソース／ドレイン
    領域と接触する導電体とを有する、ことを特徴とするア
    レイ。
  31. 【請求項３１】 前記半導体ボディはシリコンであり、 前記誘電体材料は酸化物からなり、 前記スペーサはシリコンからなる、請求項３０記載のア
    レイ。
  32. 【請求項３２】 前記誘電体材料はボロンをドープされ
    たガラスからなる、請求項３１記載のアレイ。
  33. 【請求項３３】 前記スペーサは導電性を有する、請求
    項３２記載のアレイ。
  34. 【請求項３４】 前記半導体ボディはシリコンであり、 前記誘電体材料は酸化物からなり、 前記スペーサはシリコンからなる、請求項２９記載のア
    レイ。
  35. 【請求項３５】 前記誘電体材料はボロンをドープされ
    たガラスからなる、請求項３４記載のアレイ。
  36. 【請求項３６】 半導体構造体を形成するための方法に
    おいて、 （ａ）半導体ボディ面の複数の電気的に絶縁されたアク
    ティブエリアを準備し、前記ボディは、アクティブエリ
    アをまたぐカラム状に設けられたゲートスタック、およ
    び隣接する一対のゲートスタックカラム間のアクティブ
    エリア内に設けられたソース／ドレイン領域を有し、前
    記半導体ボディはゲート酸化物層を、ゲートスタック
    下、かつソース／ドレイン領域上である半導体ボディの
    アクティブエリア面上に有し、 （ｂ）前記半導体ボディ面上に誘電体材料を設け、 （ｃ）バイアを有する部分をソース／ドレイン領域上に
    設けられた誘電体材料部分に形成し、前記バイアの側壁
    の第１部分はゲートスタックの隣接するカラム部分上に
    形成されており、前記バイアの側壁の第２部分はゲート
    スタックの隣接するカラム間に形成されており、前記バ
    イアはソース／ドレイン領域上のゲート酸化物層を部分
    的に露出させており、 （ｄ）前記バイアにソース／ドレインコンタクトを形成
    し、当該形成においては、 （ｉ）誘電体材料の領域の側壁上にスペーサを形成し、 （ｉｉ）エッチング液をゲート酸化物の露出部分に接触
    させ、 （ｉｉｉ）スペーサ上に、ソース／ドレイン領域と接触
    する導電体を設ける、ことを特徴とする方法。
  37. 【請求項３７】 前記半導体ボディはシリコンであり、 前記誘電体材料は酸化物からなり、 前記スペーサはシリコンからなる、請求項３６記載の方
    法。
  38. 【請求項３８】 前記誘電体材料はボロンをドープされ
    たガラスからなる、請求項３７記載の方法。
  39. 【請求項３９】 前記スペーサは導電性を有する、請求
    項３６記載の方法。
  40. 【請求項４０】 前記半導体ボディはシリコンであり、 前記誘電体材料は酸化物からなり、 前記スペーサはシリコンからなる、請求項３９記載の方
    法。
  41. 【請求項４１】 前記誘電体材料はボロンをドープされ
    たガラスからなる、請求項４０記載の半導体構造体。
  42. 【請求項４２】 前記導電体はドープされたシリコンで
    ある、請求項３６記載の半導体構造体。
  43. 【請求項４３】 前記導電体は、前記ソース／ドレイン
    領域とオーミックコンタクトを有する金属である、請求
    項３６記載の半導体構造体。
  44. 【請求項４４】 前記誘電体材料はボロンをドープされ
    たガラスからなる、請求項４１記載の半導体構造体。
  45. 【請求項４５】 前記スペーサは導電性を有する、請求
    項４３記載の半導体構造体。
  46. 【請求項４６】 前記誘電体材料はボロンをドープされ
    たガラスからなる、請求項４５記載の半導体構造体。
  47. 【請求項４７】 前記スペーサは導電性を有する、請求
    項４６記載の半導体構造体。
  48. 【請求項４８】 メモリセルアレイを形成する方法にお
    いて、 （ａ）トランジスタと電気的に接続しているストレージ
    キャパシタを設け、前記トランジスタは半導体ボディ面
    の電気的に絶縁されたアクティブエリアのロー内に設け
    られており、前記トランジスタはアクティブエリア内に
    設けられたソース／ドレイン領域およびカラム状に設け
    られたゲートスタックを有し、 （ｂ）半導体ボディ面上に誘電体材料を設け、 （ｃ）ソース／ドレイン領域上の誘電体材料にバイアを
    形成し、 （ｄ）前記バイアにソース／ドレインコンタクトを形成
    し、当該形成は、 （ｉ）バイアの側壁上にスペーサを形成し、 （ｉｉ）前記スペーサ上に、ソース／ドレイン領域と接
    触する導電体を設ける、ことを特徴とする方法。
  49. 【請求項４９】 前記半導体ボディはシリコンであり、 前記誘電体材料は酸化物からなり、 前記スペーサはシリコンからなる、請求項４８記載の方
    法。
  50. 【請求項５０】 前記誘電体材料はボロンをドープされ
    たガラスからなる、請求項４９記載の方法。
  51. 【請求項５１】 前記スペーサは導電性を有する、請求
    項５０記載の方法。
  52. 【請求項５２】 前記半導体ボディはシリコンであり、 前記誘電体材料は酸化物からなり、 前記スペーサはシリコンからなる、請求項４７記載の方
    法。
  53. 【請求項５３】 前記誘電体材料はボロンをドープされ
    たガラスからなる、請求項５２記載の方法。
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