JPH10223854A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH10223854A JPH10223854A JP9023040A JP2304097A JPH10223854A JP H10223854 A JPH10223854 A JP H10223854A JP 9023040 A JP9023040 A JP 9023040A JP 2304097 A JP2304097 A JP 2304097A JP H10223854 A JPH10223854 A JP H10223854A
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Abstract
(57)【要約】
【課題】 高い寸法精度でしかも微細構造の接続孔また
は溝を有する半導体集積回路装置の製造方法を提供す
る。 【解決手段】 ＣＯＢ型メモリセルにおけるキャパシタ
の下部電極の下部と電気的に接続されるプラグが埋め込
まれる接続孔２１を形成するための酸化シリコン膜１７
の表面に、多結晶シリコン膜１８と多結晶シリコン膜２
０ａとからなるカギ型ハードマスクを形成し、そのカギ
型ハードマスクをエッチング用マスクとして、選択エッ
チングを使用して、酸化シリコン膜１７およびその下部
の酸化シリコン膜１５に接続孔２１を形成する工程を有
するものである。
は溝を有する半導体集積回路装置の製造方法を提供す
る。 【解決手段】 ＣＯＢ型メモリセルにおけるキャパシタ
の下部電極の下部と電気的に接続されるプラグが埋め込
まれる接続孔２１を形成するための酸化シリコン膜１７
の表面に、多結晶シリコン膜１８と多結晶シリコン膜２
０ａとからなるカギ型ハードマスクを形成し、そのカギ
型ハードマスクをエッチング用マスクとして、選択エッ
チングを使用して、酸化シリコン膜１７およびその下部
の酸化シリコン膜１５に接続孔２１を形成する工程を有
するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、高い寸法精度でしかも微細
構造の接続孔または溝を有する半導体集積回路装置の製
造方法に関するものである。
置の製造方法に関し、特に、高い寸法精度でしかも微細
構造の接続孔または溝を有する半導体集積回路装置の製
造方法に関するものである。
【０００２】
【従来の技術】本発明者は、半導体集積回路装置の製造
方法について検討した。以下は、本発明者によって検討
された技術であり、その概要は次のとおりである。
方法について検討した。以下は、本発明者によって検討
された技術であり、その概要は次のとおりである。
【０００３】すなわち、ビット線の上方に、情報蓄積用
のキャパシタを設けてなる、いわゆるキャパシタ・オー
バー・ビットライン（Capacitor Over Bitline；ＣＯ
Ｂ）型メモリセルを有するＤＲＡＭ（Dynamic Random A
ccess Memory）においては、ビット線（ＢＬ）形成後
に、キャパシタの下部電極（ストレージ・ノード電極、
蓄積電極）と半導体基板に形成されているＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r ）のドレインとなっている半導体領域とを電気的に接
続するために、その間の領域の酸化シリコン膜からなる
絶縁膜に接続孔を形成している。
のキャパシタを設けてなる、いわゆるキャパシタ・オー
バー・ビットライン（Capacitor Over Bitline；ＣＯ
Ｂ）型メモリセルを有するＤＲＡＭ（Dynamic Random A
ccess Memory）においては、ビット線（ＢＬ）形成後
に、キャパシタの下部電極（ストレージ・ノード電極、
蓄積電極）と半導体基板に形成されているＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r ）のドレインとなっている半導体領域とを電気的に接
続するために、その間の領域の酸化シリコン膜からなる
絶縁膜に接続孔を形成している。
【０００４】この場合、微細化が進むにつれて、前記接
続孔とビット線との合わせ余裕の確保が困難となってい
る。そのため、ビット線を窒化シリコン膜で覆い、この
窒化シリコン膜を前記接続孔を形成するためのドライエ
ッチング処理におけるエッチングストッパ膜とすること
により、ビット線の段差に沿って自己整合的に前記接続
孔を形成する技術が検討されている。
続孔とビット線との合わせ余裕の確保が困難となってい
る。そのため、ビット線を窒化シリコン膜で覆い、この
窒化シリコン膜を前記接続孔を形成するためのドライエ
ッチング処理におけるエッチングストッパ膜とすること
により、ビット線の段差に沿って自己整合的に前記接続
孔を形成する技術が検討されている。
【０００５】なお、ＤＲＡＭを有する半導体集積回路装
置について記載されている文献としては、例えば特開平
３−２１４６６９号公報に記載されているものがある。
置について記載されている文献としては、例えば特開平
３−２１４６６９号公報に記載されているものがある。
【０００６】
【発明が解決しようとする課題】ところが、前述した接
続孔を形成する際に、酸化シリコン膜をドライエッチン
グによって行い、その接続孔の開孔性を上げると、ビッ
ト線を覆っている窒化シリコン膜とのエッチング選択性
が低下することによって、接続孔がビット線に接触する
状態となり、不完全な接続孔の形成工程となってしまう
という問題点が発生している。
続孔を形成する際に、酸化シリコン膜をドライエッチン
グによって行い、その接続孔の開孔性を上げると、ビッ
ト線を覆っている窒化シリコン膜とのエッチング選択性
が低下することによって、接続孔がビット線に接触する
状態となり、不完全な接続孔の形成工程となってしまう
という問題点が発生している。
【０００７】そのため、ビット線を覆っている窒化シリ
コン膜の膜厚を大きくすることが考えられるが、その場
合、窒化シリコン膜の応力により、ビット線や半導体基
板そのものおよびそれに形成されているＭＯＳＦＥＴの
諸構成要素が変形してしまうという問題点が発生してい
る。
コン膜の膜厚を大きくすることが考えられるが、その場
合、窒化シリコン膜の応力により、ビット線や半導体基
板そのものおよびそれに形成されているＭＯＳＦＥＴの
諸構成要素が変形してしまうという問題点が発生してい
る。
【０００８】本発明の目的は、高い寸法精度でしかも微
細構造の接続孔または溝を有することのできる技術を提
供することにある。
細構造の接続孔または溝を有することのできる技術を提
供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】本発明の半導体集積回路装置の製造方法
は、半導体基板またはＳＯＩ基板上に絶縁膜を形成する
工程と、前記絶縁膜上に第１のマスク膜を形成する工程
と、前記第１のマスク膜上にレジスト膜を形成した後、
そのレジスト膜をエッチングマスクとして、前記第１の
マスク膜に開口部を形成した後、その開口部から露出す
る前記絶縁膜に溝を形成する工程と、前記レジスト膜を
取り除いた後、前記半導体基板またはＳＯＩ基板上に第
２のマスク膜を形成する工程と、前記第２のマスク膜を
前記溝の側壁に残るように除去することにより、前記溝
の側壁に前記第２のマスク膜からなるサイドウォールを
形成する工程と、前記第１のマスク膜および前記サイド
ウォールをエッチングマスクとして、そのマスクから露
出する前記絶縁膜をエッチング除去することにより、前
記絶縁膜に接続孔を形成する工程とを有するものであ
る。
は、半導体基板またはＳＯＩ基板上に絶縁膜を形成する
工程と、前記絶縁膜上に第１のマスク膜を形成する工程
と、前記第１のマスク膜上にレジスト膜を形成した後、
そのレジスト膜をエッチングマスクとして、前記第１の
マスク膜に開口部を形成した後、その開口部から露出す
る前記絶縁膜に溝を形成する工程と、前記レジスト膜を
取り除いた後、前記半導体基板またはＳＯＩ基板上に第
２のマスク膜を形成する工程と、前記第２のマスク膜を
前記溝の側壁に残るように除去することにより、前記溝
の側壁に前記第２のマスク膜からなるサイドウォールを
形成する工程と、前記第１のマスク膜および前記サイド
ウォールをエッチングマスクとして、そのマスクから露
出する前記絶縁膜をエッチング除去することにより、前
記絶縁膜に接続孔を形成する工程とを有するものであ
る。
【００１２】また、本発明の半導体集積回路装置の製造
方法は、半導体基板またはＳＯＩ基板上に絶縁膜を形成
する工程と、前記絶縁膜上に第１のマスク膜を形成する
工程と、前記第１のマスク膜上にレジスト膜を形成した
後、そのレジスト膜をエッチングマスクとして、前記第
１のマスク膜に開口部を形成した後、その開口部から露
出する前記絶縁膜に溝を形成する工程と、前記レジスト
膜を取り除いた後、前記半導体基板またはＳＯＩ基板上
に第２のマスク膜を形成する工程と、前記第２のマスク
膜を前記溝の側壁に残るように除去することにより、前
記溝の側壁に前記第２のマスク膜からなるサイドウォー
ルを形成する工程と、前記第１のマスク膜および前記サ
イドウォールをエッチングマスクとして、そのマスクか
ら露出する前記絶縁膜をエッチング除去することによ
り、前記絶縁膜に開口部を形成した後、その開口部から
露出する前記半導体基板またはＳＯＩ基板に分離溝を形
成する工程と、前記分離溝内に絶縁膜を埋込み、分離部
を形成する工程とを有するものである。
方法は、半導体基板またはＳＯＩ基板上に絶縁膜を形成
する工程と、前記絶縁膜上に第１のマスク膜を形成する
工程と、前記第１のマスク膜上にレジスト膜を形成した
後、そのレジスト膜をエッチングマスクとして、前記第
１のマスク膜に開口部を形成した後、その開口部から露
出する前記絶縁膜に溝を形成する工程と、前記レジスト
膜を取り除いた後、前記半導体基板またはＳＯＩ基板上
に第２のマスク膜を形成する工程と、前記第２のマスク
膜を前記溝の側壁に残るように除去することにより、前
記溝の側壁に前記第２のマスク膜からなるサイドウォー
ルを形成する工程と、前記第１のマスク膜および前記サ
イドウォールをエッチングマスクとして、そのマスクか
ら露出する前記絶縁膜をエッチング除去することによ
り、前記絶縁膜に開口部を形成した後、その開口部から
露出する前記半導体基板またはＳＯＩ基板に分離溝を形
成する工程と、前記分離溝内に絶縁膜を埋込み、分離部
を形成する工程とを有するものである。
【００１３】さらに、本発明の半導体集積回路装置の製
造方法は、半導体基板またはＳＯＩ基板上に絶縁膜を形
成する工程と、前記絶縁膜上に第１のマスク膜を形成す
る工程と、前記第１のマスク膜上にレジスト膜を形成し
た後、そのレジスト膜をエッチングマスクとして、前記
第１のマスク膜に開口部を形成した後、その開口部から
露出する前記絶縁膜に溝を形成する工程と、前記レジス
ト膜を取り除いた後、前記半導体基板またはＳＯＩ基板
上に第２のマスク膜を形成する工程と、前記第２のマス
ク膜を前記溝の側壁に残るように除去することにより、
前記溝の側壁に前記第２のマスク膜からなるサイドウォ
ールを形成する工程と、前記第１のマスク膜および前記
サイドウォールをエッチングマスクとして、そのマスク
から露出する前記絶縁膜をエッチング除去することによ
り、前記絶縁膜に配線形成用溝を形成した後、その配線
形成用溝内に導電材料を埋め込むことにより、その導電
材料からなる配線層を形成する工程とを有するものであ
る。
造方法は、半導体基板またはＳＯＩ基板上に絶縁膜を形
成する工程と、前記絶縁膜上に第１のマスク膜を形成す
る工程と、前記第１のマスク膜上にレジスト膜を形成し
た後、そのレジスト膜をエッチングマスクとして、前記
第１のマスク膜に開口部を形成した後、その開口部から
露出する前記絶縁膜に溝を形成する工程と、前記レジス
ト膜を取り除いた後、前記半導体基板またはＳＯＩ基板
上に第２のマスク膜を形成する工程と、前記第２のマス
ク膜を前記溝の側壁に残るように除去することにより、
前記溝の側壁に前記第２のマスク膜からなるサイドウォ
ールを形成する工程と、前記第１のマスク膜および前記
サイドウォールをエッチングマスクとして、そのマスク
から露出する前記絶縁膜をエッチング除去することによ
り、前記絶縁膜に配線形成用溝を形成した後、その配線
形成用溝内に導電材料を埋め込むことにより、その導電
材料からなる配線層を形成する工程とを有するものであ
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１５】図１〜図２３は、本発明の一実施の形態で
ある半導体集積回路装置の製造工程を示す概略断面図で
ある。本実施の形態の半導体集積回路装置は、ＣＯＢ型
メモリセルのキャパシタを有するＤＲＡＭである。同図
を用いて、本実施の形態の半導体集積回路装置およびそ
の製造方法について説明する。
ある半導体集積回路装置の製造工程を示す概略断面図で
ある。本実施の形態の半導体集積回路装置は、ＣＯＢ型
メモリセルのキャパシタを有するＤＲＡＭである。同図
を用いて、本実施の形態の半導体集積回路装置およびそ
の製造方法について説明する。
【００１６】まず、例えばｐ型のシリコン単結晶からな
る半導体基板１の表面に、溝（トレンチ溝）に埋め込ま
れている酸化シリコン膜からなる素子分離用絶縁膜を形
成する。
る半導体基板１の表面に、溝（トレンチ溝）に埋め込ま
れている酸化シリコン膜からなる素子分離用絶縁膜を形
成する。
【００１７】すなわち、半導体基板１の表面に、ＣＶＤ
（Chemical Vapor Deposition ）法を使用して、厚膜の
酸化シリコン膜（絶縁膜）２を形成した後、ＣＶＤ法を
使用して、薄膜の多結晶シリコン膜（第１のマスク膜）
３をその酸化シリコン膜２の上に形成する。その後、半
導体基板１の上に、レジスト膜４を塗布した後、フォト
リソグラフィ技術を使用して、溝（トレンチ溝）を形成
するためのパターンをレジスト膜４に形成する（図
１）。
（Chemical Vapor Deposition ）法を使用して、厚膜の
酸化シリコン膜（絶縁膜）２を形成した後、ＣＶＤ法を
使用して、薄膜の多結晶シリコン膜（第１のマスク膜）
３をその酸化シリコン膜２の上に形成する。その後、半
導体基板１の上に、レジスト膜４を塗布した後、フォト
リソグラフィ技術を使用して、溝（トレンチ溝）を形成
するためのパターンをレジスト膜４に形成する（図
１）。
【００１８】この場合、酸化シリコン膜２からなる絶縁
膜は、ＳＯＧ（Spin On Glass ）膜、ＰＳＧ（Phospho
Silicate Glass）膜、ＢＰＳＧ（Boro Phospho Silicat
e Glass ）膜、またはＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜
と酸化シリコン膜との積層膜などの種々の態様とするこ
とができる。また、多結晶シリコン膜３からなるカギ型
ハードマスク用の第１のマスク膜は、その下部の酸化シ
リコン膜２とエッチング条件が異なっている材料からな
る膜である窒化シリコン膜などの絶縁膜またはタングス
テンなどの導電性膜の態様とすることができる。
膜は、ＳＯＧ（Spin On Glass ）膜、ＰＳＧ（Phospho
Silicate Glass）膜、ＢＰＳＧ（Boro Phospho Silicat
e Glass ）膜、またはＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜
と酸化シリコン膜との積層膜などの種々の態様とするこ
とができる。また、多結晶シリコン膜３からなるカギ型
ハードマスク用の第１のマスク膜は、その下部の酸化シ
リコン膜２とエッチング条件が異なっている材料からな
る膜である窒化シリコン膜などの絶縁膜またはタングス
テンなどの導電性膜の態様とすることができる。
【００１９】次に、そのレジスト膜４をエッチング用マ
スクとして使用して、レジスト膜４に形成されている開
口部の下部の多結晶シリコン膜３を例えばマイクロ波ド
ライエッチング装置などによってエッチングして取り除
いた後、その下の酸化シリコン膜２の表層部を例えば平
行平板型ＲＩＥ（Reactive Ion Etching）装置などによ
ってエッチングして、その領域に溝２ａを形成する（図
２）。この場合、溝２ａの深さは、後述する多結晶シリ
コン膜の膜厚以上の値としている。
スクとして使用して、レジスト膜４に形成されている開
口部の下部の多結晶シリコン膜３を例えばマイクロ波ド
ライエッチング装置などによってエッチングして取り除
いた後、その下の酸化シリコン膜２の表層部を例えば平
行平板型ＲＩＥ（Reactive Ion Etching）装置などによ
ってエッチングして、その領域に溝２ａを形成する（図
２）。この場合、溝２ａの深さは、後述する多結晶シリ
コン膜の膜厚以上の値としている。
【００２０】次に、不要となったレジスト膜４を取り除
いた後、半導体基板１の上に、ＣＶＤ法を使用して、薄
膜の多結晶シリコン膜（第２のマスク膜）５を形成し、
溝２ａの側面が多結晶シリコン膜５によって被覆されて
いる状態とする（図３）。この場合、多結晶シリコン膜
５は、その下部の多結晶シリコン膜３と同一の材料から
なる膜としている。その後、ドライエッチングなどの選
択エッチング法を使用して、少なくとも溝２ａの下部の
多結晶シリコン膜５を取り除いて、開口部の多結晶シリ
コン膜３の側壁および溝２ａの側壁に多結晶シリコン膜
（サイドウォール）５ａを残存させる作業を行う（図
４）。
いた後、半導体基板１の上に、ＣＶＤ法を使用して、薄
膜の多結晶シリコン膜（第２のマスク膜）５を形成し、
溝２ａの側面が多結晶シリコン膜５によって被覆されて
いる状態とする（図３）。この場合、多結晶シリコン膜
５は、その下部の多結晶シリコン膜３と同一の材料から
なる膜としている。その後、ドライエッチングなどの選
択エッチング法を使用して、少なくとも溝２ａの下部の
多結晶シリコン膜５を取り除いて、開口部の多結晶シリ
コン膜３の側壁および溝２ａの側壁に多結晶シリコン膜
（サイドウォール）５ａを残存させる作業を行う（図
４）。
【００２１】次に、カギ型ハードマスクとしての多結晶
シリコン膜３と多結晶シリコン膜５ａとをエッチング用
マスクとして、ドライエッチングなどの選択エッチング
法を使用して、酸化シリコン膜２に開口部２ｂを形成し
たのち、その下部の半導体基板１に溝１ａを形成する
（図５）。この溝１ａを形成するためのシリコンエッチ
ング時に、多結晶シリコン膜３、５ａもエッチング除去
される。
シリコン膜３と多結晶シリコン膜５ａとをエッチング用
マスクとして、ドライエッチングなどの選択エッチング
法を使用して、酸化シリコン膜２に開口部２ｂを形成し
たのち、その下部の半導体基板１に溝１ａを形成する
（図５）。この溝１ａを形成するためのシリコンエッチ
ング時に、多結晶シリコン膜３、５ａもエッチング除去
される。
【００２２】その後、酸化シリコン膜２を取り除いた
後、半導体基板１の上に、例えば酸化シリコン膜（絶縁
膜）６をＣＶＤ法などを使用して形成し、溝１ａに酸化
シリコン膜６を埋め込む作業を行う（図６）。
後、半導体基板１の上に、例えば酸化シリコン膜（絶縁
膜）６をＣＶＤ法などを使用して形成し、溝１ａに酸化
シリコン膜６を埋め込む作業を行う（図６）。
【００２３】次に、化学機械研磨（ＣＭＰ：Chemical M
echanical Polishing ）法などの研磨技術を使用して、
溝１ａに埋め込まれている酸化シリコン膜６ａ以外の酸
化シリコン膜６を取り除いて、フィールド絶縁膜として
の酸化シリコン膜（素子分離用絶縁膜）６ａを溝１ａに
埋め込まれた状態をもって形成すると共に半導体基板１
の表面を平坦化する（図７）。
echanical Polishing ）法などの研磨技術を使用して、
溝１ａに埋め込まれている酸化シリコン膜６ａ以外の酸
化シリコン膜６を取り除いて、フィールド絶縁膜として
の酸化シリコン膜（素子分離用絶縁膜）６ａを溝１ａに
埋め込まれた状態をもって形成すると共に半導体基板１
の表面を平坦化する（図７）。
【００２４】前述した製造工程によって、半導体基板１
の選択的な領域に、溝１ａに埋め込まれている酸化シリ
コン膜６ａからなる素子分離用絶縁膜を形成することが
でき、平坦化された半導体基板１の領域にその半導体基
板１の表面と同一の平面を有する素子分離用絶縁膜とし
ての酸化シリコン膜６ａを形成することができる。
の選択的な領域に、溝１ａに埋め込まれている酸化シリ
コン膜６ａからなる素子分離用絶縁膜を形成することが
でき、平坦化された半導体基板１の領域にその半導体基
板１の表面と同一の平面を有する素子分離用絶縁膜とし
ての酸化シリコン膜６ａを形成することができる。
【００２５】この場合、図５に示した多結晶シリコン膜
３と多結晶シリコン膜５ａは、カギ型ハードマスクとし
ての機能を有し、開口部２ｂおよび溝１ａを形成するた
めの酸化シリコン膜２の溝２ａの側壁（垂直部）に多結
晶シリコン膜５ａが存在することによって、カギ型ハー
ドマスクの肩部（多結晶シリコン膜３と多結晶シリコン
膜５ａとの接合部）が酸化シリコン膜２のエッチング時
のエッチングによって、そのエッチング条件が異常化し
てエッチングされて後退したとしても、カギ型ハードマ
スクの垂直部（溝２ａの側壁の多結晶シリコン膜５ａ）
が存在し、開口部２ｂおよび溝１ａのパターン寸法は変
わることがないので、微細構造の開口部２ｂおよび溝１
ａを高い寸法精度をもって形成することができる。この
場合、溝１ａの寸法精度は開口部２ｂにより維持され
る。
３と多結晶シリコン膜５ａは、カギ型ハードマスクとし
ての機能を有し、開口部２ｂおよび溝１ａを形成するた
めの酸化シリコン膜２の溝２ａの側壁（垂直部）に多結
晶シリコン膜５ａが存在することによって、カギ型ハー
ドマスクの肩部（多結晶シリコン膜３と多結晶シリコン
膜５ａとの接合部）が酸化シリコン膜２のエッチング時
のエッチングによって、そのエッチング条件が異常化し
てエッチングされて後退したとしても、カギ型ハードマ
スクの垂直部（溝２ａの側壁の多結晶シリコン膜５ａ）
が存在し、開口部２ｂおよび溝１ａのパターン寸法は変
わることがないので、微細構造の開口部２ｂおよび溝１
ａを高い寸法精度をもって形成することができる。この
場合、溝１ａの寸法精度は開口部２ｂにより維持され
る。
【００２６】また、カギ型ハードマスクを使用したエッ
チング技術によって、開口部２ｂおよび溝１ａを形成し
ているので、カギ型ハードマスクのパターン寸法を維持
したまま、開口部２ｂおよび溝１ａの側面を垂直方向に
エッチングして形成することができるので、深い溝１ａ
であっても、カギ型ハードマスクを使用していない従来
のフォトリソグラフィ技術と選択エッチング技術とを使
用した溝の形成時における加工限界を超えた微小な加工
寸法をもって溝１ａを形成でき、しかも高い寸法精度で
微細加工をもって溝１ａを形成することができる。
チング技術によって、開口部２ｂおよび溝１ａを形成し
ているので、カギ型ハードマスクのパターン寸法を維持
したまま、開口部２ｂおよび溝１ａの側面を垂直方向に
エッチングして形成することができるので、深い溝１ａ
であっても、カギ型ハードマスクを使用していない従来
のフォトリソグラフィ技術と選択エッチング技術とを使
用した溝の形成時における加工限界を超えた微小な加工
寸法をもって溝１ａを形成でき、しかも高い寸法精度で
微細加工をもって溝１ａを形成することができる。
【００２７】したがって、微細構造の溝１ａをもって、
素子分離用絶縁膜としての酸化シリコン膜６ａを形成で
きることによって、高性能でしかも高い製造歩留りの半
導体集積回路装置およびその製造方法とすることができ
る。
素子分離用絶縁膜としての酸化シリコン膜６ａを形成で
きることによって、高性能でしかも高い製造歩留りの半
導体集積回路装置およびその製造方法とすることができ
る。
【００２８】次に、半導体基板１の素子形成領域に、Ｄ
ＲＡＭの構成要素であるＭＯＳＦＥＴを形成し、同一工
程によって、素子分離用絶縁膜としての酸化シリコン膜
６ａの上に、ＭＯＳＦＥＴのゲート電極を利用した配線
層を形成する（図８）。
ＲＡＭの構成要素であるＭＯＳＦＥＴを形成し、同一工
程によって、素子分離用絶縁膜としての酸化シリコン膜
６ａの上に、ＭＯＳＦＥＴのゲート電極を利用した配線
層を形成する（図８）。
【００２９】すなわち、半導体基板１の上に、例えば酸
化シリコン膜からなるゲート絶縁膜７を形成した後、そ
の上にゲート電極８としての例えば不純物としてリンが
含まれている多結晶シリコン膜を形成し、その上に例え
ば酸化シリコン膜からなる絶縁膜９を形成した後、フォ
トリソグラフィ技術と選択エッチング技術とを使用して
ゲート電極８などのパターンを形成する。この場合、ゲ
ート電極８は、ＤＲＡＭのワード線（ＷＬ）となるもの
である。
化シリコン膜からなるゲート絶縁膜７を形成した後、そ
の上にゲート電極８としての例えば不純物としてリンが
含まれている多結晶シリコン膜を形成し、その上に例え
ば酸化シリコン膜からなる絶縁膜９を形成した後、フォ
トリソグラフィ技術と選択エッチング技術とを使用して
ゲート電極８などのパターンを形成する。この場合、ゲ
ート電極８は、ＤＲＡＭのワード線（ＷＬ）となるもの
である。
【００３０】その後、半導体基板１の上に、ＣＶＤ法を
使用して、酸化シリコン膜を形成した後、フォトリソグ
ラフィ技術と選択エッチング技術とを使用して、ゲート
電極８の側壁に側壁絶縁膜（サイドウォールスペーサ）
１０を形成する。次にゲート電極８などからなるゲート
領域１１をマスクとして、イオン注入法を使用して、例
えばリンなどのｎ型の不純物を半導体基板１にイオン打
ち込みした後、熱拡散処理を行って、ソースおよびドレ
インとなる半導体領域１２を形成する。
使用して、酸化シリコン膜を形成した後、フォトリソグ
ラフィ技術と選択エッチング技術とを使用して、ゲート
電極８の側壁に側壁絶縁膜（サイドウォールスペーサ）
１０を形成する。次にゲート電極８などからなるゲート
領域１１をマスクとして、イオン注入法を使用して、例
えばリンなどのｎ型の不純物を半導体基板１にイオン打
ち込みした後、熱拡散処理を行って、ソースおよびドレ
インとなる半導体領域１２を形成する。
【００３１】その後、半導体基板１の上に、酸化シリコ
ン膜１３を形成した後、その酸化シリコン膜１３に接続
孔を形成し、その接続孔に例えば選択ＣＶＤ法を使用し
て例えば導電性の多結晶シリコンまたはタングステンな
どからなるプラグ１４を形成する。次に、半導体基板１
の上に、絶縁膜としての例えば酸化シリコン膜１５を形
成し、その酸化シリコン膜１５に接続孔を形成した後、
半導体基板１の上に、例えば導電性の多結晶シリコン膜
を形成し、フォトリソグラフィ技術と選択エッチング技
術とを使用して、多結晶シリコン膜をパターン化してビ
ット線（ＢＬ）としての配線層１６を形成する（図
９）。この場合、プラグ１４と多結晶シリコン膜との間
に、それらの接着性を向上させるために、必要に応じて
別の導電性層を介在させた態様とすることができる。
ン膜１３を形成した後、その酸化シリコン膜１３に接続
孔を形成し、その接続孔に例えば選択ＣＶＤ法を使用し
て例えば導電性の多結晶シリコンまたはタングステンな
どからなるプラグ１４を形成する。次に、半導体基板１
の上に、絶縁膜としての例えば酸化シリコン膜１５を形
成し、その酸化シリコン膜１５に接続孔を形成した後、
半導体基板１の上に、例えば導電性の多結晶シリコン膜
を形成し、フォトリソグラフィ技術と選択エッチング技
術とを使用して、多結晶シリコン膜をパターン化してビ
ット線（ＢＬ）としての配線層１６を形成する（図
９）。この場合、プラグ１４と多結晶シリコン膜との間
に、それらの接着性を向上させるために、必要に応じて
別の導電性層を介在させた態様とすることができる。
【００３２】次に、ＤＲＡＭにおけるＣＯＢ型メモリセ
ルのキャパシタの下部電極（ストレージ・ノード電極、
蓄積電極）と半導体基板１に形成されているＭＯＳＦＥ
Ｔのドレインとなっている半導体領域１２の上のプラグ
１４とを電気的に接続するために、その間の領域の酸化
シリコン膜１５を含む絶縁膜に接続孔を形成する製造工
程を行う。
ルのキャパシタの下部電極（ストレージ・ノード電極、
蓄積電極）と半導体基板１に形成されているＭＯＳＦＥ
Ｔのドレインとなっている半導体領域１２の上のプラグ
１４とを電気的に接続するために、その間の領域の酸化
シリコン膜１５を含む絶縁膜に接続孔を形成する製造工
程を行う。
【００３３】すなわち、半導体基板１の表面に、ＣＶＤ
法を使用して、厚膜の酸化シリコン膜（絶縁膜）１７を
形成した後、ＣＶＤ法を使用して、薄膜の多結晶シリコ
ン膜（第１のマスク膜）１８をその酸化シリコン膜１７
の上に形成する。その後、半導体基板１の上に、レジス
ト膜１９を塗布した後、フォトリソグラフィ技術を使用
して、接続孔を形成するためのパターンをレジスト膜１
９に形成する（図１０）。この場合、酸化シリコン膜１
７からなる絶縁膜は、ＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ
膜、またはＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜と酸化シリ
コン膜との積層膜などの種々の態様とすることができ
る。また、多結晶シリコン膜１８からなるカギ型ハード
マスク用の第１のマスク膜は、その下部の酸化シリコン
膜１７とエッチング条件が異なっている材料からなる膜
である窒化シリコン膜などの絶縁膜またはタングステン
などの導電性膜の態様とすることができる。
法を使用して、厚膜の酸化シリコン膜（絶縁膜）１７を
形成した後、ＣＶＤ法を使用して、薄膜の多結晶シリコ
ン膜（第１のマスク膜）１８をその酸化シリコン膜１７
の上に形成する。その後、半導体基板１の上に、レジス
ト膜１９を塗布した後、フォトリソグラフィ技術を使用
して、接続孔を形成するためのパターンをレジスト膜１
９に形成する（図１０）。この場合、酸化シリコン膜１
７からなる絶縁膜は、ＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ
膜、またはＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜と酸化シリ
コン膜との積層膜などの種々の態様とすることができ
る。また、多結晶シリコン膜１８からなるカギ型ハード
マスク用の第１のマスク膜は、その下部の酸化シリコン
膜１７とエッチング条件が異なっている材料からなる膜
である窒化シリコン膜などの絶縁膜またはタングステン
などの導電性膜の態様とすることができる。
【００３４】次に、そのレジスト膜１９をエッチング用
マスクとして使用して、レジスト膜１９に形成されてい
る開口部の下部の多結晶シリコン膜１８をエッチングし
て取り除いた後、その下の酸化シリコン膜１７の表層部
をエッチングして、その領域に溝１７ａを形成する（図
１１）。この場合、溝１７ａの深さは、後述する多結晶
シリコン膜の膜厚以上の値としていると共に、ビット線
としての配線層１６と接触しない範囲で、できるだけ大
きい堀込み状態の深さとしている。
マスクとして使用して、レジスト膜１９に形成されてい
る開口部の下部の多結晶シリコン膜１８をエッチングし
て取り除いた後、その下の酸化シリコン膜１７の表層部
をエッチングして、その領域に溝１７ａを形成する（図
１１）。この場合、溝１７ａの深さは、後述する多結晶
シリコン膜の膜厚以上の値としていると共に、ビット線
としての配線層１６と接触しない範囲で、できるだけ大
きい堀込み状態の深さとしている。
【００３５】次に、不要となったレジスト膜１９を取り
除いた後、半導体基板１の上に、ＣＶＤ法を使用して、
薄膜の多結晶シリコン膜（第２のマスク膜）２０を形成
し、溝１７ａの側面が多結晶シリコン膜２０によって被
覆されている状態とする（図１２）。
除いた後、半導体基板１の上に、ＣＶＤ法を使用して、
薄膜の多結晶シリコン膜（第２のマスク膜）２０を形成
し、溝１７ａの側面が多結晶シリコン膜２０によって被
覆されている状態とする（図１２）。
【００３６】その後、ドライエッチングなどの選択エッ
チング法を使用して、少なくとも溝１７ａの下部の多結
晶シリコン膜２０を取り除いて、開口部の多結晶シリコ
ン膜１８の側壁および溝１７ａの側壁に多結晶シリコン
膜（サイドウォール）２０ａを残存させる作業を行う
（図１３）。
チング法を使用して、少なくとも溝１７ａの下部の多結
晶シリコン膜２０を取り除いて、開口部の多結晶シリコ
ン膜１８の側壁および溝１７ａの側壁に多結晶シリコン
膜（サイドウォール）２０ａを残存させる作業を行う
（図１３）。
【００３７】次に、カギ型ハードマスクとしての多結晶
シリコン膜１８と多結晶シリコン膜２０ａとをエッチン
グ用マスクとして、ドライエッチングなどの選択エッチ
ング法を使用して、酸化シリコン膜１７およびその下部
の酸化シリコン膜１５に接続孔（スルーホールまたはコ
ンタクトホールと称されている場合がある）２１を形成
する（図１４）。
シリコン膜１８と多結晶シリコン膜２０ａとをエッチン
グ用マスクとして、ドライエッチングなどの選択エッチ
ング法を使用して、酸化シリコン膜１７およびその下部
の酸化シリコン膜１５に接続孔（スルーホールまたはコ
ンタクトホールと称されている場合がある）２１を形成
する（図１４）。
【００３８】その後、接続孔２１に、選択ＣＶＤ法を使
用して例えば導電性の多結晶シリコンまたはタングステ
ンなどからなるプラグ２２を形成する（図１５）。これ
は次の、の理由からである。プラグ２２形成（例
えばＣＭＰ）時に同時に取り除かれるためである。プ
ラグ１４が多結晶シリコンの場合、多結晶シリコン１
８、２０ａを取り除こうとするとプラグ１４も除去され
てしまうためである。このプラグ２２は、例えばビット
線用の配線層１６の上方の径が、下方よりも大径となっ
ている。この場合、多結晶シリコン膜１８および多結晶
シリコン膜２０ａの代替えとして窒化シリコン膜などの
絶縁膜が使用されている場合には、その絶縁膜を設計仕
様に応じて取り除く作業を省略することができる。
用して例えば導電性の多結晶シリコンまたはタングステ
ンなどからなるプラグ２２を形成する（図１５）。これ
は次の、の理由からである。プラグ２２形成（例
えばＣＭＰ）時に同時に取り除かれるためである。プ
ラグ１４が多結晶シリコンの場合、多結晶シリコン１
８、２０ａを取り除こうとするとプラグ１４も除去され
てしまうためである。このプラグ２２は、例えばビット
線用の配線層１６の上方の径が、下方よりも大径となっ
ている。この場合、多結晶シリコン膜１８および多結晶
シリコン膜２０ａの代替えとして窒化シリコン膜などの
絶縁膜が使用されている場合には、その絶縁膜を設計仕
様に応じて取り除く作業を省略することができる。
【００３９】前述した製造工程によって、ＤＲＡＭにお
けるＣＯＢ型メモリセルのキャパシタの下部電極と半導
体基板１に形成されているＭＯＳＦＥＴのドレインとな
っている半導体領域１２の上のプラグ１４とを電気的に
接続するために、その間の領域の酸化シリコン膜１５お
よび酸化シリコン膜１７からなる絶縁膜に接続孔２１を
形成した後、その接続孔２１にプラグ２２を形成するこ
とができる。
けるＣＯＢ型メモリセルのキャパシタの下部電極と半導
体基板１に形成されているＭＯＳＦＥＴのドレインとな
っている半導体領域１２の上のプラグ１４とを電気的に
接続するために、その間の領域の酸化シリコン膜１５お
よび酸化シリコン膜１７からなる絶縁膜に接続孔２１を
形成した後、その接続孔２１にプラグ２２を形成するこ
とができる。
【００４０】この場合、多結晶シリコン膜１８と多結晶
シリコン膜２０ａは、カギ型ハードマスクとしての機能
を有し、接続孔２１を形成するための酸化シリコン膜１
７の溝１７ａの側壁（垂直部）に多結晶シリコン膜２０
ａが存在することによって、カギ型ハードマスクの肩部
（多結晶シリコン膜１８と多結晶シリコン膜２０ａとの
接合部）が酸化シリコン膜１７のエッチング時のエッチ
ングによって、そのエッチング条件が異常化してエッチ
ングされて後退したとしても、カギ型ハードマスクの垂
直部（溝１７ａの側壁の多結晶シリコン膜２０ａ）が存
在し、接続孔２１のパターン寸法は変わることがないの
で、微細構造の接続孔２１を高い寸法精度をもって形成
することができる。
シリコン膜２０ａは、カギ型ハードマスクとしての機能
を有し、接続孔２１を形成するための酸化シリコン膜１
７の溝１７ａの側壁（垂直部）に多結晶シリコン膜２０
ａが存在することによって、カギ型ハードマスクの肩部
（多結晶シリコン膜１８と多結晶シリコン膜２０ａとの
接合部）が酸化シリコン膜１７のエッチング時のエッチ
ングによって、そのエッチング条件が異常化してエッチ
ングされて後退したとしても、カギ型ハードマスクの垂
直部（溝１７ａの側壁の多結晶シリコン膜２０ａ）が存
在し、接続孔２１のパターン寸法は変わることがないの
で、微細構造の接続孔２１を高い寸法精度をもって形成
することができる。
【００４１】また、カギ型ハードマスクを使用したエッ
チング技術によって、接続孔２１を形成しているので、
カギ型ハードマスクのパターン寸法を維持したまま、接
続孔２１の側面を垂直方向にエッチングして形成するこ
とができるので、深い接続孔２１であっても、カギ型ハ
ードマスクを使用していない従来のフォトリソグラフィ
技術と選択エッチング技術とを使用した接続孔の形成時
における加工限界を超えた微小な加工寸法をもって接続
孔２１を形成でき、しかも高い寸法精度で微細加工をも
って接続孔２１を形成することができる。この場合、本
発明者が検討した結果、接続孔２１のアスペクト比が３
以上の場合でも、垂直な側面を有する微細構造の接続孔
２１を形成できる。
チング技術によって、接続孔２１を形成しているので、
カギ型ハードマスクのパターン寸法を維持したまま、接
続孔２１の側面を垂直方向にエッチングして形成するこ
とができるので、深い接続孔２１であっても、カギ型ハ
ードマスクを使用していない従来のフォトリソグラフィ
技術と選択エッチング技術とを使用した接続孔の形成時
における加工限界を超えた微小な加工寸法をもって接続
孔２１を形成でき、しかも高い寸法精度で微細加工をも
って接続孔２１を形成することができる。この場合、本
発明者が検討した結果、接続孔２１のアスペクト比が３
以上の場合でも、垂直な側面を有する微細構造の接続孔
２１を形成できる。
【００４２】したがって、接続孔２１とそれと隣接して
いるビット線としての配線層１６とが接触するという不
良が防止できることによって、高性能でしかも高い製造
歩留りの半導体集積回路装置およびその製造方法とする
ことができる。
いるビット線としての配線層１６とが接触するという不
良が防止できることによって、高性能でしかも高い製造
歩留りの半導体集積回路装置およびその製造方法とする
ことができる。
【００４３】次に、半導体基板１の上にＣＯＢ型メモリ
セルにおけるキャパシタを形成する（図１６）。この場
合、キャパシタの下部電極（ストレージ・ノード電極、
蓄積電極）２３はプラグ２２と電気的に接続しており、
その上にキャパシタの誘電体膜２４を形成し、その誘電
体膜２４の上にキャパシタの上部電極（プレート電極）
２５を形成している。
セルにおけるキャパシタを形成する（図１６）。この場
合、キャパシタの下部電極（ストレージ・ノード電極、
蓄積電極）２３はプラグ２２と電気的に接続しており、
その上にキャパシタの誘電体膜２４を形成し、その誘電
体膜２４の上にキャパシタの上部電極（プレート電極）
２５を形成している。
【００４４】すなわち、まず、キャパシタの下部電極２
３を形成する。下部電極２３は、半導体基板１の上に例
えばリンなどの不純物が含有されている導電性多結晶シ
リコン膜をＣＶＤ法により堆積した後、フォトリソグラ
フィ技術および選択エッチング技術を用いてパターン化
することにより形成する。
３を形成する。下部電極２３は、半導体基板１の上に例
えばリンなどの不純物が含有されている導電性多結晶シ
リコン膜をＣＶＤ法により堆積した後、フォトリソグラ
フィ技術および選択エッチング技術を用いてパターン化
することにより形成する。
【００４５】次に、下部電極２３を含む半導体基板１の
上に、誘電体膜２４を堆積する。誘電体膜２４は、例え
ばＳｉ3 Ｎ4 （シリコンナイトライド）、Ｔａ2 Ｏ5
（５酸化タンタル）または強誘電体膜であるＰＺＴ（チ
タン酸ジルコン酸鉛）などを堆積する。誘電体膜２４の
他の態様として、例えばチタン酸ストロンチウム、チタ
ン酸鉛またはチタン酸バリウムなどのチタン化合物など
からなる誘電体膜を適用することができる。
上に、誘電体膜２４を堆積する。誘電体膜２４は、例え
ばＳｉ3 Ｎ4 （シリコンナイトライド）、Ｔａ2 Ｏ5
（５酸化タンタル）または強誘電体膜であるＰＺＴ（チ
タン酸ジルコン酸鉛）などを堆積する。誘電体膜２４の
他の態様として、例えばチタン酸ストロンチウム、チタ
ン酸鉛またはチタン酸バリウムなどのチタン化合物など
からなる誘電体膜を適用することができる。
【００４６】次に、半導体基板１の上に、キャパシタの
上部電極２５を形成する。上部電極２５は、半導体基板
１の上に、例えばリンなどの不純物が含有されている導
電性多結晶シリコン膜をＣＶＤ法により堆積した後、フ
ォトリソグラフィ技術および選択エッチング技術を用い
てパターン化することにより形成する。
上部電極２５を形成する。上部電極２５は、半導体基板
１の上に、例えばリンなどの不純物が含有されている導
電性多結晶シリコン膜をＣＶＤ法により堆積した後、フ
ォトリソグラフィ技術および選択エッチング技術を用い
てパターン化することにより形成する。
【００４７】次に、半導体基板１の上に、絶縁膜として
の例えば酸化シリコン膜２６を形成し、その表面に溝
（ダマシン配線用溝）に埋め込まれている例えばアルミ
ニウム層からなる配線層を形成する。
の例えば酸化シリコン膜２６を形成し、その表面に溝
（ダマシン配線用溝）に埋め込まれている例えばアルミ
ニウム層からなる配線層を形成する。
【００４８】すなわち、半導体基板１の上に、ＣＶＤ法
を使用して、厚膜の酸化シリコン膜（絶縁膜）２６を形
成した後、ＣＶＤ法を使用して、薄膜の多結晶シリコン
膜（第１のマスク膜）２７をその酸化シリコン膜２６の
上に形成する。その後、半導体基板１の上に、レジスト
膜２８を塗布した後、フォトリソグラフィ技術を使用し
て、溝（ダマシン配線用溝）を形成するためのパターン
をレジスト膜２８に形成する。
を使用して、厚膜の酸化シリコン膜（絶縁膜）２６を形
成した後、ＣＶＤ法を使用して、薄膜の多結晶シリコン
膜（第１のマスク膜）２７をその酸化シリコン膜２６の
上に形成する。その後、半導体基板１の上に、レジスト
膜２８を塗布した後、フォトリソグラフィ技術を使用し
て、溝（ダマシン配線用溝）を形成するためのパターン
をレジスト膜２８に形成する。
【００４９】この場合、酸化シリコン膜２６からなる絶
縁膜は、ＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜、またはＳＯ
Ｇ膜、ＰＳＧ膜、ＢＰＳＧ膜と酸化シリコン膜との積層
膜などの種々の態様とすることができる。また、多結晶
シリコン膜２７からなるカギ型ハードマスク用の第１の
マスク膜は、その下部の酸化シリコン膜２６とエッチン
グ条件が異なっている材料からなる膜である窒化シリコ
ン膜などの絶縁膜またはタングステンなどの導電性膜の
態様とすることができる。
縁膜は、ＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜、またはＳＯ
Ｇ膜、ＰＳＧ膜、ＢＰＳＧ膜と酸化シリコン膜との積層
膜などの種々の態様とすることができる。また、多結晶
シリコン膜２７からなるカギ型ハードマスク用の第１の
マスク膜は、その下部の酸化シリコン膜２６とエッチン
グ条件が異なっている材料からなる膜である窒化シリコ
ン膜などの絶縁膜またはタングステンなどの導電性膜の
態様とすることができる。
【００５０】次に、そのレジスト膜２８をエッチング用
マスクとして使用して、レジスト膜２８に形成されてい
る開口部の下部の多結晶シリコン膜２７をエッチングし
て取り除いた後、その下の酸化シリコン膜２６の表層部
をエッチングして、その領域に溝２６ａを形成する（図
１７）。この場合、溝２６ａの深さは、後述する多結晶
シリコン膜の膜厚以上の値としている。
マスクとして使用して、レジスト膜２８に形成されてい
る開口部の下部の多結晶シリコン膜２７をエッチングし
て取り除いた後、その下の酸化シリコン膜２６の表層部
をエッチングして、その領域に溝２６ａを形成する（図
１７）。この場合、溝２６ａの深さは、後述する多結晶
シリコン膜の膜厚以上の値としている。
【００５１】次に、不要となったレジスト膜２８を取り
除いた後、半導体基板１の上に、ＣＶＤ法を使用して、
薄膜の多結晶シリコン膜（第２のマスク膜）２９を形成
し、溝２６ａの側面が多結晶シリコン膜２９によって被
覆されている状態とする（図１８）。この場合、多結晶
シリコン膜２９は、その下部の多結晶シリコン膜２７と
同一の材料からなる膜としている。その後、ドライエッ
チングなどの選択エッチング法を使用して、少なくとも
溝２６ａの下部の多結晶シリコン膜２９を取り除いて、
開口部の多結晶シリコン膜２７の側壁および溝２６ａの
側壁に多結晶シリコン膜（サイドウォール）２９ａを残
存させる作業を行う（図１９）。
除いた後、半導体基板１の上に、ＣＶＤ法を使用して、
薄膜の多結晶シリコン膜（第２のマスク膜）２９を形成
し、溝２６ａの側面が多結晶シリコン膜２９によって被
覆されている状態とする（図１８）。この場合、多結晶
シリコン膜２９は、その下部の多結晶シリコン膜２７と
同一の材料からなる膜としている。その後、ドライエッ
チングなどの選択エッチング法を使用して、少なくとも
溝２６ａの下部の多結晶シリコン膜２９を取り除いて、
開口部の多結晶シリコン膜２７の側壁および溝２６ａの
側壁に多結晶シリコン膜（サイドウォール）２９ａを残
存させる作業を行う（図１９）。
【００５２】次に、カギ型ハードマスクとしての多結晶
シリコン膜２７と多結晶シリコン膜２９ａとをエッチン
グ用マスクとして、ドライエッチングなどの選択エッチ
ング法を使用して、酸化シリコン膜２６に溝３０を形成
する（図２０）。
シリコン膜２７と多結晶シリコン膜２９ａとをエッチン
グ用マスクとして、ドライエッチングなどの選択エッチ
ング法を使用して、酸化シリコン膜２６に溝３０を形成
する（図２０）。
【００５３】その後、不要となった多結晶シリコン膜２
７、多結晶シリコン膜２９ａを取り除いて、酸化シリコ
ン膜２６に形成された溝３０に配線層を埋め込むことが
できる状態とする（図２１）。次に、半導体基板１の上
に、例えばアルミニウム層（導電性層）３１をスパッタ
リング法などを使用して形成し、溝３０にアルミニウム
層３１を埋め込む作業を行う（図２２）。
７、多結晶シリコン膜２９ａを取り除いて、酸化シリコ
ン膜２６に形成された溝３０に配線層を埋め込むことが
できる状態とする（図２１）。次に、半導体基板１の上
に、例えばアルミニウム層（導電性層）３１をスパッタ
リング法などを使用して形成し、溝３０にアルミニウム
層３１を埋め込む作業を行う（図２２）。
【００５４】その後、ＣＭＰ法などの研磨技術を使用し
て、溝３０に埋め込まれているアルミニウム層３１ａ以
外のアルミニウム層３１を取り除いて、配線層としての
アルミニウム層３１ａを溝３０ａに埋め込まれた状態を
もって形成する（図２３）。
て、溝３０に埋め込まれているアルミニウム層３１ａ以
外のアルミニウム層３１を取り除いて、配線層としての
アルミニウム層３１ａを溝３０ａに埋め込まれた状態を
もって形成する（図２３）。
【００５５】前述した製造工程によって、酸化シリコン
膜２６の溝３０に埋め込まれているアルミニウム層３１
ａからなる配線層（ダマシン配線層）を形成することが
でき、平坦化された酸化シリコン膜２６の領域にその酸
化シリコン膜２６の表面と同一の平面を有する配線層と
してのアルミニウム層３１ａを形成することができる。
すなわち、この配線層を形成するアルミニウム層３１ａ
の上層の平坦化が可能となるので、その上層に形成され
る配線のパターン形成精度および平坦化を向上させるこ
とが可能となり、配線の信頼性を向上させることが可能
となる。
膜２６の溝３０に埋め込まれているアルミニウム層３１
ａからなる配線層（ダマシン配線層）を形成することが
でき、平坦化された酸化シリコン膜２６の領域にその酸
化シリコン膜２６の表面と同一の平面を有する配線層と
してのアルミニウム層３１ａを形成することができる。
すなわち、この配線層を形成するアルミニウム層３１ａ
の上層の平坦化が可能となるので、その上層に形成され
る配線のパターン形成精度および平坦化を向上させるこ
とが可能となり、配線の信頼性を向上させることが可能
となる。
【００５６】この場合、図２０に示した多結晶シリコン
膜２７と多結晶シリコン膜２９ａは、カギ型ハードマス
クとしての機能を有し、溝３０を形成するための酸化シ
リコン膜２６の溝２６ａの側壁（垂直部）に多結晶シリ
コン膜２９ａが存在することによって、カギ型ハードマ
スクの肩部（多結晶シリコン膜２７と多結晶シリコン膜
２９ａとの接合部）が酸化シリコン膜２６のエッチング
時のエッチングによって、そのエッチング条件が異常化
してエッチングされて後退したとしても、カギ型ハード
マスクの垂直部（溝２６ａの側壁の多結晶シリコン膜２
９ａ）が存在し、溝３０のパターン寸法は変わることが
ないので、微細構造の溝３０を高い寸法精度をもって形
成することができる。
膜２７と多結晶シリコン膜２９ａは、カギ型ハードマス
クとしての機能を有し、溝３０を形成するための酸化シ
リコン膜２６の溝２６ａの側壁（垂直部）に多結晶シリ
コン膜２９ａが存在することによって、カギ型ハードマ
スクの肩部（多結晶シリコン膜２７と多結晶シリコン膜
２９ａとの接合部）が酸化シリコン膜２６のエッチング
時のエッチングによって、そのエッチング条件が異常化
してエッチングされて後退したとしても、カギ型ハード
マスクの垂直部（溝２６ａの側壁の多結晶シリコン膜２
９ａ）が存在し、溝３０のパターン寸法は変わることが
ないので、微細構造の溝３０を高い寸法精度をもって形
成することができる。
【００５７】また、カギ型ハードマスクを使用したエッ
チング技術によって、溝３０を形成しているので、カギ
型ハードマスクのパターン寸法を維持したまま、溝３０
の側面を垂直方向にエッチングして形成することができ
るので、深い溝３０であっても、カギ型ハードマスクを
使用していない従来のフォトリソグラフィ技術と選択エ
ッチング技術とを使用した溝の形成時における加工限界
を超えた微小な加工寸法をもって溝３０を形成でき、し
かも高い寸法精度で微細加工をもって溝３０を形成する
ことができる。
チング技術によって、溝３０を形成しているので、カギ
型ハードマスクのパターン寸法を維持したまま、溝３０
の側面を垂直方向にエッチングして形成することができ
るので、深い溝３０であっても、カギ型ハードマスクを
使用していない従来のフォトリソグラフィ技術と選択エ
ッチング技術とを使用した溝の形成時における加工限界
を超えた微小な加工寸法をもって溝３０を形成でき、し
かも高い寸法精度で微細加工をもって溝３０を形成する
ことができる。
【００５８】したがって、微細構造の溝３０をもって、
配線層としてのアルミニウム層３１ａを形成できること
によって、高性能でしかも高い製造歩留りの半導体集積
回路装置およびその製造方法とすることができる。
配線層としてのアルミニウム層３１ａを形成できること
によって、高性能でしかも高い製造歩留りの半導体集積
回路装置およびその製造方法とすることができる。
【００５９】次に、半導体基板１の上に必要に応じて多
層配線層を形成した後、その上にパシベーション膜（図
示を省略）を形成することにより、ＤＲＡＭを有する半
導体集積回路装置の製造工程を終了する。
層配線層を形成した後、その上にパシベーション膜（図
示を省略）を形成することにより、ＤＲＡＭを有する半
導体集積回路装置の製造工程を終了する。
【００６０】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、ＤＲＡＭにおけるＣＯ
Ｂ型メモリセルのキャパシタの下部電極２３と半導体基
板１に形成されているＭＯＳＦＥＴのドレインとなって
いる半導体領域１２の上のプラグ１４とを電気的に接続
するために、その間の領域の酸化シリコン膜１５および
酸化シリコン膜１７からなる絶縁膜に接続孔２１を形成
した後、その接続孔２１にプラグ２２を形成することが
できる。
置およびその製造方法によれば、ＤＲＡＭにおけるＣＯ
Ｂ型メモリセルのキャパシタの下部電極２３と半導体基
板１に形成されているＭＯＳＦＥＴのドレインとなって
いる半導体領域１２の上のプラグ１４とを電気的に接続
するために、その間の領域の酸化シリコン膜１５および
酸化シリコン膜１７からなる絶縁膜に接続孔２１を形成
した後、その接続孔２１にプラグ２２を形成することが
できる。
【００６１】この場合、多結晶シリコン膜１８と多結晶
シリコン膜２０ａは、カギ型ハードマスクとしての機能
を有し、接続孔２１を形成するための酸化シリコン膜１
７の溝１７ａの側壁（垂直部）に多結晶シリコン膜２０
ａが存在することによって、カギ型ハードマスクの肩部
（多結晶シリコン膜１８と多結晶シリコン膜２０ａとの
接合部）が酸化シリコン膜１７のエッチング時のエッチ
ングによって、そのエッチング条件が異常化してエッチ
ングされて後退したとしても、カギ型ハードマスクの垂
直部（溝１７ａの側壁の多結晶シリコン膜２０ａ）が存
在し、接続孔２１のパターン寸法は変わることがないの
で、微細構造の接続孔２１を高い寸法精度をもって形成
することができる。
シリコン膜２０ａは、カギ型ハードマスクとしての機能
を有し、接続孔２１を形成するための酸化シリコン膜１
７の溝１７ａの側壁（垂直部）に多結晶シリコン膜２０
ａが存在することによって、カギ型ハードマスクの肩部
（多結晶シリコン膜１８と多結晶シリコン膜２０ａとの
接合部）が酸化シリコン膜１７のエッチング時のエッチ
ングによって、そのエッチング条件が異常化してエッチ
ングされて後退したとしても、カギ型ハードマスクの垂
直部（溝１７ａの側壁の多結晶シリコン膜２０ａ）が存
在し、接続孔２１のパターン寸法は変わることがないの
で、微細構造の接続孔２１を高い寸法精度をもって形成
することができる。
【００６２】また、カギ型ハードマスクを使用したエッ
チング技術によって、接続孔２１を形成しているので、
カギ型ハードマスクのパターン寸法を維持したまま、接
続孔２１の側面を垂直方向にエッチングして形成するこ
とができるので、深い接続孔２１であっても、カギ型ハ
ードマスクを使用していない従来のフォトリソグラフィ
技術と選択エッチング技術とを使用した接続孔の形成時
における加工限界を超えた微小な加工寸法をもって接続
孔２１を形成でき、しかも高い寸法精度で微細加工をも
って接続孔２１を形成することができる。この場合、本
発明者が検討した結果、接続孔２１のアスペクト比が３
以上の場合でも、垂直な側面を有する微細構造の接続孔
２１を形成できる。
チング技術によって、接続孔２１を形成しているので、
カギ型ハードマスクのパターン寸法を維持したまま、接
続孔２１の側面を垂直方向にエッチングして形成するこ
とができるので、深い接続孔２１であっても、カギ型ハ
ードマスクを使用していない従来のフォトリソグラフィ
技術と選択エッチング技術とを使用した接続孔の形成時
における加工限界を超えた微小な加工寸法をもって接続
孔２１を形成でき、しかも高い寸法精度で微細加工をも
って接続孔２１を形成することができる。この場合、本
発明者が検討した結果、接続孔２１のアスペクト比が３
以上の場合でも、垂直な側面を有する微細構造の接続孔
２１を形成できる。
【００６３】したがって、接続孔２１とそれと隣接して
いるビット線としての配線層１６とが接触するという不
良が防止できることによって、高性能でしかも高い製造
歩留りの半導体集積回路装置およびその製造方法とする
ことができる。
いるビット線としての配線層１６とが接触するという不
良が防止できることによって、高性能でしかも高い製造
歩留りの半導体集積回路装置およびその製造方法とする
ことができる。
【００６４】また、前述した本実施の形態の半導体集積
回路装置およびその製造方法によれば、半導体基板１の
選択的な領域に、溝１ａに埋め込まれている酸化シリコ
ン膜６ａからなる素子分離用絶縁膜を形成することがで
き、平坦化された半導体基板１の領域にその半導体基板
１の表面と同一の平面を有する素子分離用絶縁膜として
の酸化シリコン膜６ａを形成することができる。
回路装置およびその製造方法によれば、半導体基板１の
選択的な領域に、溝１ａに埋め込まれている酸化シリコ
ン膜６ａからなる素子分離用絶縁膜を形成することがで
き、平坦化された半導体基板１の領域にその半導体基板
１の表面と同一の平面を有する素子分離用絶縁膜として
の酸化シリコン膜６ａを形成することができる。
【００６５】この場合、多結晶シリコン膜３と多結晶シ
リコン膜５ａは、カギ型ハードマスクとしての機能を有
し、開口部２ｂおよび溝１ａを形成するための酸化シリ
コン膜２の溝２ａの側壁（垂直部）に多結晶シリコン膜
５ａが存在することによって、カギ型ハードマスクの肩
部（多結晶シリコン膜３と多結晶シリコン膜５ａとの接
合部）が酸化シリコン膜２のエッチング時のエッチング
によって、そのエッチング条件が異常化してエッチング
されて後退したとしても、カギ型ハードマスクの垂直部
（溝２ａの側壁の多結晶シリコン膜５ａ）が存在し、開
口部２ｂおよび溝１ａのパターン寸法は変わることがな
いので、微細構造の開口部２ｂおよび溝１ａを高い寸法
精度をもって形成することができる。
リコン膜５ａは、カギ型ハードマスクとしての機能を有
し、開口部２ｂおよび溝１ａを形成するための酸化シリ
コン膜２の溝２ａの側壁（垂直部）に多結晶シリコン膜
５ａが存在することによって、カギ型ハードマスクの肩
部（多結晶シリコン膜３と多結晶シリコン膜５ａとの接
合部）が酸化シリコン膜２のエッチング時のエッチング
によって、そのエッチング条件が異常化してエッチング
されて後退したとしても、カギ型ハードマスクの垂直部
（溝２ａの側壁の多結晶シリコン膜５ａ）が存在し、開
口部２ｂおよび溝１ａのパターン寸法は変わることがな
いので、微細構造の開口部２ｂおよび溝１ａを高い寸法
精度をもって形成することができる。
【００６６】また、カギ型ハードマスクを使用したエッ
チング技術によって、開口部２ｂおよび溝１ａを形成し
ているので、カギ型ハードマスクのパターン寸法を維持
したまま、開口部２ｂおよび溝１ａの側面を垂直方向に
エッチングして形成することができるので、深い溝１ａ
であっても、カギ型ハードマスクを使用していない従来
のフォトリソグラフィ技術と選択エッチング技術とを使
用した溝の形成時における加工限界を超えた微小な加工
寸法をもって溝１ａを形成でき、しかも高い寸法精度で
微細加工をもって溝１ａを形成することができる。
チング技術によって、開口部２ｂおよび溝１ａを形成し
ているので、カギ型ハードマスクのパターン寸法を維持
したまま、開口部２ｂおよび溝１ａの側面を垂直方向に
エッチングして形成することができるので、深い溝１ａ
であっても、カギ型ハードマスクを使用していない従来
のフォトリソグラフィ技術と選択エッチング技術とを使
用した溝の形成時における加工限界を超えた微小な加工
寸法をもって溝１ａを形成でき、しかも高い寸法精度で
微細加工をもって溝１ａを形成することができる。
【００６７】したがって、微細構造の溝１ａをもって、
素子分離用絶縁膜としての酸化シリコン膜６ａを形成で
きることによって、高性能でしかも高い製造歩留りの半
導体集積回路装置およびその製造方法とすることができ
る。
素子分離用絶縁膜としての酸化シリコン膜６ａを形成で
きることによって、高性能でしかも高い製造歩留りの半
導体集積回路装置およびその製造方法とすることができ
る。
【００６８】さらに、前述した本実施の形態の半導体集
積回路装置およびその製造方法によれば、酸化シリコン
膜２６の溝３０に埋め込まれているアルミニウム層３１
ａからなる配線層（ダマシン配線層）を形成することが
でき、平坦化された酸化シリコン膜２６の領域にその酸
化シリコン膜２６の表面と同一の平面を有する配線層と
してのアルミニウム層３１ａを形成することができる。
積回路装置およびその製造方法によれば、酸化シリコン
膜２６の溝３０に埋め込まれているアルミニウム層３１
ａからなる配線層（ダマシン配線層）を形成することが
でき、平坦化された酸化シリコン膜２６の領域にその酸
化シリコン膜２６の表面と同一の平面を有する配線層と
してのアルミニウム層３１ａを形成することができる。
【００６９】この場合、多結晶シリコン膜２７と多結晶
シリコン膜２９ａは、カギ型ハードマスクとしての機能
を有し、溝３０を形成するための酸化シリコン膜２６の
溝２６ａの側壁（垂直部）に多結晶シリコン膜２９ａが
存在することによって、カギ型ハードマスクの肩部（多
結晶シリコン膜２７と多結晶シリコン膜２９ａとの接合
部）が酸化シリコン膜２６のエッチング時のエッチング
によって、そのエッチング条件が異常化してエッチング
されて後退したとしても、カギ型ハードマスクの垂直部
（溝２６ａの側壁の多結晶シリコン膜２９ａ）が存在
し、溝３０のパターン寸法は変わることがないので、微
細構造の溝３０を高い寸法精度をもって形成することが
できる。
シリコン膜２９ａは、カギ型ハードマスクとしての機能
を有し、溝３０を形成するための酸化シリコン膜２６の
溝２６ａの側壁（垂直部）に多結晶シリコン膜２９ａが
存在することによって、カギ型ハードマスクの肩部（多
結晶シリコン膜２７と多結晶シリコン膜２９ａとの接合
部）が酸化シリコン膜２６のエッチング時のエッチング
によって、そのエッチング条件が異常化してエッチング
されて後退したとしても、カギ型ハードマスクの垂直部
（溝２６ａの側壁の多結晶シリコン膜２９ａ）が存在
し、溝３０のパターン寸法は変わることがないので、微
細構造の溝３０を高い寸法精度をもって形成することが
できる。
【００７０】また、カギ型ハードマスクを使用したエッ
チング技術によって、溝３０を形成しているので、カギ
型ハードマスクのパターン寸法を維持したまま、溝３０
の側面を垂直方向にエッチングして形成することができ
るので、深い溝３０であっても、カギ型ハードマスクを
使用していない従来のフォトリソグラフィ技術と選択エ
ッチング技術とを使用した溝の形成時における加工限界
を超えた微小な加工寸法をもって溝３０を形成でき、し
かも高い寸法精度で微細加工をもって溝３０を形成する
ことができる。
チング技術によって、溝３０を形成しているので、カギ
型ハードマスクのパターン寸法を維持したまま、溝３０
の側面を垂直方向にエッチングして形成することができ
るので、深い溝３０であっても、カギ型ハードマスクを
使用していない従来のフォトリソグラフィ技術と選択エ
ッチング技術とを使用した溝の形成時における加工限界
を超えた微小な加工寸法をもって溝３０を形成でき、し
かも高い寸法精度で微細加工をもって溝３０を形成する
ことができる。
【００７１】したがって、微細構造の溝３０をもって、
配線層としてのアルミニウム３１ａを形成できることに
よって、高性能でしかも高い製造歩留りの半導体集積回
路装置およびその製造方法とすることができる。
配線層としてのアルミニウム３１ａを形成できることに
よって、高性能でしかも高い製造歩留りの半導体集積回
路装置およびその製造方法とすることができる。
【００７２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００７３】例えば、本発明の半導体集積回路装置およ
びその製造方法は、溝に埋め込まれている素子分離用絶
縁膜または接続孔あるいは溝に埋め込まれている配線層
の少なくとも１種またはそれらを組み合わせた態様の半
導体集積回路装置およびその製造方法に適用できる。
びその製造方法は、溝に埋め込まれている素子分離用絶
縁膜または接続孔あるいは溝に埋め込まれている配線層
の少なくとも１種またはそれらを組み合わせた態様の半
導体集積回路装置およびその製造方法に適用できる。
【００７４】また、本発明の半導体集積回路装置および
その製造方法は、ＤＲＡＭ以外に、ＭＯＳＦＥＴ、ＣＭ
ＯＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とする
ロジック系あるいはＳＲＡＭ（Static Random Access M
emory ）などのメモリ系などを有する種々の半導体集積
回路装置およびその製造方法に適用できる。
その製造方法は、ＤＲＡＭ以外に、ＭＯＳＦＥＴ、ＣＭ
ＯＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とする
ロジック系あるいはＳＲＡＭ（Static Random Access M
emory ）などのメモリ系などを有する種々の半導体集積
回路装置およびその製造方法に適用できる。
【００７５】さらに、本発明の半導体集積回路装置およ
びその製造方法は、半導体素子を形成する半導体基板を
例えば絶縁層上に素子形成用の半導体層を設けてなるＳ
ＯＩ基板などの基板に変更することができ、ＭＯＳＦＥ
Ｔ、ＣＭＯＳＦＥＴおよびバイポーラトランジスタなど
の種々の半導体素子を組み合わせた態様の半導体集積回
路装置およびその製造方法に適用できる。
びその製造方法は、半導体素子を形成する半導体基板を
例えば絶縁層上に素子形成用の半導体層を設けてなるＳ
ＯＩ基板などの基板に変更することができ、ＭＯＳＦＥ
Ｔ、ＣＭＯＳＦＥＴおよびバイポーラトランジスタなど
の種々の半導体素子を組み合わせた態様の半導体集積回
路装置およびその製造方法に適用できる。
【００７６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７７】（１）．本発明の半導体集積回路装置の製
造方法によれば、ＤＲＡＭにおけるＣＯＢ型メモリセル
のキャパシタの下部電極と半導体基板などの基板に形成
されているＭＯＳＦＥＴのドレインとなっている半導体
領域の上のプラグとを電気的に接続するために、その間
の領域の酸化シリコン膜などの絶縁膜に接続孔を形成し
た後、その接続孔にプラグを形成することができる。
造方法によれば、ＤＲＡＭにおけるＣＯＢ型メモリセル
のキャパシタの下部電極と半導体基板などの基板に形成
されているＭＯＳＦＥＴのドレインとなっている半導体
領域の上のプラグとを電気的に接続するために、その間
の領域の酸化シリコン膜などの絶縁膜に接続孔を形成し
た後、その接続孔にプラグを形成することができる。
【００７８】この場合、カギ型ハードマスクを使用した
エッチング技術によって、接続孔を形成しているので、
カギ型ハードマスクのパターン寸法を維持したまま、接
続孔の側面を垂直方向にエッチングして形成することが
できるので、深い接続孔であっても、カギ型ハードマス
クを使用していない従来のフォトリソグラフィ技術と選
択エッチング技術とを使用した接続孔の形成時における
加工限界を超えた微小な加工寸法をもって接続孔を形成
でき、しかも高い寸法精度で微細加工をもって接続孔を
形成することができる。この場合、本発明者が検討した
結果、接続孔のアスペクト比が３以上の場合でも、垂直
な側面を有する微細構造の接続孔を形成できる。
エッチング技術によって、接続孔を形成しているので、
カギ型ハードマスクのパターン寸法を維持したまま、接
続孔の側面を垂直方向にエッチングして形成することが
できるので、深い接続孔であっても、カギ型ハードマス
クを使用していない従来のフォトリソグラフィ技術と選
択エッチング技術とを使用した接続孔の形成時における
加工限界を超えた微小な加工寸法をもって接続孔を形成
でき、しかも高い寸法精度で微細加工をもって接続孔を
形成することができる。この場合、本発明者が検討した
結果、接続孔のアスペクト比が３以上の場合でも、垂直
な側面を有する微細構造の接続孔を形成できる。
【００７９】したがって、接続孔とそれと隣接している
ビット線としての配線層とが接触するという不良が防止
できることによって、高性能でしかも高い製造歩留りの
半導体集積回路装置およびその製造方法とすることがで
きる。
ビット線としての配線層とが接触するという不良が防止
できることによって、高性能でしかも高い製造歩留りの
半導体集積回路装置およびその製造方法とすることがで
きる。
【００８０】（２）．本発明の半導体集積回路装置の製
造方法によれば、半導体基板などの基板の選択的な領域
に、溝に埋め込まれている酸化シリコン膜などからなる
素子分離用絶縁膜を形成することができ、平坦化された
半導体基板などの基板の領域にその基板の表面と同一の
平面を有する素子分離用絶縁膜を形成することができ
る。
造方法によれば、半導体基板などの基板の選択的な領域
に、溝に埋め込まれている酸化シリコン膜などからなる
素子分離用絶縁膜を形成することができ、平坦化された
半導体基板などの基板の領域にその基板の表面と同一の
平面を有する素子分離用絶縁膜を形成することができ
る。
【００８１】この場合、カギ型ハードマスクを使用した
エッチング技術によって、カギ型ハードマスクの下部の
絶縁膜における開口部および基板における溝を形成して
いるので、カギ型ハードマスクのパターン寸法を維持し
たまま、開口部および溝の側面を垂直方向にエッチング
して形成することができるので、深い溝であっても、カ
ギ型ハードマスクを使用していない従来のフォトリソグ
ラフィ技術と選択エッチング技術とを使用した溝の形成
時における加工限界を超えた微小な加工寸法をもって溝
を形成でき、しかも高い寸法精度で微細加工をもって溝
を形成することができる。
エッチング技術によって、カギ型ハードマスクの下部の
絶縁膜における開口部および基板における溝を形成して
いるので、カギ型ハードマスクのパターン寸法を維持し
たまま、開口部および溝の側面を垂直方向にエッチング
して形成することができるので、深い溝であっても、カ
ギ型ハードマスクを使用していない従来のフォトリソグ
ラフィ技術と選択エッチング技術とを使用した溝の形成
時における加工限界を超えた微小な加工寸法をもって溝
を形成でき、しかも高い寸法精度で微細加工をもって溝
を形成することができる。
【００８２】したがって、微細構造の溝をもって、素子
分離用絶縁膜を形成できることによって、高性能でしか
も高い製造歩留りの半導体集積回路装置およびその製造
方法とすることができる。
分離用絶縁膜を形成できることによって、高性能でしか
も高い製造歩留りの半導体集積回路装置およびその製造
方法とすることができる。
【００８３】（３）．本発明の半導体集積回路装置の製
造方法によれば、酸化シリコン膜などの絶縁膜の溝に埋
め込まれている配線層（ダマシン配線層）を形成するこ
とができ、平坦化された酸化シリコン膜などの絶縁膜の
領域にその表面と同一の平面を有する配線層を形成する
ことができる。
造方法によれば、酸化シリコン膜などの絶縁膜の溝に埋
め込まれている配線層（ダマシン配線層）を形成するこ
とができ、平坦化された酸化シリコン膜などの絶縁膜の
領域にその表面と同一の平面を有する配線層を形成する
ことができる。
【００８４】この場合、カギ型ハードマスクを使用した
エッチング技術によって、溝を形成しているので、カギ
型ハードマスクのパターン寸法を維持したまま、溝の側
面を垂直方向にエッチングして形成することができるの
で、深い溝であっても、カギ型ハードマスクを使用して
いない従来のフォトリソグラフィ技術と選択エッチング
技術とを使用した溝の形成時における加工限界を超えた
微小な加工寸法をもって溝を形成でき、しかも高い寸法
精度で微細加工をもって溝を形成することができる。
エッチング技術によって、溝を形成しているので、カギ
型ハードマスクのパターン寸法を維持したまま、溝の側
面を垂直方向にエッチングして形成することができるの
で、深い溝であっても、カギ型ハードマスクを使用して
いない従来のフォトリソグラフィ技術と選択エッチング
技術とを使用した溝の形成時における加工限界を超えた
微小な加工寸法をもって溝を形成でき、しかも高い寸法
精度で微細加工をもって溝を形成することができる。
【００８５】したがって、微細構造の溝をもって、配線
層を形成できることによって、高性能でしかも高い製造
歩留りの半導体集積回路装置およびその製造方法とする
ことができる。
層を形成できることによって、高性能でしかも高い製造
歩留りの半導体集積回路装置およびその製造方法とする
ことができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図１１】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図１２】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図１３】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図１４】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図１５】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図１６】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図１７】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図１８】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図１９】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図２０】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図２１】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図２２】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図２３】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
１ 半導体基板（基板） １ａ 溝 ２ 酸化シリコン膜（絶縁膜） ２ａ 溝 ２ｂ 開口部 ３ 多結晶シリコン膜（第１のマスク膜） ４ レジスト膜 ５ 多結晶シリコン膜（第２のマスク膜） ５ａ 多結晶シリコン膜（サイドウォール） ６ 酸化シリコン膜（絶縁膜） ６ａ 酸化シリコン膜（分離膜） ７ ゲート絶縁膜 ８ ゲート電極 ９ 絶縁膜 １０ 側壁絶縁膜（サイドウォールスペーサ） １１ ゲート領域 １２ 半導体領域 １３ 酸化シリコン膜 １４ プラグ １５ 酸化シリコン膜（絶縁膜） １６ 配線層 １７ 酸化シリコン膜（絶縁膜） １７ａ 溝 １８ 多結晶シリコン膜（第１のマスク膜） １９ レジスト膜 ２０ 多結晶シリコン膜（第２のマスク膜） ２０ａ 多結晶シリコン膜（サイドウォール） ２１ 接続孔 ２２ プラグ ２３ キャパシタの下部電極 ２４ キャパシタの誘電体膜 ２５ キャパシタの上部電極 ２６ 酸化シリコン膜（絶縁膜） ２６ａ 溝 ２７ 多結晶シリコン膜（第１のマスク膜） ２８ レジスト膜 ２９ 多結晶シリコン膜（第２のマスク膜） ２９ａ 多結晶シリコン膜（サイドウォール） ３０ 溝 ３１ アルミニウム層（導電性層） ３１ａ アルミニウム層（配線層）
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/10 ６７１Ｃ 27/10 ４５１ 29/78 ３７１ 21/8247 29/788 29/792 (72)発明者 山崎 一雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 保田 正之 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (5)
- 【請求項１】 半導体基板またはＳＯＩ基板上に絶縁膜
を形成する工程と、 前記絶縁膜上に第１のマスク膜を形成する工程と、 前記第１のマスク膜上にレジスト膜を形成した後、その
レジスト膜をエッチングマスクとして、前記第１のマス
ク膜に開口部を形成した後、その開口部から露出する前
記絶縁膜に溝を形成する工程と、 前記レジスト膜を取り除いた後、前記半導体基板または
ＳＯＩ基板上に第２のマスク膜を形成する工程と、 前記第２のマスク膜を前記溝の側壁に残るように除去す
ることにより、前記溝の側壁に前記第２のマスク膜から
なるサイドウォールを形成する工程と、 前記第１のマスク膜および前記サイドウォールをエッチ
ングマスクとして、そのマスクから露出する前記絶縁膜
をエッチング除去することにより、前記絶縁膜に接続孔
を形成する工程とを有することを特徴とする半導体集積
回路装置の製造方法。 - 【請求項２】 半導体基板またはＳＯＩ基板上に絶縁膜
を形成する工程と、 前記絶縁膜上に第１のマスク膜を形成する工程と、 前記第１のマスク膜上にレジスト膜を形成した後、その
レジスト膜をエッチングマスクとして、前記第１のマス
ク膜に開口部を形成した後、その開口部から露出する前
記絶縁膜に溝を形成する工程と、 前記レジスト膜を取り除いた後、前記半導体基板または
ＳＯＩ基板上に第２のマスク膜を形成する工程と、 前記第２のマスク膜を前記溝の側壁に残るように除去す
ることにより、前記溝の側壁に前記第２のマスク膜から
なるサイドウォールを形成する工程と、 前記第１のマスク膜および前記サイドウォールをエッチ
ングマスクとして、そのマスクから露出する前記絶縁膜
をエッチング除去することにより、前記絶縁膜に開口部
を形成した後、その開口部から露出する前記半導体基板
またはＳＯＩ基板に分離溝を形成する工程と、 前記分離溝内に絶縁膜を埋込み、分離部を形成する工程
とを有することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項３】 半導体基板またはＳＯＩ基板上に絶縁膜
を形成する工程と、 前記絶縁膜上に第１のマスク膜を形成する工程と、 前記第１のマスク膜上にレジスト膜を形成した後、その
レジスト膜をエッチングマスクとして、前記第１のマス
ク膜に開口部を形成した後、その開口部から露出する前
記絶縁膜に溝を形成する工程と、 前記レジスト膜を取り除いた後、前記半導体基板または
ＳＯＩ基板上に第２のマスク膜を形成する工程と、 前記第２のマスク膜を前記溝の側壁に残るように除去す
ることにより、前記溝の側壁に前記第２のマスク膜から
なるサイドウォールを形成する工程と、 前記第１のマスク膜および前記サイドウォールをエッチ
ングマスクとして、そのマスクから露出する前記絶縁膜
をエッチング除去することにより、前記絶縁膜に配線形
成用溝を形成した後、その配線形成用溝内に導電材料を
埋め込むことにより、その導電材料からなる配線層を形
成する工程とを有することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項４】 請求項１、２または３に記載の半導体集
積回路装置の製造方法であって、前記絶縁膜は酸化シリ
コン膜またはＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜あるいは
それらの膜の積層膜であり、前記カギ型ハードマスク用
の第１のマスク膜および第２のマスク膜は、多結晶シリ
コン膜またはタングステン膜などの導電性膜あるいは窒
化シリコン膜などの絶縁膜であることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項５】 請求項１または４記載の半導体集積回路
装置の製造方法であって、前記接続孔は、ビット線上に
情報蓄積用のキャパシタを設けてなるメモリセルのキャ
パシタにおける下部電極と接触している接続孔であるこ
とを特徴とする半導体集積回路装置の製造方法。
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000057770A (ko) * | 1999-01-19 | 2000-09-25 | 가나이 쓰토무 | 반도체 집적 회로 장치 및 그 제조 방법 |
| JP2000340655A (ja) * | 1999-03-25 | 2000-12-08 | Infineon Technol North America Corp | 半導体構造体および半導体製造方法 |
| JP2002134711A (ja) * | 2000-10-20 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| KR100356136B1 (ko) * | 1999-12-23 | 2002-10-19 | 동부전자 주식회사 | 반도체 장치 제조 방법 |
| KR100414732B1 (ko) * | 2001-06-28 | 2004-01-13 | 주식회사 하이닉스반도체 | 금속배선 형성 방법 |
| JP2004040113A (ja) * | 2002-07-10 | 2004-02-05 | Samsung Electronics Co Ltd | １つのトランジスタとデータ貯蔵手段として１つの抵抗体を備えるメモリ素子及びその駆動法 |
| JP2004282028A (ja) * | 2003-03-14 | 2004-10-07 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2005019988A (ja) * | 2003-06-25 | 2005-01-20 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| KR100532980B1 (ko) * | 1999-10-28 | 2005-12-02 | 주식회사 하이닉스반도체 | 커패시터 형성방법 |
| KR100546122B1 (ko) * | 1998-12-30 | 2006-05-16 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100585001B1 (ko) * | 2000-06-30 | 2006-05-29 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255160B1 (en) * | 1999-10-29 | 2001-07-03 | Taiwan Semiconductor Manufacturing Company | Cell design and process for making dynamic random access memory (DRAM) having one or more Gigabits of memory cells |
| US6974770B2 (en) * | 2003-06-20 | 2005-12-13 | Infineon Technologies Ag | Self-aligned mask to reduce cell layout area |
| US6844591B1 (en) * | 2003-09-17 | 2005-01-18 | Micron Technology, Inc. | Method of forming DRAM access transistors |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| CN102709230B (zh) * | 2012-05-22 | 2015-05-20 | 上海华力微电子有限公司 | 一种形成半导体通孔的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230323A (ja) * | 1985-07-31 | 1987-02-09 | Toshiba Corp | 微細加工方法 |
| US4933739A (en) * | 1988-04-26 | 1990-06-12 | Eliyahou Harari | Trench resistor structures for compact semiconductor memory and logic devices |
| JPH07193121A (ja) * | 1993-12-27 | 1995-07-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPH07254605A (ja) * | 1994-03-16 | 1995-10-03 | Toshiba Corp | 配線形成方法 |
| US5792687A (en) | 1996-08-01 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method for fabricating high density integrated circuits using oxide and polysilicon spacers |
-
1997
- 1997-02-05 JP JP02304097A patent/JP3614267B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-05 US US09/019,087 patent/US6806195B1/en not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546122B1 (ko) * | 1998-12-30 | 2006-05-16 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR20000057770A (ko) * | 1999-01-19 | 2000-09-25 | 가나이 쓰토무 | 반도체 집적 회로 장치 및 그 제조 방법 |
| JP2000340655A (ja) * | 1999-03-25 | 2000-12-08 | Infineon Technol North America Corp | 半導体構造体および半導体製造方法 |
| KR100532980B1 (ko) * | 1999-10-28 | 2005-12-02 | 주식회사 하이닉스반도체 | 커패시터 형성방법 |
| KR100356136B1 (ko) * | 1999-12-23 | 2002-10-19 | 동부전자 주식회사 | 반도체 장치 제조 방법 |
| KR100585001B1 (ko) * | 2000-06-30 | 2006-05-29 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| JP2002134711A (ja) * | 2000-10-20 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| KR100414732B1 (ko) * | 2001-06-28 | 2004-01-13 | 주식회사 하이닉스반도체 | 금속배선 형성 방법 |
| JP2004040113A (ja) * | 2002-07-10 | 2004-02-05 | Samsung Electronics Co Ltd | １つのトランジスタとデータ貯蔵手段として１つの抵抗体を備えるメモリ素子及びその駆動法 |
| JP2004282028A (ja) * | 2003-03-14 | 2004-10-07 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2005019988A (ja) * | 2003-06-25 | 2005-01-20 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
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