JP2000340656A - トリミング回路 - Google Patents
トリミング回路Info
- Publication number
- JP2000340656A JP2000340656A JP11149822A JP14982299A JP2000340656A JP 2000340656 A JP2000340656 A JP 2000340656A JP 11149822 A JP11149822 A JP 11149822A JP 14982299 A JP14982299 A JP 14982299A JP 2000340656 A JP2000340656 A JP 2000340656A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- circuit
- trimming
- terminal
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ヒューズ素子の仮想切断を可能にすると共に、
ヒューズ素子の増加に伴う占有面積の増大を抑えること
のできるトリミング回路を提供すること。 【解決手段】３つのトランジスタＴｒ１〜Ｔｒ３に対し
て設けたポリヒューズＦ１〜Ｆ３を、３つのトリミング
端子ＴＴ１〜ＴＴ３と１つのコントロール端子ＴＣ１の
電位を制御することで、仮想切断と通常切断を可能とし
た。従って、ｎ個のトランジスタ（スイッチ回路）を制
御するために備えたｎ個のポリヒューズに対して、ｎ＋
１個の外部端子で仮想切断と通常切断が可能となり、従
来に比べて外部端子数が少なくない。
ヒューズ素子の増加に伴う占有面積の増大を抑えること
のできるトリミング回路を提供すること。 【解決手段】３つのトランジスタＴｒ１〜Ｔｒ３に対し
て設けたポリヒューズＦ１〜Ｆ３を、３つのトリミング
端子ＴＴ１〜ＴＴ３と１つのコントロール端子ＴＣ１の
電位を制御することで、仮想切断と通常切断を可能とし
た。従って、ｎ個のトランジスタ（スイッチ回路）を制
御するために備えたｎ個のポリヒューズに対して、ｎ＋
１個の外部端子で仮想切断と通常切断が可能となり、従
来に比べて外部端子数が少なくない。
Description
【０００１】
【発明の属する技術分野】本発明はトリミング回路に係
り、詳しくは半導体集積回路の特性調整等の目的のため
に電気的に切断されるヒューズを備えたトリミング回路
に関するものである。
り、詳しくは半導体集積回路の特性調整等の目的のため
に電気的に切断されるヒューズを備えたトリミング回路
に関するものである。
【０００２】半導体集積回路の製造において、出荷前に
その電気的特性を規格範囲内に校正することが行われて
いる。この校正により、特性のバラツキが除去されて高
精度な半導体集積回路が実現される。この校正は、ヒュ
ーズ素子を切断するトリミング回路により行われる。
その電気的特性を規格範囲内に校正することが行われて
いる。この校正により、特性のバラツキが除去されて高
精度な半導体集積回路が実現される。この校正は、ヒュ
ーズ素子を切断するトリミング回路により行われる。
【０００３】ヒューズ素子の切断には、レーザ装置によ
る方法と、電気的方法がある。レーザ装置による方法で
は、その装置が大きく、あまり一般的とはいえない。電
気的方法は、ヒューズ素子に大電流又は大電圧を印加し
て切断するため、容易に実現できる。
る方法と、電気的方法がある。レーザ装置による方法で
は、その装置が大きく、あまり一般的とはいえない。電
気的方法は、ヒューズ素子に大電流又は大電圧を印加し
て切断するため、容易に実現できる。
【０００４】トリミング回路において、ヒューズ素子を
切断した後の半導体集積回路の特性は、ヒューズ素子の
切断前にあらかじめ確認することができず、誤ったヒュ
ーズを切断した場合、その製品は不良品となってしま
う。そのため、ヒューズ素子を切断する以前に切断の手
順及び測定方法には特別に細心の注意を払う必要があ
る。
切断した後の半導体集積回路の特性は、ヒューズ素子の
切断前にあらかじめ確認することができず、誤ったヒュ
ーズを切断した場合、その製品は不良品となってしま
う。そのため、ヒューズ素子を切断する以前に切断の手
順及び測定方法には特別に細心の注意を払う必要があ
る。
【０００５】従って、トリミング回路には、ヒューズ切
断前に半導体集積回路の特性を容易に確認することを可
能にする要望がある。それは、ヒューズ素子の仮想切断
により実現される。仮想切断は、ヒューズ素子にトラン
ジスタを直列に接続し、そのトランジスタをオン／オフ
制御することで、ヒューズ素子を実質的な未切断状態／
切断状態を実現する。これにより、実質的な切断状態に
おける半導体集積回路の特性の測定を容易にするととも
に、切断するヒューズ素子の特定を確実にしている。
断前に半導体集積回路の特性を容易に確認することを可
能にする要望がある。それは、ヒューズ素子の仮想切断
により実現される。仮想切断は、ヒューズ素子にトラン
ジスタを直列に接続し、そのトランジスタをオン／オフ
制御することで、ヒューズ素子を実質的な未切断状態／
切断状態を実現する。これにより、実質的な切断状態に
おける半導体集積回路の特性の測定を容易にするととも
に、切断するヒューズ素子の特定を確実にしている。
【０００６】
【従来の技術】従来のポリシリコンにより形成されるヒ
ューズ素子（以下、ポリヒューズという）を用いたトリ
ミング回路においては、仮想切断を可能とするには、Ｎ
個のポリヒューズに対して２×Ｎ個のトリミング端子
と、ポリヒューズの仮想切断を制御するためにそれに直
列接続されたトランジスタ及びそのトランジスタの制御
信号を供給するコントロール端子を含んでいる。
ューズ素子（以下、ポリヒューズという）を用いたトリ
ミング回路においては、仮想切断を可能とするには、Ｎ
個のポリヒューズに対して２×Ｎ個のトリミング端子
と、ポリヒューズの仮想切断を制御するためにそれに直
列接続されたトランジスタ及びそのトランジスタの制御
信号を供給するコントロール端子を含んでいる。
【０００７】
【発明が解決しようとする課題】ところで、ポリヒュー
ズに直列接続されたトランジスタには、他のポリヒュー
ズを切断するための高電圧又は大電流が加わる。そのた
め、トランジスタには、高電圧又は大電流に耐えうる特
性を持つものが用いられる。このようなトランジスタ
は、占有面積が大きい。
ズに直列接続されたトランジスタには、他のポリヒュー
ズを切断するための高電圧又は大電流が加わる。そのた
め、トランジスタには、高電圧又は大電流に耐えうる特
性を持つものが用いられる。このようなトランジスタ
は、占有面積が大きい。
【０００８】そして、特性を微調整して製品の品質を上
げるためにポリヒューズの個数を増やすと、トリミング
時しか必要のないトリミング端子が占める面積の増大
と、ポリヒューズの仮想切断を制御するトランジスタの
面積が多くなり、チップサイズを増大させるという問題
を生じていた。
げるためにポリヒューズの個数を増やすと、トリミング
時しか必要のないトリミング端子が占める面積の増大
と、ポリヒューズの仮想切断を制御するトランジスタの
面積が多くなり、チップサイズを増大させるという問題
を生じていた。
【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的はヒューズ素子の仮想切断
を可能にすると共に、ヒューズ素子の増加に伴う占有面
積の増大を抑えることのできるトリミング回路を提供す
ることにある。
れたものであって、その目的はヒューズ素子の仮想切断
を可能にすると共に、ヒューズ素子の増加に伴う占有面
積の増大を抑えることのできるトリミング回路を提供す
ることにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、溶断形のヒューズ素子
と、該ヒューズ素子に直列接続したダイオードを含むヒ
ューズ回路を、ダイオードが第１，第２の電源の電位に
対して順方向となるようにスイッチ回路と第１及び第２
電源の少なくとも一方との間に接続し、ヒューズ回路の
両端に接続された第１，第２外部端子の電位を制御する
ことで、ヒューズ素子の仮想切断と通常切断を可能とし
た。これにより、大電流用のトランジスタを用いる必要
がなく、トリミング回路の占有面積が少なくてすむ。
め、請求項１に記載の発明は、溶断形のヒューズ素子
と、該ヒューズ素子に直列接続したダイオードを含むヒ
ューズ回路を、ダイオードが第１，第２の電源の電位に
対して順方向となるようにスイッチ回路と第１及び第２
電源の少なくとも一方との間に接続し、ヒューズ回路の
両端に接続された第１，第２外部端子の電位を制御する
ことで、ヒューズ素子の仮想切断と通常切断を可能とし
た。これにより、大電流用のトランジスタを用いる必要
がなく、トリミング回路の占有面積が少なくてすむ。
【００１１】第１外部端子は、請求項２に記載の発明の
ように、スイッチ回路に接続され、ヒューズ素子の仮想
切断時にスイッチ回路を制御する信号が供給されるトリ
ミング端子であり、第２外部端子は、ヒューズ素子の仮
想切断時にダイオードが高インピーダンスとなるように
トリミング端子に対する電位を持つ信号が供給されるコ
ントロール端子である。これにより、大電流用のトラン
ジスタを用いることなくヒューズ素子の仮想切断と通常
切断を行うことができる。
ように、スイッチ回路に接続され、ヒューズ素子の仮想
切断時にスイッチ回路を制御する信号が供給されるトリ
ミング端子であり、第２外部端子は、ヒューズ素子の仮
想切断時にダイオードが高インピーダンスとなるように
トリミング端子に対する電位を持つ信号が供給されるコ
ントロール端子である。これにより、大電流用のトラン
ジスタを用いることなくヒューズ素子の仮想切断と通常
切断を行うことができる。
【００１２】請求項３に記載の発明のように、高電位電
源からスイッチ回路に電流を供給する第１定電流源と、
低電位電源にスイッチ回路から電流を引き抜く第２定電
流源と、が備えられ、第１及び第２定電流源の少なくと
も一方とスイッチ回路との間にヒューズ回路を接続する
とともに、コントロール端子を定電流源とヒューズ回路
との間に接続した。これにより、ヒューズ素子に流す切
断電流は定電流源に流れないため、それらの定電流源は
小電流用のトランジスタにより構成できる。
源からスイッチ回路に電流を供給する第１定電流源と、
低電位電源にスイッチ回路から電流を引き抜く第２定電
流源と、が備えられ、第１及び第２定電流源の少なくと
も一方とスイッチ回路との間にヒューズ回路を接続する
とともに、コントロール端子を定電流源とヒューズ回路
との間に接続した。これにより、ヒューズ素子に流す切
断電流は定電流源に流れないため、それらの定電流源は
小電流用のトランジスタにより構成できる。
【００１３】請求項４に記載の発明のように、第１電源
とスイッチ回路の間にインピーダンス素子を接続すると
共に、第２電源とスイッチ回路の間に定電流源及びイン
ピーダンス素子の少なくとも一方を接続し、ヒューズ回
路をインピーダンス素子又は定電流源とスイッチ回路と
の間に接続した。
とスイッチ回路の間にインピーダンス素子を接続すると
共に、第２電源とスイッチ回路の間に定電流源及びイン
ピーダンス素子の少なくとも一方を接続し、ヒューズ回
路をインピーダンス素子又は定電流源とスイッチ回路と
の間に接続した。
【００１４】スイッチ回路、ヒューズ回路及びトリミン
グ端子は、請求項５に記載の発明のように、複数の被調
整素子に対応して複数並列的に設けられるとともに、同
一電源側に接続された各スイッチ回路が同一のコントロ
ール端子に接続され、コントロール端子と複数のヒュー
ズ素子のうちの切断該当以外の素子が接続されるトリミ
ング端子の電位を、ダイオードが高インピーダンスとな
るように制御すると共に、該当ヒューズ素子が接続され
たトリミング端子の電位を、該ヒューズ素子に接続され
たダイオードに順方向電流が流れるように制御した。こ
れにより、ｎ個の被調整素子に対してｎ＋１個又はｎ＋
２個の外部端子で通常切断と仮想切断の制御が可能にな
ると共に、切断該当以外のヒューズ素子にダメージを与
えることなく、該当ヒューズ素子を選択的に通常切断が
可能となる。
グ端子は、請求項５に記載の発明のように、複数の被調
整素子に対応して複数並列的に設けられるとともに、同
一電源側に接続された各スイッチ回路が同一のコントロ
ール端子に接続され、コントロール端子と複数のヒュー
ズ素子のうちの切断該当以外の素子が接続されるトリミ
ング端子の電位を、ダイオードが高インピーダンスとな
るように制御すると共に、該当ヒューズ素子が接続され
たトリミング端子の電位を、該ヒューズ素子に接続され
たダイオードに順方向電流が流れるように制御した。こ
れにより、ｎ個の被調整素子に対してｎ＋１個又はｎ＋
２個の外部端子で通常切断と仮想切断の制御が可能にな
ると共に、切断該当以外のヒューズ素子にダメージを与
えることなく、該当ヒューズ素子を選択的に通常切断が
可能となる。
【００１５】
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１に従って説明する。
具体化した第一実施形態を図１に従って説明する。
【００１６】図１は、本実施形態のトリミング回路１１
の回路図である。このトリミング回路１１は、内部端子
Ｔ１，Ｔ２間の抵抗値を調整するために用いられる。内
部端子Ｔ１，Ｔ２間には、被調整素子としての抵抗Ｒ
１，Ｒ２，Ｒ３が直列接続されている。トリミング回路
１１は、抵抗Ｒ１〜Ｒ３の両端を適宜短絡することで、
内部端子Ｔ１，Ｔ２間の実質的な抵抗値を調整する。
尚、内部端子Ｔ１，Ｔ２間に接続する抵抗の抵抗値，数
は、内部端子Ｔ１，Ｔ２間の実質的な抵抗値に基づいて
適宜変更されてもよい。
の回路図である。このトリミング回路１１は、内部端子
Ｔ１，Ｔ２間の抵抗値を調整するために用いられる。内
部端子Ｔ１，Ｔ２間には、被調整素子としての抵抗Ｒ
１，Ｒ２，Ｒ３が直列接続されている。トリミング回路
１１は、抵抗Ｒ１〜Ｒ３の両端を適宜短絡することで、
内部端子Ｔ１，Ｔ２間の実質的な抵抗値を調整する。
尚、内部端子Ｔ１，Ｔ２間に接続する抵抗の抵抗値，数
は、内部端子Ｔ１，Ｔ２間の実質的な抵抗値に基づいて
適宜変更されてもよい。
【００１７】トリミング回路１１は、被調整素子の数に
対応する３つのスイッチ回路としてのトランジスタＴｒ
１，Ｔｒ２，Ｔｒ３、及びその数に対応する３つのヒュ
ーズ回路１２，１３，１４を含む。
対応する３つのスイッチ回路としてのトランジスタＴｒ
１，Ｔｒ２，Ｔｒ３、及びその数に対応する３つのヒュ
ーズ回路１２，１３，１４を含む。
【００１８】トランジスタＴｒ１〜Ｔｒ３はＰチャネル
ＭＯＳトランジスタよりなり、抵抗Ｒ１〜Ｒ３に並列に
接続されている。各トランジスタＴｒ１〜Ｔｒ３のゲー
トは、ヒューズ回路１２〜１４を介して高電位側の第１
定電流源１５に接続されている。また、各トランジスタ
Ｔｒ１〜Ｔｒ３のゲートは、低電位側の第２電流源１６
に接続されている。尚、トランジスタＴｒ１〜Ｔｒ３に
ＮチャネルＭＯＳトランジスタを用いても良い。また、
抵抗と並列にＮＭＯＳトランジスタ又はＰＭＯＳトラン
ジスタを混載してスイッチ回路を構成しても良い。
ＭＯＳトランジスタよりなり、抵抗Ｒ１〜Ｒ３に並列に
接続されている。各トランジスタＴｒ１〜Ｔｒ３のゲー
トは、ヒューズ回路１２〜１４を介して高電位側の第１
定電流源１５に接続されている。また、各トランジスタ
Ｔｒ１〜Ｔｒ３のゲートは、低電位側の第２電流源１６
に接続されている。尚、トランジスタＴｒ１〜Ｔｒ３に
ＮチャネルＭＯＳトランジスタを用いても良い。また、
抵抗と並列にＮＭＯＳトランジスタ又はＰＭＯＳトラン
ジスタを混載してスイッチ回路を構成しても良い。
【００１９】第１定電流源１５はカレントミラー接続さ
れた２つのＰＭＯＳトランジスタＴｒ１１，Ｔｒ１２を
含むカレントミラー回路である。両トランジスタＴｒ１
１，Ｔｒ１２のソースは内部端子Ｔ１１に接続され、そ
の内部端子Ｔ１１を介して高電位電源Ｖccの供給を受け
る。第１トランジスタＴｒ１１のゲートはそのドレイン
と第２トランジスタＴｒ１２のゲートに接続されてい
る。第２トランジスタＴｒ１２のドレインは、各ヒュー
ズ回路１２〜１４を介してトランジスタＴｒ１〜Ｔｒ３
のゲートに接続されている。
れた２つのＰＭＯＳトランジスタＴｒ１１，Ｔｒ１２を
含むカレントミラー回路である。両トランジスタＴｒ１
１，Ｔｒ１２のソースは内部端子Ｔ１１に接続され、そ
の内部端子Ｔ１１を介して高電位電源Ｖccの供給を受け
る。第１トランジスタＴｒ１１のゲートはそのドレイン
と第２トランジスタＴｒ１２のゲートに接続されてい
る。第２トランジスタＴｒ１２のドレインは、各ヒュー
ズ回路１２〜１４を介してトランジスタＴｒ１〜Ｔｒ３
のゲートに接続されている。
【００２０】第１トランジスタＴｒ１１のドレインは抵
抗Ｒ１１を介して第２定電流源１６に接続され、所定値
を持つバイアス電流Ｉｂを流す。第２トランジスタＴｒ
１２は、バイアス電流Ｉｂの値よりも大きい値を持つ電
流を各ヒューズ回路１２〜１４に供給可能に形成されて
いる。詳述すると、第２トランジスタＴｒ１２は、実質
的に第１トランジスタＴｒ１１が持つ電気的特性の４倍
の電気的特性を持つ。これにより、第２トランジスタＴ
ｒ１２は、バイアス電流Ｉｂの４倍の値を持つ電流Ｉ１
２を流す。この電流Ｉ１２により、各トランジスタＴｒ
１〜Ｔｒ３のゲートには、各ヒューズ回路１２〜１４を
介して少なくともバイアス電流Ｉｂの約１.３倍の値を
持つ電流Ｉ１ａ〜Ｉ３ａが供給される。
抗Ｒ１１を介して第２定電流源１６に接続され、所定値
を持つバイアス電流Ｉｂを流す。第２トランジスタＴｒ
１２は、バイアス電流Ｉｂの値よりも大きい値を持つ電
流を各ヒューズ回路１２〜１４に供給可能に形成されて
いる。詳述すると、第２トランジスタＴｒ１２は、実質
的に第１トランジスタＴｒ１１が持つ電気的特性の４倍
の電気的特性を持つ。これにより、第２トランジスタＴ
ｒ１２は、バイアス電流Ｉｂの４倍の値を持つ電流Ｉ１
２を流す。この電流Ｉ１２により、各トランジスタＴｒ
１〜Ｔｒ３のゲートには、各ヒューズ回路１２〜１４を
介して少なくともバイアス電流Ｉｂの約１.３倍の値を
持つ電流Ｉ１ａ〜Ｉ３ａが供給される。
【００２１】第２定電流源１６は、カレントミラー接続
された４つのＮＭＯＳトランジスタＴｒ２１〜Ｔｒ２４
を含むカレントミラー回路である。各トランジスタＴｒ
２１〜Ｔｒ２４のソースは内部端子Ｔ１２に接続され、
その内部端子Ｔ１２を介して低電位電源（本実施形態で
はグランドＧＮＤ）の供給を受ける。第１トランジスタ
Ｔｒ２１のゲートは、そのドレインと各トランジスタＴ
ｒ２２〜Ｔｒ２４のゲートに接続されている。第２〜第
４トランジスタＴｒ２２〜Ｔｒ２４のドレインはトラン
ジスタＴｒ１〜Ｔｒ３のゲートに接続されている。
された４つのＮＭＯＳトランジスタＴｒ２１〜Ｔｒ２４
を含むカレントミラー回路である。各トランジスタＴｒ
２１〜Ｔｒ２４のソースは内部端子Ｔ１２に接続され、
その内部端子Ｔ１２を介して低電位電源（本実施形態で
はグランドＧＮＤ）の供給を受ける。第１トランジスタ
Ｔｒ２１のゲートは、そのドレインと各トランジスタＴ
ｒ２２〜Ｔｒ２４のゲートに接続されている。第２〜第
４トランジスタＴｒ２２〜Ｔｒ２４のドレインはトラン
ジスタＴｒ１〜Ｔｒ３のゲートに接続されている。
【００２２】第２〜第４トランジスタＴｒ２１〜Ｔｒ２
４は、第１トランジスタＴｒ２１の電気的特性と同一値
の電気的特性を持つ。第１トランジスタＴｒ２１は、所
定値のバイアス電流Ｉｂを流す。従って、第２〜第４ト
ランジスタＴｒ２２〜Ｔｒ２４は、バイアス電流Ｉｂと
実質的に同一値を持つ電流Ｉ１ｂ〜Ｉ３ｂを流す。
４は、第１トランジスタＴｒ２１の電気的特性と同一値
の電気的特性を持つ。第１トランジスタＴｒ２１は、所
定値のバイアス電流Ｉｂを流す。従って、第２〜第４ト
ランジスタＴｒ２２〜Ｔｒ２４は、バイアス電流Ｉｂと
実質的に同一値を持つ電流Ｉ１ｂ〜Ｉ３ｂを流す。
【００２３】各ヒューズ回路１２〜１４は、それらに流
れる電流Ｉ１ａ〜Ｉ３ａが順方向となるように接続され
たダイオードＤ１，Ｄ２，Ｄ３と、それに直列接続され
たヒューズ素子としてのポリシリコンヒューズ（以下、
ポリヒューズという）Ｆ１，Ｆ２，Ｆ３をそれぞれ含
む。詳述すると、各ダイオードＤ１〜Ｄ３のアノードは
第１定電流源１５に接続され、各ダイオードＤ１〜Ｄ３
のカソードは各ポリヒューズＦ１〜Ｆ３の第１端子に接
続され、各ポリヒューズＦ１〜Ｆ３の第２端子は各トラ
ンジスタＴｒ１〜Ｔｒ３のゲートに接続されている。
れる電流Ｉ１ａ〜Ｉ３ａが順方向となるように接続され
たダイオードＤ１，Ｄ２，Ｄ３と、それに直列接続され
たヒューズ素子としてのポリシリコンヒューズ（以下、
ポリヒューズという）Ｆ１，Ｆ２，Ｆ３をそれぞれ含
む。詳述すると、各ダイオードＤ１〜Ｄ３のアノードは
第１定電流源１５に接続され、各ダイオードＤ１〜Ｄ３
のカソードは各ポリヒューズＦ１〜Ｆ３の第１端子に接
続され、各ポリヒューズＦ１〜Ｆ３の第２端子は各トラ
ンジスタＴｒ１〜Ｔｒ３のゲートに接続されている。
【００２４】コントロール端子ＴＣ１及びトリミング端
子ＴＴ１〜ＴＴ３は、各ポリヒューズＦ１〜Ｆ３の仮想
切断、通常切断を行うために備えられている。コントロ
ール端子ＴＣ１には、仮想切断／通常切断を実施するた
めの電位又は電流値を持つ制御信号ＳＣ１が供給され
る。各トリミング端子ＴＴ１〜ＴＴ３には、仮想切断／
通常切断を実施するための電位又は電流値を持つ制御信
号ＳＴ１〜ＳＴ３が供給される。
子ＴＴ１〜ＴＴ３は、各ポリヒューズＦ１〜Ｆ３の仮想
切断、通常切断を行うために備えられている。コントロ
ール端子ＴＣ１には、仮想切断／通常切断を実施するた
めの電位又は電流値を持つ制御信号ＳＣ１が供給され
る。各トリミング端子ＴＴ１〜ＴＴ３には、仮想切断／
通常切断を実施するための電位又は電流値を持つ制御信
号ＳＴ１〜ＳＴ３が供給される。
【００２５】［仮想切断］コントロール端子ＴＣ１には
グランドＧＮＤレベルを持つ制御信号ＳＣ１を供給し、
トリミング端子ＴＴ１〜ＴＴ３には高電位電源Ｖccレベ
ル又はグランドＧＮＤレベルを持つ制御信号ＳＴ１〜Ｓ
Ｔ３を供給する。これにより、各ヒューズ回路１２〜１
４のダイオードＤ１〜Ｄ３には、順方向に電流が流れな
い。そして、制御信号ＳＴ１〜ＳＴ３は各トランジスタ
Ｔｒ１〜Ｔｒ３のゲートに印加され、各トランジスタＴ
ｒ１〜Ｔｒ３は各制御信号ＳＴ１〜ＳＴ３のレベルに応
答してオン／オフする。尚、コントロール端子ＴＣ１に
供給する制御信号ＳＣ１の電位は、各ヒューズ回路１２
〜１４のダイオードＤ１〜Ｄ３に順方向電流が流れない
ような電位であればよく、適宜変更されてもよい。
グランドＧＮＤレベルを持つ制御信号ＳＣ１を供給し、
トリミング端子ＴＴ１〜ＴＴ３には高電位電源Ｖccレベ
ル又はグランドＧＮＤレベルを持つ制御信号ＳＴ１〜Ｓ
Ｔ３を供給する。これにより、各ヒューズ回路１２〜１
４のダイオードＤ１〜Ｄ３には、順方向に電流が流れな
い。そして、制御信号ＳＴ１〜ＳＴ３は各トランジスタ
Ｔｒ１〜Ｔｒ３のゲートに印加され、各トランジスタＴ
ｒ１〜Ｔｒ３は各制御信号ＳＴ１〜ＳＴ３のレベルに応
答してオン／オフする。尚、コントロール端子ＴＣ１に
供給する制御信号ＳＣ１の電位は、各ヒューズ回路１２
〜１４のダイオードＤ１〜Ｄ３に順方向電流が流れない
ような電位であればよく、適宜変更されてもよい。
【００２６】今、Ｌレベルの制御信号ＳＴ１、Ｈレベル
の制御信号ＳＴ２，ＳＴ３を供給する。これらに応答し
て、トランジスタＴｒ１はオンし、トランジスタＴｒ
２，Ｔｒ３はオフする。これにより、内部端子Ｔ１，Ｔ
２間の実質的な抵抗値は、抵抗Ｒ２，Ｒ３の合成抵抗値
となる。
の制御信号ＳＴ２，ＳＴ３を供給する。これらに応答し
て、トランジスタＴｒ１はオンし、トランジスタＴｒ
２，Ｔｒ３はオフする。これにより、内部端子Ｔ１，Ｔ
２間の実質的な抵抗値は、抵抗Ｒ２，Ｒ３の合成抵抗値
となる。
【００２７】即ち、各ポリヒューズＦ１〜Ｆ３に電流が
流れないようにコントロール端子ＴＣ１の電位を設定
し、各トリミング端子ＴＴ１〜ＴＴ３の電位を制御する
ことで、内部端子Ｔ１，Ｔ２間の実質的な抵抗値を任意
に変更することができる。これにより、半導体装置が最
適な動作を行うために必要な内部端子Ｔ１，Ｔ２間の抵
抗値をチェックできることになる。
流れないようにコントロール端子ＴＣ１の電位を設定
し、各トリミング端子ＴＴ１〜ＴＴ３の電位を制御する
ことで、内部端子Ｔ１，Ｔ２間の実質的な抵抗値を任意
に変更することができる。これにより、半導体装置が最
適な動作を行うために必要な内部端子Ｔ１，Ｔ２間の抵
抗値をチェックできることになる。
【００２８】［通常切断］上記の［仮想切断］により得
た結果に基づいて、ポリヒューズＦ１〜Ｆ３を選択的に
切断する。
た結果に基づいて、ポリヒューズＦ１〜Ｆ３を選択的に
切断する。
【００２９】今、ポリヒューズＦ１を選択的に切断す
る。この場合、当該ポリヒューズＦ１の両端に該ヒュー
ズＦ１が切断可能な電位差又は電流を印加し、切断該当
以外のポリヒューズＦ２，Ｆ３の両端を該ヒューズＦ
２，Ｆ３に電流が流れないような電位にする。
る。この場合、当該ポリヒューズＦ１の両端に該ヒュー
ズＦ１が切断可能な電位差又は電流を印加し、切断該当
以外のポリヒューズＦ２，Ｆ３の両端を該ヒューズＦ
２，Ｆ３に電流が流れないような電位にする。
【００３０】１つの例として、コントロール端子ＴＣ１
に高電位電源Ｖccレベルを持つ制御信号ＳＣ１を、第１
トリミング端子ＴＴ１にグランドＧＮＤレベルを持つ制
御信号ＳＴ１を、第２，第３トリミング端子ＴＴ２，Ｔ
Ｔ３に高電位電源Ｖccレベルを持つ制御信号ＳＴ２，Ｓ
Ｔ３を供給する。
に高電位電源Ｖccレベルを持つ制御信号ＳＣ１を、第１
トリミング端子ＴＴ１にグランドＧＮＤレベルを持つ制
御信号ＳＴ１を、第２，第３トリミング端子ＴＴ２，Ｔ
Ｔ３に高電位電源Ｖccレベルを持つ制御信号ＳＴ２，Ｓ
Ｔ３を供給する。
【００３１】これにより、該当ポリヒューズＦ１に接続
されたダイオードＤ１に順方向電流が流れ、それにより
第１ポリヒューズＦ１が切断される。一方、切断該当以
外のポリヒューズＦ２，Ｆ３に接続されたダイオードＤ
２，Ｄ３には順方向電流が流れないため、ポリヒューズ
Ｆ２，Ｆ３は切断されない。
されたダイオードＤ１に順方向電流が流れ、それにより
第１ポリヒューズＦ１が切断される。一方、切断該当以
外のポリヒューズＦ２，Ｆ３に接続されたダイオードＤ
２，Ｄ３には順方向電流が流れないため、ポリヒューズ
Ｆ２，Ｆ３は切断されない。
【００３２】同様に、ポリヒューズＦ２又はポリヒュー
ズＦ３を選択的に切断することができる。更に、複数の
ポリヒューズを同時に選択的に切断する場合も上記と同
様に行うことができる。
ズＦ３を選択的に切断することができる。更に、複数の
ポリヒューズを同時に選択的に切断する場合も上記と同
様に行うことができる。
【００３３】つまり、各トリミング端子ＴＴ１〜ＴＴ３
の電位をコントロール端子ＴＣ１の電位と同電位又はそ
れ以上の電位に設定しておき、切断該当ポリヒューズが
接続されたトリミング端子の電位をコントロール端子の
電位よりも下げるか、又はその端子から電流を引き抜
く。これにより、切断該当以外のポリヒューズにダメー
ジを与えずに、切断該当ポリヒューズを切断することが
できる。
の電位をコントロール端子ＴＣ１の電位と同電位又はそ
れ以上の電位に設定しておき、切断該当ポリヒューズが
接続されたトリミング端子の電位をコントロール端子の
電位よりも下げるか、又はその端子から電流を引き抜
く。これにより、切断該当以外のポリヒューズにダメー
ジを与えずに、切断該当ポリヒューズを切断することが
できる。
【００３４】切断されたポリヒューズＦ１が接続された
ゲートを有する第１トランジスタＴｒ１のゲート電位
は、第２定電流源１６により決定される。即ち、第２定
電流源１６は、トランジスタＴｒ１のゲートからトラン
ジスタＴｒ２２により電流Ｉ１ｂを流す。これにより、
第１トランジスタＴｒ１のゲート電位はグランドＧＮＤ
レベルに引き下げられ、該トランジスタＴｒ１はオンす
る。
ゲートを有する第１トランジスタＴｒ１のゲート電位
は、第２定電流源１６により決定される。即ち、第２定
電流源１６は、トランジスタＴｒ１のゲートからトラン
ジスタＴｒ２２により電流Ｉ１ｂを流す。これにより、
第１トランジスタＴｒ１のゲート電位はグランドＧＮＤ
レベルに引き下げられ、該トランジスタＴｒ１はオンす
る。
【００３５】未切断のポリヒューズＦ２，Ｆ３が接続さ
れたゲートを有する第２，第３トランジスタＴｒ２，Ｔ
ｒ３のゲートのゲート電位は、第１，第２定電流源１
５，１６の能力により決定される。即ち、第１定電流源
１５は、バイアス電流Ｉｂの４倍の値を持つ電流Ｉ１２
を流す。この電流Ｉ１２は、第２，第３ヒューズ回路１
３，１４に分岐する。従って、第２，第３トランジスタ
Ｔｒ２，Ｔｒ３のゲートには、バイアス電流Ｉｂの２倍
の値を持つ電流Ｉ２ａ，Ｉ３ａが供給される。一方、第
２定電流源１６は、第２，第３トランジスタＴｒ２，Ｔ
ｒ３のゲートからバイアス電流Ｉｂと同一値を有する電
流Ｉ２ｂ，Ｉ３ｂを流す。この電流Ｉ２ａ，Ｉ３ａの値
と電流Ｉ２ｂ，Ｉ３ｂの値の差により、第２，第３トラ
ンジスタＴｒ２，Ｔｒ３のゲート電位は高電位電源Ｖcc
レベルに引き上げられ、両トランジスタＴｒ２，Ｔｒ３
はオフする。
れたゲートを有する第２，第３トランジスタＴｒ２，Ｔ
ｒ３のゲートのゲート電位は、第１，第２定電流源１
５，１６の能力により決定される。即ち、第１定電流源
１５は、バイアス電流Ｉｂの４倍の値を持つ電流Ｉ１２
を流す。この電流Ｉ１２は、第２，第３ヒューズ回路１
３，１４に分岐する。従って、第２，第３トランジスタ
Ｔｒ２，Ｔｒ３のゲートには、バイアス電流Ｉｂの２倍
の値を持つ電流Ｉ２ａ，Ｉ３ａが供給される。一方、第
２定電流源１６は、第２，第３トランジスタＴｒ２，Ｔ
ｒ３のゲートからバイアス電流Ｉｂと同一値を有する電
流Ｉ２ｂ，Ｉ３ｂを流す。この電流Ｉ２ａ，Ｉ３ａの値
と電流Ｉ２ｂ，Ｉ３ｂの値の差により、第２，第３トラ
ンジスタＴｒ２，Ｔｒ３のゲート電位は高電位電源Ｖcc
レベルに引き上げられ、両トランジスタＴｒ２，Ｔｒ３
はオフする。
【００３６】このようにして、トリミング回路１１は、
切断されたポリヒューズＦ１に対応して抵抗Ｒ１の両端
を短絡し、抵抗Ｒ２，Ｒ３の両端を開放する。これによ
り、内部端子Ｔ１，Ｔ２間の実効的な抵抗値が設定され
る。
切断されたポリヒューズＦ１に対応して抵抗Ｒ１の両端
を短絡し、抵抗Ｒ２，Ｒ３の両端を開放する。これによ
り、内部端子Ｔ１，Ｔ２間の実効的な抵抗値が設定され
る。
【００３７】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）３つのトランジスタＴｒ１〜Ｔｒ３に対して設け
たポリヒューズＦ１〜Ｆ３を、３つのトリミング端子Ｔ
Ｔ１〜ＴＴ３と１つのコントロール端子ＴＣ１の電位を
制御することで、仮想切断と通常切断を可能とした。従
って、ｎ個のトランジスタ（スイッチ回路）を制御する
ために備えたｎ個のポリヒューズに対して、ｎ＋１個の
外部端子で仮想切断と通常切断を行うことができるた
め、従来に比べて外部端子数が少なくなり、これによ
り、このトリミング回路１１を備えた半導体装置のチッ
プ面積の増加を抑えることができる。
ば、以下の効果を奏する。 （１）３つのトランジスタＴｒ１〜Ｔｒ３に対して設け
たポリヒューズＦ１〜Ｆ３を、３つのトリミング端子Ｔ
Ｔ１〜ＴＴ３と１つのコントロール端子ＴＣ１の電位を
制御することで、仮想切断と通常切断を可能とした。従
って、ｎ個のトランジスタ（スイッチ回路）を制御する
ために備えたｎ個のポリヒューズに対して、ｎ＋１個の
外部端子で仮想切断と通常切断を行うことができるた
め、従来に比べて外部端子数が少なくなり、これによ
り、このトリミング回路１１を備えた半導体装置のチッ
プ面積の増加を抑えることができる。
【００３８】（２）ヒューズ回路１２〜１４のポリヒュ
ーズＦ１〜Ｆ３を切断する電流を、コントロール端子Ｔ
Ｃ１から各トリミング端子ＴＴ１〜ＴＴ３の間に流すよ
うにした。これにより、第１，第２定電流源１５，１６
には、ポリヒューズＦ１〜Ｆ３の切断電流が流れない。
その結果、第１，第２定電流源を構成するトランジスタ
Ｔｒ１２，Ｔｒ２２〜Ｔｒ２４には小電流用のものを使
用することができ、電流Ｉ１２，Ｉ１ｂ〜Ｉ３ｂを小さ
く設定することで、従来よりも面積が小さくできる。そ
して、このトリミング回路１１を備えた半導体装置のチ
ップ面積の増加を抑えることができる。
ーズＦ１〜Ｆ３を切断する電流を、コントロール端子Ｔ
Ｃ１から各トリミング端子ＴＴ１〜ＴＴ３の間に流すよ
うにした。これにより、第１，第２定電流源１５，１６
には、ポリヒューズＦ１〜Ｆ３の切断電流が流れない。
その結果、第１，第２定電流源を構成するトランジスタ
Ｔｒ１２，Ｔｒ２２〜Ｔｒ２４には小電流用のものを使
用することができ、電流Ｉ１２，Ｉ１ｂ〜Ｉ３ｂを小さ
く設定することで、従来よりも面積が小さくできる。そ
して、このトリミング回路１１を備えた半導体装置のチ
ップ面積の増加を抑えることができる。
【００３９】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図２に従って説明する。尚、説明の便
宜上、第一実施形態と同様の構成については同一の符号
を付してその説明を一部省略する。
た第二実施形態を図２に従って説明する。尚、説明の便
宜上、第一実施形態と同様の構成については同一の符号
を付してその説明を一部省略する。
【００４０】図２は、本実施形態のトリミング回路３１
の回路図である。このトリミング回路３１は、第一実施
形態のトリミング回路３２と同様に、第１，第２内部端
子Ｔ１，Ｔ２間に直接接続された被調整素子としての抵
抗Ｒ１〜Ｒ３の両端を適宜短絡し、両内部端子Ｔ１，Ｔ
２間の実質的な抵抗値を調整する。
の回路図である。このトリミング回路３１は、第一実施
形態のトリミング回路３２と同様に、第１，第２内部端
子Ｔ１，Ｔ２間に直接接続された被調整素子としての抵
抗Ｒ１〜Ｒ３の両端を適宜短絡し、両内部端子Ｔ１，Ｔ
２間の実質的な抵抗値を調整する。
【００４１】トリミング回路３１は、被調整素子の数に
対応する３つのスイッチ回路としてのトランジスタＴｒ
１〜Ｔｒ３、それらトランジスタＴｒ１〜Ｔｒ３のゲー
トと高電位電源Ｖccが供給される内部端子Ｔ１１の間に
接続されたヒューズ回路１２〜１４、及びトランジスタ
Ｔｒ１〜Ｔｒ３のゲートと低電位電源（グランドＧＮ
Ｄ）が供給される内部端子Ｔ１２の間に接続されたヒュ
ーズ回路３２〜３４を含む。
対応する３つのスイッチ回路としてのトランジスタＴｒ
１〜Ｔｒ３、それらトランジスタＴｒ１〜Ｔｒ３のゲー
トと高電位電源Ｖccが供給される内部端子Ｔ１１の間に
接続されたヒューズ回路１２〜１４、及びトランジスタ
Ｔｒ１〜Ｔｒ３のゲートと低電位電源（グランドＧＮ
Ｄ）が供給される内部端子Ｔ１２の間に接続されたヒュ
ーズ回路３２〜３４を含む。
【００４２】従って、第１，第４ヒューズ回路１２，３
２の間のノードＮ１１は第１トランジスタＴｒ１のゲー
トに接続され、第２，第５ヒューズ回路１３，３３の間
のノードＮ１２は第２トランジスタＴｒ２のゲートに接
続され、第３，第６ヒューズ回路１４，３４の間のノー
ドＮ１３は第３トランジスタＴｒ３のゲートに接続され
ている。
２の間のノードＮ１１は第１トランジスタＴｒ１のゲー
トに接続され、第２，第５ヒューズ回路１３，３３の間
のノードＮ１２は第２トランジスタＴｒ２のゲートに接
続され、第３，第６ヒューズ回路１４，３４の間のノー
ドＮ１３は第３トランジスタＴｒ３のゲートに接続され
ている。
【００４３】第１〜第３ヒューズ回路１２〜１４は、第
１〜第３トランジスタＴｒ１〜Ｔｒ３のゲートと第３内
部端子Ｔ１１の間に接続されている。第４〜第６ヒュー
ズ回路３２〜３４は、第１〜第３トランジスタＴｒ１〜
Ｔｒ３のゲートと第４内部端子Ｔ１２の間に接続されて
いる。
１〜第３トランジスタＴｒ１〜Ｔｒ３のゲートと第３内
部端子Ｔ１１の間に接続されている。第４〜第６ヒュー
ズ回路３２〜３４は、第１〜第３トランジスタＴｒ１〜
Ｔｒ３のゲートと第４内部端子Ｔ１２の間に接続されて
いる。
【００４４】第１〜第３，第４〜第６ヒューズ回路１２
〜１４，３２〜３４は、ダイオードＤ１〜Ｄ３，Ｄ４〜
Ｄ６と、ヒューズ素子としてのポリシリコンヒューズ
（ポリヒューズ）Ｆ１〜Ｆ３，Ｆ４〜Ｆ６を直列接続し
てなる。ダイオードＤ１〜Ｄ６は、第３内部端子Ｔ１１
〜各トランジスタＴｒ１〜Ｔｒ３のゲート、各トランジ
スタＴｒ１〜Ｔｒ３から第４内部端子Ｔ１２に向かって
電流が流れるように接続されている。即ち、第１〜第３
ダイオードＤ１〜Ｄ３のアノードは第３内部端子Ｔ１１
に接続され、第４〜第６ダイオードＤ４〜Ｄ６のカソー
ドは第４内部端子Ｔ１２に接続されている。
〜１４，３２〜３４は、ダイオードＤ１〜Ｄ３，Ｄ４〜
Ｄ６と、ヒューズ素子としてのポリシリコンヒューズ
（ポリヒューズ）Ｆ１〜Ｆ３，Ｆ４〜Ｆ６を直列接続し
てなる。ダイオードＤ１〜Ｄ６は、第３内部端子Ｔ１１
〜各トランジスタＴｒ１〜Ｔｒ３のゲート、各トランジ
スタＴｒ１〜Ｔｒ３から第４内部端子Ｔ１２に向かって
電流が流れるように接続されている。即ち、第１〜第３
ダイオードＤ１〜Ｄ３のアノードは第３内部端子Ｔ１１
に接続され、第４〜第６ダイオードＤ４〜Ｄ６のカソー
ドは第４内部端子Ｔ１２に接続されている。
【００４５】尚、ダイオードＤ１〜Ｄ３とポリヒューズ
Ｆ１〜Ｆ３の接続順序、ポリヒューズＦ４〜Ｆ６とダイ
オードＤ４〜Ｄ６の接続順序は、それぞれ逆であっても
よい。
Ｆ１〜Ｆ３の接続順序、ポリヒューズＦ４〜Ｆ６とダイ
オードＤ４〜Ｄ６の接続順序は、それぞれ逆であっても
よい。
【００４６】第１〜第３ヒューズ回路１２〜１４の端子
を共通接続するノードＮ２１と内部端子Ｔ１１の間には
抵抗Ｒ２１が接続されている。第４〜第６ヒューズ回路
３２〜３４の端子を共通接続するノードＮ２２と内部端
子Ｔ１２の間には抵抗Ｒ２２が接続されている。
を共通接続するノードＮ２１と内部端子Ｔ１１の間には
抵抗Ｒ２１が接続されている。第４〜第６ヒューズ回路
３２〜３４の端子を共通接続するノードＮ２２と内部端
子Ｔ１２の間には抵抗Ｒ２２が接続されている。
【００４７】ノードＮ２１は第１コントロール端子ＴＣ
１に接続され、ノードＮ２２は第２コントロール端子Ｔ
Ｃ２に接続されている。ノードＮ１１〜Ｎ１３は第１〜
第３トリミング端子ＴＴ１〜ＴＴ３に接続されている。
１に接続され、ノードＮ２２は第２コントロール端子Ｔ
Ｃ２に接続されている。ノードＮ１１〜Ｎ１３は第１〜
第３トリミング端子ＴＴ１〜ＴＴ３に接続されている。
【００４８】コントロール端子ＴＣ１，ＴＣ２及びトリ
ミング端子ＴＴ１〜ＴＴ３は、各ポリヒューズＦ１〜Ｆ
６の仮想切断／通常切断を行うために備えられている。
コントロール端子ＴＣ１，ＴＣ２には、仮想切断／通常
切断を実施するための電位又は電流値を持つ制御信号Ｓ
Ｔ１，ＳＴ２が供給される。各トリミング端子ＴＴ１〜
ＴＴ３には、仮想切断／通常切断を実施するための電位
又は電流値を持つ制御信号ＳＴ１〜ＳＴ３が供給され
る。
ミング端子ＴＴ１〜ＴＴ３は、各ポリヒューズＦ１〜Ｆ
６の仮想切断／通常切断を行うために備えられている。
コントロール端子ＴＣ１，ＴＣ２には、仮想切断／通常
切断を実施するための電位又は電流値を持つ制御信号Ｓ
Ｔ１，ＳＴ２が供給される。各トリミング端子ＴＴ１〜
ＴＴ３には、仮想切断／通常切断を実施するための電位
又は電流値を持つ制御信号ＳＴ１〜ＳＴ３が供給され
る。
【００４９】［仮想切断］第１コントロール端子ＴＣ１
にはグランドＧＮＤレベルを持つ制御信号ＳＣ１を供給
し、第２コントロール端子ＴＣ２には高電位電源Ｖccレ
ベルを持つ制御信号ＳＣ２を供給する。そして、各トリ
ミング端子ＴＴ１〜ＴＴ３には高電位電源Ｖccレベル又
はグランドＧＮＤレベルを持つ制御信号ＳＴ１〜ＳＴ３
を供給する。
にはグランドＧＮＤレベルを持つ制御信号ＳＣ１を供給
し、第２コントロール端子ＴＣ２には高電位電源Ｖccレ
ベルを持つ制御信号ＳＣ２を供給する。そして、各トリ
ミング端子ＴＴ１〜ＴＴ３には高電位電源Ｖccレベル又
はグランドＧＮＤレベルを持つ制御信号ＳＴ１〜ＳＴ３
を供給する。
【００５０】即ち、各端子ＴＣ１，ＴＣ２，ＴＴ１〜Ｔ
Ｔ３の電位を、（第２コントロール端子ＴＣ２の電位≧
各トリミング端子ＴＴ１〜ＴＴ３の電位≧第１コントロ
ール端子ＴＣ１の電位）の如く設定する。これにより、
各ヒューズ回路１２〜１４，３２〜３４のダイオードＤ
１〜Ｄ３，Ｄ４〜Ｄ６には、順方向に電流が流れない。
Ｔ３の電位を、（第２コントロール端子ＴＣ２の電位≧
各トリミング端子ＴＴ１〜ＴＴ３の電位≧第１コントロ
ール端子ＴＣ１の電位）の如く設定する。これにより、
各ヒューズ回路１２〜１４，３２〜３４のダイオードＤ
１〜Ｄ３，Ｄ４〜Ｄ６には、順方向に電流が流れない。
【００５１】そして、制御信号ＳＴ１〜ＳＴ３は各トラ
ンジスタＴｒ１〜Ｔｒ３のゲートに印加され、各トラン
ジスタＴｒ１〜Ｔｒ３は各制御信号ＳＴ１〜ＳＴ３のレ
ベルに応答してオン／オフする。
ンジスタＴｒ１〜Ｔｒ３のゲートに印加され、各トラン
ジスタＴｒ１〜Ｔｒ３は各制御信号ＳＴ１〜ＳＴ３のレ
ベルに応答してオン／オフする。
【００５２】尚、両コントロール端子ＴＣ１，ＴＣ２に
供給する制御信号ＳＣ１，ＳＣ２の電位は、各ヒューズ
回路１２〜１４，３２〜３４のダイオードＤ１〜Ｄ３，
Ｄ４〜Ｄ６に順方向電流が流れなければ、適宜変更され
てもよい。
供給する制御信号ＳＣ１，ＳＣ２の電位は、各ヒューズ
回路１２〜１４，３２〜３４のダイオードＤ１〜Ｄ３，
Ｄ４〜Ｄ６に順方向電流が流れなければ、適宜変更され
てもよい。
【００５３】今、Ｌレベルの制御信号ＳＴ１、Ｈレベル
の制御信号ＳＴ２，ＳＴ３を供給する。これらに応答し
て、トランジスタＴｒ１はオンし、トランジスタＴｒ
２，Ｔｒ３はオフする。これにより、内部端子Ｔ１，Ｔ
２間の実質的な抵抗値は、抵抗Ｒ２，Ｒ３の合成抵抗値
となる。
の制御信号ＳＴ２，ＳＴ３を供給する。これらに応答し
て、トランジスタＴｒ１はオンし、トランジスタＴｒ
２，Ｔｒ３はオフする。これにより、内部端子Ｔ１，Ｔ
２間の実質的な抵抗値は、抵抗Ｒ２，Ｒ３の合成抵抗値
となる。
【００５４】即ち、各ポリヒューズＦ１〜Ｆ６に電流が
流れないように両コントロール端子ＴＣ１，ＴＣ２の電
位を設定し、各トリミング端子ＴＴ１〜ＴＴ３の電位を
制御することで、内部端子Ｔ１，Ｔ２間の実質的な抵抗
値を任意に変更することができる。これにより、半導体
装置が最適な動作を行うために必要な内部端子Ｔ１，Ｔ
２間の抵抗値をチェックできることになる。
流れないように両コントロール端子ＴＣ１，ＴＣ２の電
位を設定し、各トリミング端子ＴＴ１〜ＴＴ３の電位を
制御することで、内部端子Ｔ１，Ｔ２間の実質的な抵抗
値を任意に変更することができる。これにより、半導体
装置が最適な動作を行うために必要な内部端子Ｔ１，Ｔ
２間の抵抗値をチェックできることになる。
【００５５】［通常切断］上記の［仮想切断］により得
た結果に基づいて、高電位電源Ｖcc側のポリヒューズＦ
１〜Ｆ３を選択的に切断する。
た結果に基づいて、高電位電源Ｖcc側のポリヒューズＦ
１〜Ｆ３を選択的に切断する。
【００５６】今、ポリヒューズＦ１を選択的に切断す
る。この場合、当該ポリヒューズＦ１の両端に該ヒュー
ズＦ１が切断可能な電位差又は電流を印加し、切断該当
以外のポリヒューズＦ２，Ｆ３の両端を該ヒューズＦ
２，Ｆ３に電流が流れないような電位にする。
る。この場合、当該ポリヒューズＦ１の両端に該ヒュー
ズＦ１が切断可能な電位差又は電流を印加し、切断該当
以外のポリヒューズＦ２，Ｆ３の両端を該ヒューズＦ
２，Ｆ３に電流が流れないような電位にする。
【００５７】１つの例として、第１，第２コントロール
端子ＴＣ１，ＴＣ２に高電位電源Ｖccレベルを持つ制御
信号ＳＣ１，ＳＣ２を供給する。そして、第１トリミン
グ端子ＴＴ１にグランドＧＮＤレベルを持つ制御信号Ｓ
Ｔ１を、第２，第３トリミング端子ＴＴ２，ＴＴ３に高
電位電源Ｖccレベルを持つ制御信号ＳＴ２，ＳＴ３を供
給する。
端子ＴＣ１，ＴＣ２に高電位電源Ｖccレベルを持つ制御
信号ＳＣ１，ＳＣ２を供給する。そして、第１トリミン
グ端子ＴＴ１にグランドＧＮＤレベルを持つ制御信号Ｓ
Ｔ１を、第２，第３トリミング端子ＴＴ２，ＴＴ３に高
電位電源Ｖccレベルを持つ制御信号ＳＴ２，ＳＴ３を供
給する。
【００５８】これにより、該当ポリヒューズＦ１に接続
されたダイオードＤ１に順方向電流が流れ、それにより
第１ポリヒューズＦ１が切断される。一方、切断該当以
外のポリヒューズＦ２，Ｆ３に接続されたダイオードＤ
２，Ｄ３、及びグランドＧＮＤ側のダイオードＤ４〜Ｄ
６には順方向電流が流れないため、ポリヒューズＦ２，
Ｆ３及びポリヒューズＦ４〜Ｆ６は切断されない。
されたダイオードＤ１に順方向電流が流れ、それにより
第１ポリヒューズＦ１が切断される。一方、切断該当以
外のポリヒューズＦ２，Ｆ３に接続されたダイオードＤ
２，Ｄ３、及びグランドＧＮＤ側のダイオードＤ４〜Ｄ
６には順方向電流が流れないため、ポリヒューズＦ２，
Ｆ３及びポリヒューズＦ４〜Ｆ６は切断されない。
【００５９】同様に、ポリヒューズＦ２又はポリヒュー
ズＦ３を選択的に切断することができる。更に、複数の
ポリヒューズを同時に選択的に切断する場合も上記と同
様に行うことができる。
ズＦ３を選択的に切断することができる。更に、複数の
ポリヒューズを同時に選択的に切断する場合も上記と同
様に行うことができる。
【００６０】つまり、各トリミング端子ＴＴ１〜ＴＴ３
の電位を第１，第２コントロール端子ＴＣ１，ＴＣ２の
電位と同電位又はそれ以上の電位に設定しておき、切断
該当ポリヒューズが接続されたトリミング端子の電位を
コントロール端子の電位よりも下げるか、又はその端子
から電流を引き抜く。これにより、切断該当以外のポリ
ヒューズにダメージを与えずに、切断該当ポリヒューズ
を切断することができる。
の電位を第１，第２コントロール端子ＴＣ１，ＴＣ２の
電位と同電位又はそれ以上の電位に設定しておき、切断
該当ポリヒューズが接続されたトリミング端子の電位を
コントロール端子の電位よりも下げるか、又はその端子
から電流を引き抜く。これにより、切断該当以外のポリ
ヒューズにダメージを与えずに、切断該当ポリヒューズ
を切断することができる。
【００６１】次に、上記の［仮想切断］により得た結果
に基づいて、グランドＧＮＤ側のポリヒューズＦ４〜Ｆ
６を選択的に切断する。今、ポリヒューズＦ５，Ｆ６を
選択的に切断する。この場合、当該ポリヒューズＦ５，
Ｆ６の両端に、該ヒューズＦ５，Ｆ６が切断可能な電位
差又は電流を印加し、切断該当以外のポリヒューズＦ４
の両端を該ヒューズＦ４に電流が流れないような電位に
する。
に基づいて、グランドＧＮＤ側のポリヒューズＦ４〜Ｆ
６を選択的に切断する。今、ポリヒューズＦ５，Ｆ６を
選択的に切断する。この場合、当該ポリヒューズＦ５，
Ｆ６の両端に、該ヒューズＦ５，Ｆ６が切断可能な電位
差又は電流を印加し、切断該当以外のポリヒューズＦ４
の両端を該ヒューズＦ４に電流が流れないような電位に
する。
【００６２】１つの例として、第１，第２コントロール
端子ＴＣ１，ＴＣ２にグランドＧＮＤレベルを持つ制御
信号ＳＣ１，ＳＣ２を供給する。そして、第１トリミン
グ端子ＴＴ１にグランドＧＮＤレベルを持つ制御信号Ｓ
Ｔ１を、第２，第３トリミング端子ＴＴ２，ＴＴ３に高
電位電源Ｖccレベルを持つ制御信号ＳＴ２，ＳＴ３を供
給する。
端子ＴＣ１，ＴＣ２にグランドＧＮＤレベルを持つ制御
信号ＳＣ１，ＳＣ２を供給する。そして、第１トリミン
グ端子ＴＴ１にグランドＧＮＤレベルを持つ制御信号Ｓ
Ｔ１を、第２，第３トリミング端子ＴＴ２，ＴＴ３に高
電位電源Ｖccレベルを持つ制御信号ＳＴ２，ＳＴ３を供
給する。
【００６３】これにより、該当ポリヒューズＦ５，Ｆ６
に接続されたダイオードＤ１に順方向電流が流れ、それ
により第５，第６ポリヒューズＦ５，Ｆ６が切断され
る。一方、切断該当以外のポリヒューズＦ４に接続され
たダイオードＤ４、及び高電位電源Ｖcc側のダイオード
Ｄ１〜Ｄ３には順方向電流が流れないため、ポリヒュー
ズＦ４及びポリヒューズＦ１〜Ｆ３は切断されない。
に接続されたダイオードＤ１に順方向電流が流れ、それ
により第５，第６ポリヒューズＦ５，Ｆ６が切断され
る。一方、切断該当以外のポリヒューズＦ４に接続され
たダイオードＤ４、及び高電位電源Ｖcc側のダイオード
Ｄ１〜Ｄ３には順方向電流が流れないため、ポリヒュー
ズＦ４及びポリヒューズＦ１〜Ｆ３は切断されない。
【００６４】同様に、ポリヒューズＦ４を選択的に切断
することができる。更に、ポリヒューズＦ５のみ、ポリ
ヒューズＦ６のみ、ポリヒューズＦ４とポリヒューズＦ
５，Ｆ６の適宜組み合わせを選択的に切断する場合も上
記と同様に行うことができる。
することができる。更に、ポリヒューズＦ５のみ、ポリ
ヒューズＦ６のみ、ポリヒューズＦ４とポリヒューズＦ
５，Ｆ６の適宜組み合わせを選択的に切断する場合も上
記と同様に行うことができる。
【００６５】つまり、各トリミング端子ＴＴ１〜ＴＴ３
の電位を第１，第２コントロール端子ＴＣ１，ＴＣ２の
電位と同電位又はそれ以下の電位に設定しておき、切断
該当ポリヒューズが接続されたトリミング端子の電位を
コントロール端子の電位よりも上げるか、又はその端子
に電流を供給する。これにより、切断該当以外のポリヒ
ューズにダメージを与えずに、切断該当ポリヒューズを
切断することができる。
の電位を第１，第２コントロール端子ＴＣ１，ＴＣ２の
電位と同電位又はそれ以下の電位に設定しておき、切断
該当ポリヒューズが接続されたトリミング端子の電位を
コントロール端子の電位よりも上げるか、又はその端子
に電流を供給する。これにより、切断該当以外のポリヒ
ューズにダメージを与えずに、切断該当ポリヒューズを
切断することができる。
【００６６】以上のように、トランジスタＴｒ１〜Ｔｒ
３のゲートと高電位電源Ｖccの間に接続されたポリヒュ
ーズＦ１〜Ｆ３、トランジスタＴｒ１〜Ｔｒ３のゲート
とグランドＧＮＤの間に接続されたポリヒューズＦ４〜
Ｆ６を、選択的に切断することができる。
３のゲートと高電位電源Ｖccの間に接続されたポリヒュ
ーズＦ１〜Ｆ３、トランジスタＴｒ１〜Ｔｒ３のゲート
とグランドＧＮＤの間に接続されたポリヒューズＦ４〜
Ｆ６を、選択的に切断することができる。
【００６７】ポリヒューズＦ１を切断することで、第１
トランジスタＴｒ１のゲート電位はグランドＧＮＤレベ
ルとなり、該トランジスタＴｒ１はオンする。ポリヒュ
ーズＦ５，Ｆ６を切断することで、第２，第３トランジ
スタＴｒ２，Ｔｒ３のゲート電位は高電位電源Ｖccとな
り、該トランジスタＴｒ２，Ｔｒ３はオフする。
トランジスタＴｒ１のゲート電位はグランドＧＮＤレベ
ルとなり、該トランジスタＴｒ１はオンする。ポリヒュ
ーズＦ５，Ｆ６を切断することで、第２，第３トランジ
スタＴｒ２，Ｔｒ３のゲート電位は高電位電源Ｖccとな
り、該トランジスタＴｒ２，Ｔｒ３はオフする。
【００６８】このようにして、トリミング回路３１は、
未切断／切断のポリヒューズＦ１〜Ｆ６の状態に応じ
て、抵抗Ｒ１の両端を短絡し、抵抗Ｒ２，Ｒ３の両端を
開放する。これにより、内部端子Ｔ１，Ｔ２間の実効的
な抵抗値が設定される。
未切断／切断のポリヒューズＦ１〜Ｆ６の状態に応じ
て、抵抗Ｒ１の両端を短絡し、抵抗Ｒ２，Ｒ３の両端を
開放する。これにより、内部端子Ｔ１，Ｔ２間の実効的
な抵抗値が設定される。
【００６９】そして、第１，第４ポリヒューズＦ１，Ｆ
４、第２，第５ポリヒューズＦ１，Ｆ４、第３，第６ポ
リヒューズＦ１，Ｆ４は、それぞれ相補的に非切断／切
断される。従って、高電位電源Ｖccを供給する内部端子
Ｔ１１とグランドＧＮＤを供給する内部端子Ｔ１２の間
に電流経路が形成されないため、それによる貫通電流は
発生しない。
４、第２，第５ポリヒューズＦ１，Ｆ４、第３，第６ポ
リヒューズＦ１，Ｆ４は、それぞれ相補的に非切断／切
断される。従って、高電位電源Ｖccを供給する内部端子
Ｔ１１とグランドＧＮＤを供給する内部端子Ｔ１２の間
に電流経路が形成されないため、それによる貫通電流は
発生しない。
【００７０】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）３つのトランジスタＴｒ１〜Ｔｒ３に対して設け
たポリヒューズＦ１〜Ｆ６を、３つのトリミング端子Ｔ
Ｔ１〜ＴＴ３と２つのコントロール端子ＴＣ１，ＴＣ２
の電位を制御することで、仮想切断と通常切断を可能と
した。従って、ｎ個のトランジスタ（スイッチ回路）を
制御するために備えたｎ＋２個のポリヒューズに対し
て、ｎ＋２個の外部端子で仮想切断と通常切断を行うこ
とができるため、従来に比べて外部端子数が少なくな
り、これにより、このトリミング回路１１を備えた半導
体装置のチップ面積の増加を抑えることができる。
ば、以下の効果を奏する。 （１）３つのトランジスタＴｒ１〜Ｔｒ３に対して設け
たポリヒューズＦ１〜Ｆ６を、３つのトリミング端子Ｔ
Ｔ１〜ＴＴ３と２つのコントロール端子ＴＣ１，ＴＣ２
の電位を制御することで、仮想切断と通常切断を可能と
した。従って、ｎ個のトランジスタ（スイッチ回路）を
制御するために備えたｎ＋２個のポリヒューズに対し
て、ｎ＋２個の外部端子で仮想切断と通常切断を行うこ
とができるため、従来に比べて外部端子数が少なくな
り、これにより、このトリミング回路１１を備えた半導
体装置のチップ面積の増加を抑えることができる。
【００７１】（２）トランジスタＴｒ１〜Ｔｒ３のゲー
トに対して高電位電源Ｖcc側にポリヒューズＦ１〜Ｆ３
と、グランドＧＮＤ側にポリヒューズＦ４〜Ｆ６を備
え、それらのポリヒューズＦ１〜Ｆ３，Ｆ４〜Ｆ６を相
補的にを切断するため、高電位電源ＶccからグランドＧ
ＮＤに向かう電流経路が形成されない。そのため、通常
切断後に貫通電流が発生しないため、その分だけこのト
リミング回路３１を備えた半導体装置の消費電流を少な
くすることができる。
トに対して高電位電源Ｖcc側にポリヒューズＦ１〜Ｆ３
と、グランドＧＮＤ側にポリヒューズＦ４〜Ｆ６を備
え、それらのポリヒューズＦ１〜Ｆ３，Ｆ４〜Ｆ６を相
補的にを切断するため、高電位電源ＶccからグランドＧ
ＮＤに向かう電流経路が形成されない。そのため、通常
切断後に貫通電流が発生しないため、その分だけこのト
リミング回路３１を備えた半導体装置の消費電流を少な
くすることができる。
【００７２】尚、前記各実施形態は、以下の態様に変更
してもよい。 ○上記各実施形態では、内部端子Ｔ１，Ｔ２間に接続し
た３つの被調整素子としての抵抗Ｒ１〜Ｒ３に対応する
回路構成としたが、１つ，２つ，４つ以上の被調整素子
に対応して適宜回路構成が変更されることは言うまでも
ない。
してもよい。 ○上記各実施形態では、内部端子Ｔ１，Ｔ２間に接続し
た３つの被調整素子としての抵抗Ｒ１〜Ｒ３に対応する
回路構成としたが、１つ，２つ，４つ以上の被調整素子
に対応して適宜回路構成が変更されることは言うまでも
ない。
【００７３】○上記各実施形態では、内部端子Ｔ１１，
Ｔ１２に高電位電源ＶccとグランドＧＮＤを供給した
が、高電位電源Ｖccと低電位電源Ｖss、低電位電源Ｖss
とグランドＧＮＤ、等のように、両内部端子の電位を適
宜変更して実施しても良い。それに伴い、トリミング端
子ＴＴ１〜ＴＴ３，コントロール端子ＴＣ１，ＴＣ２の
それぞれに供給する信号ＳＴ１〜ＳＴ３，ＳＣ１，ＳＣ
２の電位を変更することは言うまでもない。
Ｔ１２に高電位電源ＶccとグランドＧＮＤを供給した
が、高電位電源Ｖccと低電位電源Ｖss、低電位電源Ｖss
とグランドＧＮＤ、等のように、両内部端子の電位を適
宜変更して実施しても良い。それに伴い、トリミング端
子ＴＴ１〜ＴＴ３，コントロール端子ＴＣ１，ＴＣ２の
それぞれに供給する信号ＳＴ１〜ＳＴ３，ＳＣ１，ＳＣ
２の電位を変更することは言うまでもない。
【００７４】○上記第一実施形態では、第１，第２定電
流源１５，１６を備え、それらに各ヒューズ回路１２〜
１４のダイオードＤ１〜Ｄ３のアノードを接続したが、
回路構成、ポリヒューズとダイオードの接続順序を適宜
変更してもよい。
流源１５，１６を備え、それらに各ヒューズ回路１２〜
１４のダイオードＤ１〜Ｄ３のアノードを接続したが、
回路構成、ポリヒューズとダイオードの接続順序を適宜
変更してもよい。
【００７５】例えば、図３（ａ）に示すように、ポリヒ
ューズＦ１の第１端子を定電流源１５に接続し、第２端
子をダイオードＤ１のアノードに接続し、ダイオードＤ
１のカソードをトランジスタＴｒ１に接続する。
ューズＦ１の第１端子を定電流源１５に接続し、第２端
子をダイオードＤ１のアノードに接続し、ダイオードＤ
１のカソードをトランジスタＴｒ１に接続する。
【００７６】また、図３（ｂ）に示すように、第２定電
流源１６に代えてインピーダンス素子（抵抗）４１をト
リミング端子ＴＴ１と内部端子Ｔ１２の間に接続する。
尚、図示しないが、第１定電流源１５に代えてインピー
ダンス素子を接続する、又は第１，第２定電流源１５，
１６に代えてインピーダンス素子を接続する、等のよう
に、回路構成が変更されてもよい。
流源１６に代えてインピーダンス素子（抵抗）４１をト
リミング端子ＴＴ１と内部端子Ｔ１２の間に接続する。
尚、図示しないが、第１定電流源１５に代えてインピー
ダンス素子を接続する、又は第１，第２定電流源１５，
１６に代えてインピーダンス素子を接続する、等のよう
に、回路構成が変更されてもよい。
【００７７】更に、図３（ｃ）に示すように、ヒューズ
回路１２を、スイッチ回路としてのトランジスタＴｒ１
とグランドＧＮＤを供給する内部端子Ｔ１２との間に接
続しても良い。
回路１２を、スイッチ回路としてのトランジスタＴｒ１
とグランドＧＮＤを供給する内部端子Ｔ１２との間に接
続しても良い。
【００７８】○上記第二実施形態では、内部端子Ｔ１
１，Ｔ１２に抵抗Ｒ２１，Ｒ２２を接続したが、第一実
施形態を適用する、即ち、図４に示すように、第１，第
２定電流源１５，１６を用いた構成にしても良い。
１，Ｔ１２に抵抗Ｒ２１，Ｒ２２を接続したが、第一実
施形態を適用する、即ち、図４に示すように、第１，第
２定電流源１５，１６を用いた構成にしても良い。
【００７９】○上記各実施形態において、被調整素子と
しての各抵抗Ｒ１〜Ｒ３を並列接続し、それらにスイッ
チ回路としてのトランジスタＴｒ１〜Ｔｒ３を直列接続
する。このようにしても、内部端子Ｔ１，Ｔ２間の実質
的な抵抗値をトリミング回路１１，３１により調整する
ことができる。
しての各抵抗Ｒ１〜Ｒ３を並列接続し、それらにスイッ
チ回路としてのトランジスタＴｒ１〜Ｔｒ３を直列接続
する。このようにしても、内部端子Ｔ１，Ｔ２間の実質
的な抵抗値をトリミング回路１１，３１により調整する
ことができる。
【００８０】○上記各実施形態において、ダイオードＤ
１〜Ｄ６を用いたが、ＰＮ接合素子、ショットキー接合
素子等、それと同等の機能を有する素子を用いて実施し
ても良い。
１〜Ｄ６を用いたが、ＰＮ接合素子、ショットキー接合
素子等、それと同等の機能を有する素子を用いて実施し
ても良い。
【００８１】
【発明の効果】以上詳述したように、請求項１乃至５に
記載の発明によれば、大電流用のトランジスタを用いる
ことが無いためヒューズ素子の増加に伴う占有面積の増
大を抑え、ヒューズ素子の仮想切断と通常切断を行うこ
とが可能なトリミング回路を提供することができる。
記載の発明によれば、大電流用のトランジスタを用いる
ことが無いためヒューズ素子の増加に伴う占有面積の増
大を抑え、ヒューズ素子の仮想切断と通常切断を行うこ
とが可能なトリミング回路を提供することができる。
【００８２】請求項４に記載の発明によれば、貫通電流
を無くして消費電流を少なくすることが可能なトリミン
グ回路を提供することができる。請求項５に記載の発明
によれば、複数の被調整素子に対して備えた複数のヒュ
ーズ素子を、任意のヒューズ素子を選択的に切断すると
ともに、該当以外のヒューズ素子にダメージを与えない
トリミング回路を提供することができる。
を無くして消費電流を少なくすることが可能なトリミン
グ回路を提供することができる。請求項５に記載の発明
によれば、複数の被調整素子に対して備えた複数のヒュ
ーズ素子を、任意のヒューズ素子を選択的に切断すると
ともに、該当以外のヒューズ素子にダメージを与えない
トリミング回路を提供することができる。
【図１】 第一実施形態のトリミング回路の回路図であ
る。
る。
【図２】 第二実施形態のトリミング回路の回路図であ
る。
る。
【図３】 第一実施形態の別のトリミング回路の一部回
路図である。
路図である。
【図４】 第二実施形態の別のトリミング回路の一部回
路図である。
路図である。
１２〜１４，３２〜３４ ヒューズ回路 Ｔｒ１〜Ｔｒ３ スイッチ回路としてのトランジスタ Ｒ１〜Ｒ３ 被調整素子としての抵抗 Ｆ１〜Ｆ６ ヒューズ素子としてのポリシリコンヒュー
ズ Ｄ１〜Ｄ６ ダイオード Ｖcc 第１又は第２電源としての高電位電源 ＧＮＤ 第２又は第１電源としてのグランド ＴＴ１〜ＴＴ３ 第１外部端子としてのトリミング端子 ＴＣ１，ＴＣ２ 第２外部端子としてのコントロール端
子 １５，１６ 第１，第２定電流源 Ｒ２１，Ｒ２２ インピーダンス素子としての抵抗
ズ Ｄ１〜Ｄ６ ダイオード Ｖcc 第１又は第２電源としての高電位電源 ＧＮＤ 第２又は第１電源としてのグランド ＴＴ１〜ＴＴ３ 第１外部端子としてのトリミング端子 ＴＣ１，ＴＣ２ 第２外部端子としてのコントロール端
子 １５，１６ 第１，第２定電流源 Ｒ２１，Ｒ２２ インピーダンス素子としての抵抗
Claims (5)
- 【請求項１】 第１の電源と第２の電源の間に接続した
溶断形ヒューズ素子の未切断／切断状態に応じて被調整
素子に接続されたスイッチ回路をオン又はオフするトリ
ミング回路において、 前記ヒューズ素子と、該ヒューズ素子に直列接続したダ
イオードを含むヒューズ回路を、前記ダイオードが前記
第１，第２の電源の電位に対して順方向となるように前
記スイッチ回路と前記第１及び第２電源の少なくとも一
方との間に接続し、 前記ヒューズ回路の両端に接続された第１，第２外部端
子の電位を制御することで、前記ヒューズ素子の仮想切
断と通常切断を可能とした、ことを特徴とするトリミン
グ回路。 - 【請求項２】 前記第１外部端子は、前記スイッチ回路
に接続され、前記ヒューズ素子の仮想切断時に前記スイ
ッチ回路を制御する信号が供給されるトリミング端子で
あり、 前記第２外部端子は、前記ヒューズ素子の仮想切断時に
前記ダイオードが高インピーダンスとなるように前記ト
リミング端子に対する電位を持つ信号が供給されるコン
トロール端子である、ことを特徴とする請求項１に記載
のトリミング回路。 - 【請求項３】 高電位電源から前記スイッチ回路に電流
を供給する第１定電流源と、低電位電源に前記スイッチ
回路から電流を引き抜く第２定電流源と、を備え、 前記第１及び第２定電流源の少なくとも一方と前記スイ
ッチ回路との間に前記ヒューズ回路を接続するととも
に、前記コントロール端子を定電流源とヒューズ回路と
の間に接続した、ことを特徴とする請求項２に記載のト
リミング回路。 - 【請求項４】 前記第１電源と前記スイッチ回路の間に
インピーダンス素子を接続すると共に、前記第２電源と
前記スイッチ回路の間に定電流源及びインピーダンス素
子の少なくとも一方を接続し、 前記ヒューズ回路を前記インピーダンス素子又は定電流
源と前記スイッチ回路との間に接続した、ことを特徴と
する請求項２に記載のトリミング回路。 - 【請求項５】 前記スイッチ回路、ヒューズ回路及びト
リミング端子を複数の被調整素子に対応して複数並列的
に設けるとともに、同一電源側に接続された各スイッチ
回路を同一のコントロール端子に接続し、 前記コントロール端子と前記複数のヒューズ素子のうち
の切断該当以外の素子が接続されるトリミング端子の電
位を前記ダイオードが高インピーダンスとなるように制
御すると共に、該当ヒューズ素子が接続されたトリミン
グ端子の電位を該ヒューズ素子に接続されたダイオード
に順方向電流が流れるように制御することで、任意のヒ
ューズ素子を選択的に通常切断可能とした、ことを特徴
とする請求項１乃至４のうちの何れか１項に記載のトリ
ミング回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11149822A JP2000340656A (ja) | 1999-05-28 | 1999-05-28 | トリミング回路 |
| US09/559,100 US6169393B1 (en) | 1999-05-28 | 2000-04-27 | Trimming circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11149822A JP2000340656A (ja) | 1999-05-28 | 1999-05-28 | トリミング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340656A true JP2000340656A (ja) | 2000-12-08 |
Family
ID=15483465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11149822A Withdrawn JP2000340656A (ja) | 1999-05-28 | 1999-05-28 | トリミング回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6169393B1 (ja) |
| JP (1) | JP2000340656A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004521440A (ja) * | 2001-06-20 | 2004-07-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | １回プログラム可能な（ｏｔｐ）サリサイド構造ポリヒューズアレイ中のアクティブトラックおよびラッチセンスアンプ（コンパレータ）の特性を決定する方法。 |
| JP2006352034A (ja) * | 2005-06-20 | 2006-12-28 | Freescale Semiconductor Inc | ヒューズ回路及び電子回路 |
| WO2007116503A1 (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Limited | 集積回路装置，製造装置および製造方法 |
| JP2008177252A (ja) * | 2007-01-16 | 2008-07-31 | Sharp Corp | 基準電流源回路および赤外線信号処理回路 |
| JP2012244117A (ja) * | 2011-05-24 | 2012-12-10 | Seiko Instruments Inc | トリミング回路及び半導体装置 |
| JP2018022848A (ja) * | 2016-08-05 | 2018-02-08 | 富士電機株式会社 | トリミング回路およびトリミング方法 |
| WO2020235233A1 (ja) * | 2019-05-23 | 2020-11-26 | 富士電機株式会社 | トリミング回路およびトリミング方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6490142B1 (en) * | 2000-10-06 | 2002-12-03 | National Semiconductor Corporation | Fuse protected shunt regulator having improved control characteristics |
| US6522492B1 (en) * | 2000-11-07 | 2003-02-18 | Texas Instruments Incorporated | Write to read switching time trim circuit |
| DE10158494C1 (de) * | 2001-11-29 | 2003-08-07 | Dialog Semiconductor Gmbh | Lade/Entlade-Schutzschaltung |
| US6674316B2 (en) * | 2002-04-12 | 2004-01-06 | Texas Instruments Incorporated | Methods and apparatus for trimming electrical devices |
| US7106120B1 (en) | 2003-07-22 | 2006-09-12 | Sharp Laboratories Of America, Inc. | PCMO resistor trimmer |
| US7084691B2 (en) * | 2004-07-21 | 2006-08-01 | Sharp Laboratories Of America, Inc. | Mono-polarity switchable PCMO resistor trimmer |
| US8094839B2 (en) * | 2009-04-30 | 2012-01-10 | Solid State System Co., Ltd. | Microelectromechanical system (MEMS) device with senstivity trimming circuit and trimming process |
| US8386829B2 (en) * | 2009-06-17 | 2013-02-26 | Macronix International Co., Ltd. | Automatic internal trimming calibration method to compensate process variation |
| ITMI20110844A1 (it) * | 2011-05-13 | 2012-11-14 | St Microelectronics Srl | Circuito elettronico di trimming |
| CN104240763B (zh) * | 2013-06-09 | 2017-09-22 | 中芯国际集成电路制造(上海)有限公司 | 电熔丝电路 |
| JP7370291B2 (ja) * | 2020-03-30 | 2023-10-27 | エイブリック株式会社 | 半導体装置 |
| JP7614869B2 (ja) * | 2021-02-08 | 2025-01-16 | ローム株式会社 | 不揮発性メモリ回路、半導体装置及び不揮発性メモリの読出し方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4338590A (en) * | 1980-01-07 | 1982-07-06 | National Semiconductor Corporation | Multi stage resistive ladder network having extra stages for trimming |
| US4412241A (en) * | 1980-11-21 | 1983-10-25 | National Semiconductor Corporation | Multiple trim structure |
| JPS60182219A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 半導体装置 |
| US4665356A (en) * | 1986-01-27 | 1987-05-12 | National Semiconductor Corporation | Integrated circuit trimming |
| JPH034187A (ja) | 1989-06-01 | 1991-01-10 | Nec Ic Microcomput Syst Ltd | ヒューズトリミング回路 |
| US5047664A (en) * | 1989-07-21 | 1991-09-10 | Advanced Micro Devices, Inc. | Trimming circuit |
| JP3318363B2 (ja) * | 1992-09-02 | 2002-08-26 | 株式会社日立製作所 | 基準電圧発生回路 |
| JP3175981B2 (ja) * | 1992-10-28 | 2001-06-11 | 株式会社東芝 | トリミング回路 |
| JP2639328B2 (ja) | 1993-11-12 | 1997-08-13 | 日本電気株式会社 | トリミング方法及び回路 |
| US5361001A (en) * | 1993-12-03 | 1994-11-01 | Motorola, Inc. | Circuit and method of previewing analog trimming |
| GB2318228B (en) * | 1996-10-09 | 2000-08-09 | Ericsson Telefon Ab L M | Trimming circuit |
| KR100236997B1 (ko) * | 1996-12-05 | 2000-01-15 | 정선종 | 오프셋 트리밍 장치 |
| JP3398564B2 (ja) * | 1997-04-11 | 2003-04-21 | 富士通株式会社 | 半導体装置 |
-
1999
- 1999-05-28 JP JP11149822A patent/JP2000340656A/ja not_active Withdrawn
-
2000
- 2000-04-27 US US09/559,100 patent/US6169393B1/en not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004521440A (ja) * | 2001-06-20 | 2004-07-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | １回プログラム可能な（ｏｔｐ）サリサイド構造ポリヒューズアレイ中のアクティブトラックおよびラッチセンスアンプ（コンパレータ）の特性を決定する方法。 |
| JP2006352034A (ja) * | 2005-06-20 | 2006-12-28 | Freescale Semiconductor Inc | ヒューズ回路及び電子回路 |
| WO2007116503A1 (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Limited | 集積回路装置，製造装置および製造方法 |
| US7652521B2 (en) | 2006-03-31 | 2010-01-26 | Fujitsu Limited | Integrated circuit, and apparatus and method for production thereof |
| JP2008177252A (ja) * | 2007-01-16 | 2008-07-31 | Sharp Corp | 基準電流源回路および赤外線信号処理回路 |
| US7696810B2 (en) | 2007-01-16 | 2010-04-13 | Sharp Kabushiki Kaisha | Reference current source circuit and infrared signal processing circuit |
| JP2012244117A (ja) * | 2011-05-24 | 2012-12-10 | Seiko Instruments Inc | トリミング回路及び半導体装置 |
| JP2018022848A (ja) * | 2016-08-05 | 2018-02-08 | 富士電機株式会社 | トリミング回路およびトリミング方法 |
| WO2020235233A1 (ja) * | 2019-05-23 | 2020-11-26 | 富士電機株式会社 | トリミング回路およびトリミング方法 |
| CN112889151A (zh) * | 2019-05-23 | 2021-06-01 | 富士电机株式会社 | 微调电路和微调方法 |
| JPWO2020235233A1 (ja) * | 2019-05-23 | 2021-10-28 | 富士電機株式会社 | トリミング回路およびトリミング方法 |
| JP7147970B2 (ja) | 2019-05-23 | 2022-10-05 | 富士電機株式会社 | トリミング回路およびトリミング方法 |
| US12033941B2 (en) | 2019-05-23 | 2024-07-09 | Fuji Electric Co., Ltd. | Trimming circuit and trimming method |
Also Published As
| Publication number | Publication date |
|---|---|
| US6169393B1 (en) | 2001-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000340656A (ja) | トリミング回路 | |
| JP4629192B2 (ja) | トリミング回路、調整回路及び半導体装置 | |
| US7629802B2 (en) | Semiconductor device including fuse and method for testing the same capable of suppressing erroneous determination | |
| US7902903B2 (en) | Programmable efuse and sense circuit | |
| JP3807818B2 (ja) | 半導体装置用モード設定回路 | |
| US7633321B2 (en) | Driver circuit; electronic circuit having driver circuit and corresponding method | |
| US5434534A (en) | CMOS voltage reference circuit | |
| US7616417B2 (en) | Semiconductor device including protection circuit and switch circuit and its testing method | |
| TW544683B (en) | Semiconductor device | |
| JP3831894B2 (ja) | 半導体集積回路 | |
| KR100526493B1 (ko) | 구동 능력을 조정할 수 있는 반도체 장치의 출력 회로 | |
| JPH0917195A (ja) | 半導体装置のヒューズシグナチャー回路 | |
| US7668033B2 (en) | Fuse circuit | |
| JP3814589B2 (ja) | スイッチ回路及びバススイッチ回路 | |
| US5153458A (en) | Code setting circuit with fusible thin film resistors | |
| US20040095182A1 (en) | Switch circuit | |
| JPH0774008A (ja) | コード設定回路 | |
| JP3497000B2 (ja) | 半導体回路 | |
| JP2006210670A (ja) | 半導体装置 | |
| JP2005332964A (ja) | 半導体集積回路装置のヒューズ素子回路 | |
| KR20100084726A (ko) | 트리밍 장치 및 트리밍 장치가 형성된 웨이퍼 | |
| JP4620480B2 (ja) | 半導体装置 | |
| US20240386978A1 (en) | Semiconductor integrated circuit | |
| JP2008134687A (ja) | 電圧生成回路 | |
| JP7244180B2 (ja) | 電圧クランプ回路及び集積回路。 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060801 |