JPH0917195A - 半導体装置のヒューズシグナチャー回路 - Google Patents
半導体装置のヒューズシグナチャー回路Info
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- JPH0917195A JPH0917195A JP8171142A JP17114296A JPH0917195A JP H0917195 A JPH0917195 A JP H0917195A JP 8171142 A JP8171142 A JP 8171142A JP 17114296 A JP17114296 A JP 17114296A JP H0917195 A JPH0917195 A JP H0917195A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31702—Testing digital circuits including elements other than semiconductor transistors, e.g. biochips, nanofabrics, mems, chips with magnetic elements
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 パッケージ後に電気的ヒューズ切断を行って
確認作業を実行可能なヒューズシグナチャー回路を提供
する。 【解決手段】 マスタクロックＭＣ及びヒューズ選択信
号ＳＩＧ１〜４に応じてヒューズの切断が可能とされ、
該ヒューズの状態に従い切断状態信号ＰＸ１〜１６を出
力するヒューズ回路３４〜４０と、所定のパッドＰ５に
提供されるシグナチャー電圧を入力してバイアス電圧を
出力するバイアス回路４２と、そのバイアス電圧に従い
オンオフする第１スイッチ５６及び切断状態信号ＰＸ１
〜１６に従いオンオフする第２スイッチ５８とを直列接
続してなり、これらスイッチのオンで、感知電圧を受け
た感知パッドＰ１〜Ｐ４から電流を流す感知回路５４
と、を備えたヒューズシグナチャー回路とする。
確認作業を実行可能なヒューズシグナチャー回路を提供
する。 【解決手段】 マスタクロックＭＣ及びヒューズ選択信
号ＳＩＧ１〜４に応じてヒューズの切断が可能とされ、
該ヒューズの状態に従い切断状態信号ＰＸ１〜１６を出
力するヒューズ回路３４〜４０と、所定のパッドＰ５に
提供されるシグナチャー電圧を入力してバイアス電圧を
出力するバイアス回路４２と、そのバイアス電圧に従い
オンオフする第１スイッチ５６及び切断状態信号ＰＸ１
〜１６に従いオンオフする第２スイッチ５８とを直列接
続してなり、これらスイッチのオンで、感知電圧を受け
た感知パッドＰ１〜Ｐ４から電流を流す感知回路５４
と、を備えたヒューズシグナチャー回路とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、その内部ヒューズの切断状態を確認するためのシ
グナチャー（Signature)回路に関する。
特に、その内部ヒューズの切断状態を確認するためのシ
グナチャー（Signature)回路に関する。
【０００２】
【従来の技術】例えば最近の半導体メモリ装置では、装
置動作モードをチップ上で選択して遂行可能になってい
る。即ち、ページモード、ニブルモード、スタティック
モード等の機能を提供する回路をチップに形成しておい
て、ユーザーの要求に応じていずれかの動作モードをヒ
ューズオプションで選択して使用するようになってい
る。このようなヒューズオプションは、信号の正確な遅
延のための遅延オプション、直流レベルを調整するため
のオプション、不良救済の冗長のためのヒューズオプシ
ョンなどにその適用範囲が拡大している。そして、これ
に伴うヒューズの増加により、所望のヒューズが正確に
切断されたかどうかを確認するためのシステムが必要と
なり、そのためにシグナチャーと呼ばれる回路が使用さ
れてきている。
置動作モードをチップ上で選択して遂行可能になってい
る。即ち、ページモード、ニブルモード、スタティック
モード等の機能を提供する回路をチップに形成しておい
て、ユーザーの要求に応じていずれかの動作モードをヒ
ューズオプションで選択して使用するようになってい
る。このようなヒューズオプションは、信号の正確な遅
延のための遅延オプション、直流レベルを調整するため
のオプション、不良救済の冗長のためのヒューズオプシ
ョンなどにその適用範囲が拡大している。そして、これ
に伴うヒューズの増加により、所望のヒューズが正確に
切断されたかどうかを確認するためのシステムが必要と
なり、そのためにシグナチャーと呼ばれる回路が使用さ
れてきている。
【０００３】図１に、現在のヒューズシグナチャー回路
の構成を示す。このヒューズシグナチャー回路は、電源
電圧Ｖｃｃにつないだヒューズ１０をもち、そしてこの
ヒューズ１０とパッド１２との間に、ダイオード接続の
ＮＭＯＳトランジスタを１以上接続したバイアス回路１
４を設けてなっている。ヒューズ１０はウェーハの状態
で切断可能な例えばポリシリコン等の材質とされ、レー
ザービームを使用して切断される。
の構成を示す。このヒューズシグナチャー回路は、電源
電圧Ｖｃｃにつないだヒューズ１０をもち、そしてこの
ヒューズ１０とパッド１２との間に、ダイオード接続の
ＮＭＯＳトランジスタを１以上接続したバイアス回路１
４を設けてなっている。ヒューズ１０はウェーハの状態
で切断可能な例えばポリシリコン等の材質とされ、レー
ザービームを使用して切断される。
【０００４】ヒューズ１０は、チップに設計される回路
に従って多数形成される。即ち、動作モードを区分する
モードオプション、不良救済のためのロー／カラム冗長
ヒューズボックスなどの数に応じて設けられる。そして
例えば、ロー冗長を行う場合、不良が発生したローアド
レスに関連のヒューズを切断すると共に所定のアドレス
パッドに備えた図１のようなヒューズシグナチャー回路
のヒューズ１０を切断する。このヒューズの切断はレー
ザービームを一般的に利用してウェーハ状態で行われ
る。この後、不良救済の完了を確認するために、前記所
定のアドレスパッドつまりヒューズシグナチャー回路の
パッド１２に所定の電圧を印加し、該パッド１２を通じ
る電流の有無を測定してヒューズ切断を確認する。
に従って多数形成される。即ち、動作モードを区分する
モードオプション、不良救済のためのロー／カラム冗長
ヒューズボックスなどの数に応じて設けられる。そして
例えば、ロー冗長を行う場合、不良が発生したローアド
レスに関連のヒューズを切断すると共に所定のアドレス
パッドに備えた図１のようなヒューズシグナチャー回路
のヒューズ１０を切断する。このヒューズの切断はレー
ザービームを一般的に利用してウェーハ状態で行われ
る。この後、不良救済の完了を確認するために、前記所
定のアドレスパッドつまりヒューズシグナチャー回路の
パッド１２に所定の電圧を印加し、該パッド１２を通じ
る電流の有無を測定してヒューズ切断を確認する。
【０００５】即ち、確認対象のヒューズシグナチャー回
路のパッド１２に、図１の例では“４Ｖtn＋Ｖｃｃ”
（ＶtnはＮＭＯＳトランジスタのしきい値電圧）以上の
電圧を印加してパッド１２の電流を測定する。パッド１
２に“４Ｖtn＋Ｖｃｃ”以上の電圧を印加すると、ヒュ
ーズ１０が切断されていなければパッド１２から電源電
圧Ｖｃｃへ直流電流が流れ、一方、ヒューズ１０が切断
されていればパッド１２から電源電圧Ｖｃｃへの電流は
発生しない。従って、この電流を測定することにより、
所望の回路のヒューズ切断を確認することができる。
路のパッド１２に、図１の例では“４Ｖtn＋Ｖｃｃ”
（ＶtnはＮＭＯＳトランジスタのしきい値電圧）以上の
電圧を印加してパッド１２の電流を測定する。パッド１
２に“４Ｖtn＋Ｖｃｃ”以上の電圧を印加すると、ヒュ
ーズ１０が切断されていなければパッド１２から電源電
圧Ｖｃｃへ直流電流が流れ、一方、ヒューズ１０が切断
されていればパッド１２から電源電圧Ｖｃｃへの電流は
発生しない。従って、この電流を測定することにより、
所望の回路のヒューズ切断を確認することができる。
【０００６】このようなシグナチャー動作により、使用
した冗長回路の確認や、チップのパッドに外部から供給
される信号が正確に入出力されたかどうかも間接的に確
認できる。
した冗長回路の確認や、チップのパッドに外部から供給
される信号が正確に入出力されたかどうかも間接的に確
認できる。
【０００７】
【発明が解決しようとする課題】上記のようなヒューズ
シグナチャー回路は、ウェーハ状態でヒューズ切断して
確認を行うもので、パッケージ後には使用できないとい
う解決課題がある。即ち、パッケージ後はレーザービー
ム切断を使用できないので、ヒューズに数十ミリアンペ
アの電流を流して電気的に切断しなければならないが、
図１に示した回路ではその電流を流すことができないか
らである。
シグナチャー回路は、ウェーハ状態でヒューズ切断して
確認を行うもので、パッケージ後には使用できないとい
う解決課題がある。即ち、パッケージ後はレーザービー
ム切断を使用できないので、ヒューズに数十ミリアンペ
アの電流を流して電気的に切断しなければならないが、
図１に示した回路ではその電流を流すことができないか
らである。
【０００８】図１のヒューズシグナチャー回路で電気的
にヒューズ１０を切断しようとすれば、バイアス回路１
４を構成する各ＮＭＯＳトランジスタのチャネル寸法比
を１００：０．７程度に非常に大きくならなければなら
ない。このようにＮＭＯＳトランジスタのサイズが大き
くなると、数十個にもなるヒューズシグナチャー回路を
チップに形成するのは難しく、また、パッド１２側から
みたトランジスタの接合キャパシタンスが非常に大きく
なってチップの動作特性が低下するという不具合を招
く。
にヒューズ１０を切断しようとすれば、バイアス回路１
４を構成する各ＮＭＯＳトランジスタのチャネル寸法比
を１００：０．７程度に非常に大きくならなければなら
ない。このようにＮＭＯＳトランジスタのサイズが大き
くなると、数十個にもなるヒューズシグナチャー回路を
チップに形成するのは難しく、また、パッド１２側から
みたトランジスタの接合キャパシタンスが非常に大きく
なってチップの動作特性が低下するという不具合を招
く。
【０００９】現在では、冗長などのヒューズオプション
をパッケージ後でも行うことが可能とされているので、
ヒューズシグナチャー回路についてもこの点の改善が望
まれている。そこで本発明は、パッケージ後に電気的ヒ
ューズ切断を行って確認作業を実行可能なヒューズシグ
ナチャー回路の提供を目的とする。
をパッケージ後でも行うことが可能とされているので、
ヒューズシグナチャー回路についてもこの点の改善が望
まれている。そこで本発明は、パッケージ後に電気的ヒ
ューズ切断を行って確認作業を実行可能なヒューズシグ
ナチャー回路の提供を目的とする。
【００１０】
【課題を解決するための手段】この目的のために本発明
によれば、所定の信号入力に応じてヒューズの切断が可
能とされ、該ヒューズの状態に従い切断状態信号を出力
するヒューズ回路と、該ヒューズ回路から出力される切
断状態信号に従い電流パスを形成し、感知電圧を受けた
感知パッドから電流を流す感知回路と、備えることを特
徴としたヒューズシグナチャー回路を提供する。或い
は、所定の信号入力に応じてヒューズの切断が可能とさ
れ、該ヒューズの状態に従い切断状態信号を出力するヒ
ューズ回路と、所定のパッドに提供されるシグナチャー
電圧を入力してバイアス電圧を出力するバイアス回路
と、前記バイアス電圧に従いオンオフする第１スイッチ
及び前記切断状態信号に従いオンオフする第２スイッチ
とを直列接続してなり、これらスイッチのオンで、感知
電圧を受けた感知パッドから電流を流す感知回路と、を
備えることを特徴としたヒューズシグナチャー回路を提
供する。
によれば、所定の信号入力に応じてヒューズの切断が可
能とされ、該ヒューズの状態に従い切断状態信号を出力
するヒューズ回路と、該ヒューズ回路から出力される切
断状態信号に従い電流パスを形成し、感知電圧を受けた
感知パッドから電流を流す感知回路と、備えることを特
徴としたヒューズシグナチャー回路を提供する。或い
は、所定の信号入力に応じてヒューズの切断が可能とさ
れ、該ヒューズの状態に従い切断状態信号を出力するヒ
ューズ回路と、所定のパッドに提供されるシグナチャー
電圧を入力してバイアス電圧を出力するバイアス回路
と、前記バイアス電圧に従いオンオフする第１スイッチ
及び前記切断状態信号に従いオンオフする第２スイッチ
とを直列接続してなり、これらスイッチのオンで、感知
電圧を受けた感知パッドから電流を流す感知回路と、を
備えることを特徴としたヒューズシグナチャー回路を提
供する。
【００１１】ヒューズ回路は、ヒューズと、該ヒューズ
の一端に接続されて電流を提供する電流源手段と、前記
ヒューズの他端に接続され、所定の信号入力に応じオン
オフして前記ヒューズを切断可能な電流を流す切断スイ
ッチと、前記ヒューズの他端における電圧に従い切断状
態信号を出力する出力手段と、から構成することがで
き、感知回路は、ヒューズ回路から出力される切断状態
信号をゲートに受けるＮＭＯＳトランジスタで構成する
ことができる。また、バイアス回路は、所定のパッドに
対し直列接続した１以上のダイオード形トランジスタを
備えてバイアス電圧を出力する構成とすることができ、
特に、所定のパッドに接続したＥＳＤ保護用抵抗からダ
イオード形トランジスタを直列接続するとよい。また更
に、バイアス回路の出力フローティングを防止するフロ
ーティング防止手段を備えておくと好ましい。
の一端に接続されて電流を提供する電流源手段と、前記
ヒューズの他端に接続され、所定の信号入力に応じオン
オフして前記ヒューズを切断可能な電流を流す切断スイ
ッチと、前記ヒューズの他端における電圧に従い切断状
態信号を出力する出力手段と、から構成することがで
き、感知回路は、ヒューズ回路から出力される切断状態
信号をゲートに受けるＮＭＯＳトランジスタで構成する
ことができる。また、バイアス回路は、所定のパッドに
対し直列接続した１以上のダイオード形トランジスタを
備えてバイアス電圧を出力する構成とすることができ、
特に、所定のパッドに接続したＥＳＤ保護用抵抗からダ
イオード形トランジスタを直列接続するとよい。また更
に、バイアス回路の出力フローティングを防止するフロ
ーティング防止手段を備えておくと好ましい。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１３】図２に、本実施形態のヒューズシグナチャ
ー回路に用いるヒューズ回路の構成を示す。ソースに電
源電圧Ｖｃｃを入力しそして基準電圧（Ｖｓｓ）にゲー
トをつないだ電流源のＰＭＯＳトランジスタ２２のドレ
インに、ヒューズ２０が接続されている。このヒューズ
２０の接地側には、基準電圧にソースをつないで切断制
御信号でゲート制御するようにした切断スイッチである
ＮＭＯＳトランジスタ２４のドレインが接続されてい
る。切断制御信号は、マスタクロックＭＣとヒューズ選
択信号ＳＩＧｉ（ｉ＝０，１，２，３，…）の活性化
（論理“ロウ”）に応答するＮＯＲゲート２６から出力
される。マスタクロックＭＣはチップに電源電圧Ｖｃｃ
が供給されると論理“ロウ”に活性化する信号で、ヒュ
ーズ選択信号ＳＩＧｉはヒューズ２０を選択するための
デコーディング信号である。つまり、マスタクロックＭ
Ｃ及びヒューズ選択信号ＳＩＧｉが活性入力されること
でＮＯＲゲート２６から論理“ハイ”の切断制御信号が
出力され、これによりＮＭＯＳトランジスタ２４が導通
することになる。
ー回路に用いるヒューズ回路の構成を示す。ソースに電
源電圧Ｖｃｃを入力しそして基準電圧（Ｖｓｓ）にゲー
トをつないだ電流源のＰＭＯＳトランジスタ２２のドレ
インに、ヒューズ２０が接続されている。このヒューズ
２０の接地側には、基準電圧にソースをつないで切断制
御信号でゲート制御するようにした切断スイッチである
ＮＭＯＳトランジスタ２４のドレインが接続されてい
る。切断制御信号は、マスタクロックＭＣとヒューズ選
択信号ＳＩＧｉ（ｉ＝０，１，２，３，…）の活性化
（論理“ロウ”）に応答するＮＯＲゲート２６から出力
される。マスタクロックＭＣはチップに電源電圧Ｖｃｃ
が供給されると論理“ロウ”に活性化する信号で、ヒュ
ーズ選択信号ＳＩＧｉはヒューズ２０を選択するための
デコーディング信号である。つまり、マスタクロックＭ
Ｃ及びヒューズ選択信号ＳＩＧｉが活性入力されること
でＮＯＲゲート２６から論理“ハイ”の切断制御信号が
出力され、これによりＮＭＯＳトランジスタ２４が導通
することになる。
【００１４】ＮＭＯＳトランジスタ２４が導通すると、
ＰＭＯＳトランジスタ２２−ヒューズ２０−ＮＭＯＳト
ランジスタ２４を通じて電源電圧Ｖｃｃによる電流が流
れ、この電流を数十ミリアンペアのレベルとすることで
ヒューズ２０が電気的に切断される。ヒューズ２０が切
断されると出力手段であるインバータ３０の入力が論理
“ロウ”レベルになるので、論理“ハイ”の切断状態信
号ＰＸｉが出力される。即ち、このヒューズ回路は、マ
スタクロックＭＣとヒューズ選択信号ＳＩＧｉの活性化
でヒューズ２０を切断し、インバータ３０から論理“ハ
イ”の切断状態信号ＰＸｉを出力することになる。尚、
トランジスタ２８，３２はラッチ用である。
ＰＭＯＳトランジスタ２２−ヒューズ２０−ＮＭＯＳト
ランジスタ２４を通じて電源電圧Ｖｃｃによる電流が流
れ、この電流を数十ミリアンペアのレベルとすることで
ヒューズ２０が電気的に切断される。ヒューズ２０が切
断されると出力手段であるインバータ３０の入力が論理
“ロウ”レベルになるので、論理“ハイ”の切断状態信
号ＰＸｉが出力される。即ち、このヒューズ回路は、マ
スタクロックＭＣとヒューズ選択信号ＳＩＧｉの活性化
でヒューズ２０を切断し、インバータ３０から論理“ハ
イ”の切断状態信号ＰＸｉを出力することになる。尚、
トランジスタ２８，３２はラッチ用である。
【００１５】図３に、上記ヒューズ回路を用いたヒュー
ズシグナチャー回路を示す。ヒューズ回路３４，３６，
３８，４０が図２に示した構成のヒューズ回路で、マス
タクロックＭＣとヒューズ選択信号ＳＩＧ１〜４の活性
化でヒューズ切断が行われ、ヒューズ状態を示す切断状
態信号ＰＸ１，４，８，１６をそれぞれ出力する。そし
て、ヒューズ回路３４〜４０から出力される切断状態信
号ＰＸ１〜１６は、それぞれ対応する感知回路５４へ入
力される。
ズシグナチャー回路を示す。ヒューズ回路３４，３６，
３８，４０が図２に示した構成のヒューズ回路で、マス
タクロックＭＣとヒューズ選択信号ＳＩＧ１〜４の活性
化でヒューズ切断が行われ、ヒューズ状態を示す切断状
態信号ＰＸ１，４，８，１６をそれぞれ出力する。そし
て、ヒューズ回路３４〜４０から出力される切断状態信
号ＰＸ１〜１６は、それぞれ対応する感知回路５４へ入
力される。
【００１６】例えば、選択した動作モードに対応するの
がヒューズ回路３４で、そのヒューズオプションでヒュ
ーズ回路３４に対するヒューズ選択信号ＳＩＧ１のみが
活性入力され、切断状態信号ＰＸ１が論理“ハイ”、他
の切断状態信号ＰＸ４，ＰＸ８，ＰＸ１６が論理“ロ
ウ”となるものとして説明する。
がヒューズ回路３４で、そのヒューズオプションでヒュ
ーズ回路３４に対するヒューズ選択信号ＳＩＧ１のみが
活性入力され、切断状態信号ＰＸ１が論理“ハイ”、他
の切断状態信号ＰＸ４，ＰＸ８，ＰＸ１６が論理“ロ
ウ”となるものとして説明する。
【００１７】設定モードの確認に際して、この例の場合
“５Ｖth”以上のシグナチャー電圧がパッドＰ５に加え
られ、バイアス回路４２へ提供される。これにより、抵
抗４８から直列接続した本例では５個のダイオード形Ｎ
ＭＯＳトランジスタからなるトランジスタアレー４６が
導通する。尚、パッドＰ５に接続した抵抗４８はＥＳＤ
保護のためのものである。このようにしてバイアス回路
４２が動作すると、その出力ノード４４から論理“ハ
イ”のバイアス電圧（トランジスタ５６のしきい値電圧
以上）が出力され、この出力ノード４４の電圧は、感知
パッドＰ１〜４から基準電圧へ直列接続した第１、第２
スイッチのＮＭＯＳトランジスタ５６，５８からなる感
知回路５４のＮＭＯＳトランジスタ５６のゲートへ印加
される。このときの他方のＮＭＯＳトランジスタ５８の
ゲートには、ヒューズ回路３４〜４０による切断状態信
号ＰＸ１〜１６が印加される。
“５Ｖth”以上のシグナチャー電圧がパッドＰ５に加え
られ、バイアス回路４２へ提供される。これにより、抵
抗４８から直列接続した本例では５個のダイオード形Ｎ
ＭＯＳトランジスタからなるトランジスタアレー４６が
導通する。尚、パッドＰ５に接続した抵抗４８はＥＳＤ
保護のためのものである。このようにしてバイアス回路
４２が動作すると、その出力ノード４４から論理“ハ
イ”のバイアス電圧（トランジスタ５６のしきい値電圧
以上）が出力され、この出力ノード４４の電圧は、感知
パッドＰ１〜４から基準電圧へ直列接続した第１、第２
スイッチのＮＭＯＳトランジスタ５６，５８からなる感
知回路５４のＮＭＯＳトランジスタ５６のゲートへ印加
される。このときの他方のＮＭＯＳトランジスタ５８の
ゲートには、ヒューズ回路３４〜４０による切断状態信
号ＰＸ１〜１６が印加される。
【００１８】そして、感知パッドＰ１〜４に例えば電源
電圧Ｖｃｃの感知電圧を供給すると、バイアス回路４２
によるバイアス電圧をゲートに受ける感知回路５４のＮ
ＭＯＳトランジスタ５６は導通しているので、ヒューズ
回路３４による論理“ハイ”の切断状態信号ＰＸ１をゲ
ートに受けて感知回路５４のＮＭＯＳトランジスタ５８
が導通すれば電流パスが形成され、感知パッドＰ１を通
して直流電流が流れることになる。一方、ヒューズ回路
３６〜４０による切断状態信号ＰＸ４〜１６は論理“ロ
ウ”なので、感知回路５４のＮＭＯＳトランジスタ５８
はオフしており、感知パッドＰ２〜４では電流が流れな
い。即ちこの場合、感知パッドＰ１〜Ｐ４を通じる電流
を測定すると、パッドＰ１でのみ電流が測定される。
電圧Ｖｃｃの感知電圧を供給すると、バイアス回路４２
によるバイアス電圧をゲートに受ける感知回路５４のＮ
ＭＯＳトランジスタ５６は導通しているので、ヒューズ
回路３４による論理“ハイ”の切断状態信号ＰＸ１をゲ
ートに受けて感知回路５４のＮＭＯＳトランジスタ５８
が導通すれば電流パスが形成され、感知パッドＰ１を通
して直流電流が流れることになる。一方、ヒューズ回路
３６〜４０による切断状態信号ＰＸ４〜１６は論理“ロ
ウ”なので、感知回路５４のＮＭＯＳトランジスタ５８
はオフしており、感知パッドＰ２〜４では電流が流れな
い。即ちこの場合、感知パッドＰ１〜Ｐ４を通じる電流
を測定すると、パッドＰ１でのみ電流が測定される。
【００１９】以上のように、所定のパッドＰ１〜Ｐ５に
電圧を加えた際の各パッドで測定される電流の有無によ
りチップの動作モードを確認できる。従ってこれをメモ
リ装置に適用すれば、電気的切断可能なヒューズを使用
する全回路について、そのヒューズ切断をシグナチャー
回路で確認でき、その適用範囲を拡大することができ
る。
電圧を加えた際の各パッドで測定される電流の有無によ
りチップの動作モードを確認できる。従ってこれをメモ
リ装置に適用すれば、電気的切断可能なヒューズを使用
する全回路について、そのヒューズ切断をシグナチャー
回路で確認でき、その適用範囲を拡大することができ
る。
【００２０】尚、図３中に示すＮＭＯＳトランジスタ５
０，５２はオン抵抗を非常に大きくしたもので、電源投
入時に供給される電源電圧Ｖｃｃによって導通し、ノー
ド４４のフローティングを防止するためのフローティン
グ防止手段である。この手段は、チップの動作状態でノ
ード４４に発生し得るノイズを除去するために有用であ
る。
０，５２はオン抵抗を非常に大きくしたもので、電源投
入時に供給される電源電圧Ｖｃｃによって導通し、ノー
ド４４のフローティングを防止するためのフローティン
グ防止手段である。この手段は、チップの動作状態でノ
ード４４に発生し得るノイズを除去するために有用であ
る。
【００２１】
【発明の効果】本発明によるヒューズシグナチャー回路
は、パッケージ後の電気的ヒューズ切断によって確認作
業を行えるので、特に、メモリ製品の動作モード別分類
を行いやすく、また、パッケージ後にも冗長確認等を行
えるため製品の信頼性を向上させる利点がある。
は、パッケージ後の電気的ヒューズ切断によって確認作
業を行えるので、特に、メモリ製品の動作モード別分類
を行いやすく、また、パッケージ後にも冗長確認等を行
えるため製品の信頼性を向上させる利点がある。
【図１】従来のヒューズシグナチャー回路の回路図。
【図２】本発明によるヒューズシグナチャー回路に用い
るヒューズ回路の回路図。
るヒューズ回路の回路図。
【図３】本発明によるヒューズシグナチャー回路の回路
図。
図。
３４，３６，３８，４０ ヒューズ回路 ４２ バイアス回路 ５４ 感知回路 Ｐ１，Ｐ２，Ｐ３，Ｐ４ 感知パッド ＰＸｉ（ＰＸ１，ＰＸ４，ＰＸ８，ＰＸ１６） 切断状
態信号 ＭＣ マスタクロック ＳＩＧｉ（ＳＩＧ１，ＳＩＧ２，ＳＩＧ３，ＳＩＧ４）
ヒューズ選択信号
態信号 ＭＣ マスタクロック ＳＩＧｉ（ＳＩＧ１，ＳＩＧ２，ＳＩＧ３，ＳＩＧ４）
ヒューズ選択信号
Claims (7)
- 【請求項１】 所定の信号入力に応じてヒューズの切断
が可能とされ、該ヒューズの状態に従い切断状態信号を
出力するヒューズ回路と、該ヒューズ回路から出力され
る切断状態信号に従い電流パスを形成し、感知電圧を受
けた感知パッドから電流を流す感知回路と、備えること
を特徴とする半導体装置のヒューズシグナチャー回路。 - 【請求項２】 ヒューズ回路は、ヒューズと、該ヒュー
ズの一端に接続されて電流を提供する電流源手段と、前
記ヒューズの他端に接続され、所定の信号入力に応じオ
ンオフして前記ヒューズを切断可能な電流を流す切断ス
イッチと、前記ヒューズの他端における電圧に従い切断
状態信号を出力する出力手段と、から構成される請求項
１記載のヒューズシグナチャー回路。 - 【請求項３】 感知回路は、ヒューズ回路から出力され
る切断状態信号をゲートに受けるＮＭＯＳトランジスタ
で構成される請求項１記載のヒューズシグナチャー回
路。 - 【請求項４】 所定の信号入力に応じてヒューズの切断
が可能とされ、該ヒューズの状態に従い切断状態信号を
出力するヒューズ回路と、所定のパッドに提供されるシ
グナチャー電圧を入力してバイアス電圧を出力するバイ
アス回路と、前記バイアス電圧に従いオンオフする第１
スイッチ及び前記切断状態信号に従いオンオフする第２
スイッチとを直列接続してなり、これらスイッチのオン
で、感知電圧を受けた感知パッドから電流を流す感知回
路と、を備えることを特徴とする半導体装置のヒューズ
シグナチャー回路。 - 【請求項５】 バイアス回路は、所定のパッドに対し直
列接続した１以上のダイオード形トランジスタを備えて
バイアス電圧を出力する請求項４記載のヒューズシグナ
チャー回路。 - 【請求項６】 所定のパッドに接続したＥＳＤ保護用抵
抗からダイオード形トランジスタが直列接続される請求
項５記載の電気ヒューズ用シグナチャー回路。 - 【請求項７】 バイアス回路の出力フローティングを防
止するフローティング防止手段を備える請求項４〜６の
いずれか１項に記載のヒューズシグナチャー回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950018973A KR0149259B1 (ko) | 1995-06-30 | 1995-06-30 | 반도체 메모리 장치의 퓨즈 시그너쳐 회로 |
| KR1995P18973 | 1995-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917195A true JPH0917195A (ja) | 1997-01-17 |
| JP2872119B2 JP2872119B2 (ja) | 1999-03-17 |
Family
ID=19419377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8171142A Expired - Fee Related JP2872119B2 (ja) | 1995-06-30 | 1996-07-01 | 半導体装置のヒューズシグナチャー回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5818285A (ja) |
| JP (1) | JP2872119B2 (ja) |
| KR (1) | KR0149259B1 (ja) |
| DE (1) | DE19625904C2 (ja) |
| GB (1) | GB2302953B (ja) |
| TW (1) | TW358945B (ja) |
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Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100287541B1 (ko) | 1998-05-29 | 2001-04-16 | 윤종용 | 반도체 메모리 장치의 리던던시 디코더 인에이블회로 |
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1995
- 1995-06-30 KR KR1019950018973A patent/KR0149259B1/ko not_active Expired - Fee Related
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- 1996-06-26 US US08/668,346 patent/US5818285A/en not_active Expired - Lifetime
- 1996-06-27 DE DE19625904A patent/DE19625904C2/de not_active Expired - Fee Related
- 1996-06-27 GB GB9613518A patent/GB2302953B/en not_active Expired - Fee Related
- 1996-07-01 JP JP8171142A patent/JP2872119B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| TW358945B (en) | 1999-05-21 |
| DE19625904A1 (de) | 1997-01-02 |
| KR970003328A (ko) | 1997-01-28 |
| KR0149259B1 (ko) | 1998-10-15 |
| GB2302953B (en) | 1998-02-04 |
| GB9613518D0 (en) | 1996-08-28 |
| JP2872119B2 (ja) | 1999-03-17 |
| US5818285A (en) | 1998-10-06 |
| GB2302953A (en) | 1997-02-05 |
| DE19625904C2 (de) | 2002-08-01 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090108 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100108 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110108 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120108 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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