JP2000340660A

JP2000340660A - Ｌｓｉのマクロ間接続検証システム及びその方法並びに制御プログラム記録媒体

Info

Publication number: JP2000340660A
Application number: JP11147465A
Authority: JP
Inventors: Masahiro Saito; 雅弘齋藤
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1999-05-27
Filing date: 1999-05-27
Publication date: 2000-12-08
Anticipated expiration: 2019-05-27
Also published as: JP3586587B2

Abstract

(57)【要約】【課題】検証対象からネットリストだけを抽出する工
数、テストパタンを作成する工数、出力パタンから検証
対象が正しく接続されているか解析する工数等を必要と
せず、マクロ間接続の正当性を短時間で行うことが可能
なＬＳＩのマクロ間接続検証方式を得る。【解決手段】マクロ間接続検証を行うときに、マクロ
間の接続を定義する表1001と検証対象201 とを、マクロ
間チェックプログラム1004を用いて比較し、検証対象が
マクロ間の接続を表すテーブルとおりになっているか検
証した結果を、ファイル形式1002で出力する。よって検
証対象からネットリストだけを抽出する工数や、テスト
パタンを作成する工数や、出力パタンから検証対象が正
しく接続されているか解析する工数等を必要としないの
で、より短時間でマクロ間の接続の正当性が確認でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＬＳＩのマクロ間接
続検証システム及びその方法並びに制御プログラム記録
媒体に関し、特に階層設計手法を用いて階層的に設計さ
れて、複数の回路ブロック（マクロ）から構成されるＬ
ＳＩにおけるマクロ間の接続の正当性を検証するマクロ
間接続検証方式に関するものである。

【０００２】

【従来の技術】ＬＳＩの階層設計手法は、例えば、最下
層の論理ゲートレベルを組み立ててセルレベルとし、こ
のセルレベルを組み立ててマクロレベルとし、このマク
ロレベルを組み立ててチップレベルとしていくものであ
る（図１参照）。この階層設計手法において、各レベル
の組み立て時に、機能確認試験が実施されるが、この試
験の一つにマクロ間接続の正当性を確認する試験があ
る。

【０００３】従来のマクロ間接続の正当性を確認する方
法としては、テストパタンを用いる方法や、特開平１０
−３２６３０１号公報に開示されるような方法がある。
前者のテストパタンを用いる方式では、ＬＳＩ設計時に
設計した回路の動作が正しいか解析するために、それと
相似であるように設計されたプログラムを用いてシミュ
レーションを行い、このシミュレーション出力結果が正
しいことが確認できれば、マクロ間の接続も正しいとす
る方法である。

【０００４】図１３はこのテストパタンを用いる方式の
構成を示すブロック図である。図１３の２０１はマクロ
間接続の正当性を確認しようとしている回路図であり、
２０２は、ＬＳＩ設計時に設計した回路が正しいか解析
するために、それと相似であるように設計されたプログ
ラムであり、パソコンまたはワークステーション上で動
作するものである。２０３は、検証対象が正しいか解析
するためにシミュレータへ入力する信号である。この場
合、ＬＳＩ内のマクロ間接続すべてを検証するパタンを
作成するのは困難であり、作成できたとしても、膨大な
工数が必要となる。

【０００５】２０４はシミュレータを用いて検証対象に
パタンを入力しシミュレーションを実行したときに出力
される信号である。２０５は、検証を行おうとしている
人間が出力パタンを目視により仕様通りに出力されてい
るか確認するためのものであり、この場合、出力される
パタンは膨大な長さであるため、目視で確認するには膨
大な工数が必要となる。２０６は、出力パタンをモニタ
した結果からマクロとマクロが仕様通りに接続されてい
るかを示すものであって、表形式でファイルを作成する
ものである。

【０００６】図１４は図１３に示したテストパタンを用
いる方式の動作を示すフローチャートである。図１４に
示すように、先ずＬＳＩ内のマクロ間接続全てを検証す
るパタンを作成し（ステップ３０１）、検証対象と入力
パタンとをシミュレータに入力して（ステップ３０２）
シミュレーションを実行する。シミュレーション結果を
解析し（ステップ３０３）、検証対象が正しいか判断す
る（ステップ３０５）。もし、間違いがある場合、検証
対象を修正し（ステップ３０４）、ステップ３０２から
やり直すようになっている。

【０００７】後者の特開平１０−３２６３０１号公報に
開示に記載されているＬＳＩ試験方式は、マクロ間接続
を行っているネットリストのみを抽出し、そのネットリ
ストを用いてシミュレーションを実行することで、マク
ロ間接続の正当性を検証する方法である。図１５はこの
ＬＳＩ試験方式の構成を示すブロック図であり、図１３
と同等部分は同一符号にて示されている。図１５の２０
１はマクロ間接続の正当性を確認しようとしている回路
図であり、４０１は検証対象のマクロの入力端子を出力
外部端子に、出力端子を入力外部端子に夫々置換えるこ
とにより、検証対象からネットリストのみを抽出するも
のである。

【０００８】４０２は、マクロ間接続検証が簡単に行え
るような信号を作成するものであり、例えば、各端子ご
と時間的なズレを以てその論理が順次反転するようなテ
スト信号を作成する。２０２は、ＬＳＩ設計時に設計し
た回路が正しいか解析するために、それと相似であるよ
うに設計されたプログラムであり、パソコンまたはワー
クステーション上で動作するものである。４０３はシミ
ュレータを用いて検証対象にパタンを入力してシミュレ
ーションを実行したときに、出力される信号である。

【０００９】４０４は検証を行おうとしている人間が、
出力パタンを目視により仕様通りに出力されているか確
認するためのものであり、出力されるパタンは単純なも
のであるため、テストパタンを用いて接続検証を行う場
合（前者の従来技術の場合）より短い工数で確認可能で
ある。２０６は、信号をモニタした結果からマクロとマ
クロが仕様通りに接続されているかを示すものであり、
表形式でファイルを作成する。

【００１０】図１６はこのＬＳＩ試験方式の動作を示す
フローチャートである。図１６に示すように、先ずＬＳ
Ｉ内のマクロ間接続が簡単に検証可能なテストパタンを
作成する（ステップ５０１）。検証対象のマクロの入力
端子を出力外部端子に、出力端子を入力外部端子に夫々
置換えることにより、検証対象からネットリストのみを
抽出する（ステップ５０２）。ネットリストのみを抽出
した回路図と簡単なテストパタンをシミュレータに入力
し（ステップ５０３）、出力した結果を解析（ステップ
５０４）することで、検証対象が正しいか判断する（ス
テップ５０６）。もし、間違いがある場合、検証対象を
修正し（ステップ５０５）、ステップ５０２からやり直
す。

【００１１】

【発明が解決しようとする課題】図１３，１４にて説明
した前者の従来技術においては、多大な工数が必要とな
ることである。その理由は、各マクロの規模の増大から
シミュレーション実行時間が増大し、またマクロ間接続
数が非常に多くなっているため、上位マクロを検証する
テストパタンの作成や解析が難しくなり、よって、多大
の時間を要してしまうのからである。

【００１２】図１５，１６にて説明した後者の従来技術
においては、検証対象を変更する工数が必要となること
である。その理由は、検証対象からマクロ部分を取除
き、ネットリストだけを抽出しなければならないためで
ある。また、この後者の従来技術の問題点は、入力テス
トパタンを作成する工数が必要となることである。その
理由は、シミュレーションを実行しマクロ間接続の正当
性を検証するようになっているからである。

【００１３】更にこの後者の従来技術の問題点は、出力
パタンから検証対象が正しく接続されているか解析する
工数を必要となることである。その理由は、シミュレー
ションを実行しマクロ間接続の正当性を確認する出力結
果がパタン形式であるからである。

【００１４】本発明の目的は、検証対象からネットリス
トだけを抽出する工数、テストパタンを作成する工数、
出力パタンから検証対象が正しく接続されているか解析
する工数等を必要とせず、マクロ間接続の正当性を短時
間で行うことが可能なＬＳＩのマクロ間接続検証システ
ム及びその方法並びに制御プログラム記録媒体を提供す
ることである。

【００１５】

【課題を解決するための手段】本発明によれば、複数の
回路ブロック（マクロ）から構成されるＬＳＩにおける
前記マクロ間の接続の正当性を検証するマクロ間接続検
証システムであって、前記マクロ間の各接続関係が予め
定義されて格納された接続関係テーブルと、検証対象の
ＬＳＩの回路情報を読込んでマクロ間の各接続関係を生
成する検証対象マクロ間接続関係生成手段と、この生成
された検証対象のマクロ間の各接続関係と、前記接続関
係テーブルの対応するマクロ間の接続関係とを互いに比
較してこれ等比較結果を出力する比較チェック手段とを
含むことを特徴とするマクロ間接続検証システムが得ら
れる。

【００１６】そして、前記ＬＳＩを構成する各ゲートの
入出力端子情報を予め格納したメモリを含み、前記検証
対象マクロ間接続関係生成手段は、前記検証対象の回路
にゲートが存在する場合、このゲートの入出力端子情報
を前記メモリから読出してこの入出力端子情報に従って
前記マクロ間の各接続関係を生成するようにしたことを
特徴とする。

【００１７】更に他の例としては、前記検証対象マクロ
間接続関係生成手段は、前記検証対象の回路にゲートが
存在する場合、このゲートを飛び越して前記マクロ間の
各接続関係を生成するようにしたことを特徴とする。

【００１８】本発明によれば、複数の回路ブロック（マ
クロ）から構成されるＬＳＩにおける前記マクロ間の接
続の正当性を検証するマクロ間接続検証方法であって、
予め定義されてテーブルに格納されている前記マクロ間
の各接続関係を読込む第一のステップと、検証対象のＬ
ＳＩの回路情報を読込んでマクロ間の各接続関係を生成
する第二のステップと、この生成された検証対象のマク
ロ間の各接続関係と、前記テーブルから読込また対応す
るマクロ間の接続関係とを互いに比較してこれ等比較結
果を出力する第三のステップとを含むことを特徴とする
マクロ間接続検証方法が得られる。

【００１９】そして、前記第二のステップにおいて、前
記検証対象の回路にゲートが存在する場合、予めメモリ
に格納されている前記ゲートの入出力端子情報を読出し
てこの入出力端子情報に従って前記マクロ間の各接続関
係を生成するようにしたことを特徴とする。

【００２０】更に他の例として、前記第二のステップに
おいて、前記検証対象の回路にゲートが存在する場合、
このゲートを飛び越して前記マクロ間の各接続関係を生
成するようにしたことを特徴とする。

【００２１】本発明によれば、複数の回路ブロック（マ
クロ）から構成されるＬＳＩにおける前記マクロ間の接
続の正当性を検証するマクロ間接続検証方法の制御プロ
グラムを記録した記録媒体であって、前記プログラム
は、予め定義されてテーブルに格納されている前記マク
ロ間の各接続関係を読込むステップと、検証対象のＬＳ
Ｉの回路情報を読込んでマクロ間の各接続関係を生成す
るステップと、この生成された検証対象のマクロ間の各
接続関係と、前記テーブルから読込また対応するマクロ
間の接続関係とを互いに比較してこれ等比較結果を出力
するステップとを含むことを特徴とする記録媒体が得ら
れる。

【００２２】本発明の作用を述べる。期待するマクロ間
の接続が予め記述してあるテーブルと検証対象の回路と
を比較することにより、マクロ間接続の正当性を検証し
その検証結果を出力するものである。より具体的には、
マクロ間の接続を予め定義してテーブルに格納してお
き、この定義されたマクロ間の接続と、検証対象の対応
するマクロ間の接続とを、マクロ間チェックプログラム
を用いて比較し、検証対象が期待するとおりの接続にな
っているか検証した結果を記述ファイルにより出力する
ようになっている。

【００２３】マクロ間接続検証を行うときに、マクロ間
の接続を定義するテーブルと検証対象とを、マクロ間チ
ェックプログラムを用いて比較し、検証対象がマクロ間
の接続を表すテーブルとおりになっているか検証した結
果を、ファイル形式で出力するようにしたので、検証対
象からネットリストだけを抽出する工数や、テストパタ
ンを作成する工数や、出力パタンから検証対象が正しく
接続されているか解析する工数等を必要としない。よっ
て、より短時間でマクロ間の接続の正当性が確認でき
る。

【００２４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の検証
対象となる回路図であり、マクロ（回路ブロックまたは
モジュール）Ａ、マクロＢ、マクロＣ、マクロＤ、ゲー
ト１、ゲート２、１〜１''''は上位マクロの入力端子、
２〜２''''' は上位マクロの出力端子から構成されてい
る。検証対象は、マクロとマクロとの間の接続や、マク
ロと外部端子との間の接続が、仕様通りに接続されてい
るか確認することとする。尚、本例では、検証対象とし
て回路図を使用しているが、その他にネットリスト（Ｅ
ＤＩＦファイルなど）、Hardware Description Languag
e （ＶＨＤＬファイルなど）等の回路情報を用いること
ができる。

【００２５】図２は本発明で用いられる接続関係を表す
テーブルの例である。図２において、６０１はマクロＡ
の出力端子AO_1とマクロＢの入力端子BI_1とが、６０２
は外部端子1'''とマクロＤの入力端子DI_3とが、６０３
はマクロＡの出力端子AO_2とマクロＤの入力端子DI_3と
が、６０４はマクロＢの出力端子BO_1と外聞端子２と
が、６０５は外部端子1'''' とマクロＣの入力端子CIと
_2が、夫々接続されていなければならないことを示して
いる。

【００２６】図３は本発明で用いられれているゲートの
形状を表す図である。ここでは、簡単化のために本発明
の検証対象である図１に示した回路図で用いられている
ゲート１（Ｆ３３２）及びゲート２（Ｆ１０１）のみを
示す。

【００２７】図４は本発明で用いられているゲートの情
報が記述されているゲート情報メモリの内容である。図
４は図３で示したゲートの形状から作成したものであ
る。図４において、８０１は、ゲートＦ１０１の入力端
子Ｈ０１からの信号が出力端子Ｎ０２に、８０２は、ゲ
ートＦ３３２の入力端子Ｈ０１が出力端子Ｎ０１に、８
０３は、ゲートＦ３３２の入力端子Ｈ０２が出力端子Ｎ
０１に、夫々影響を及ぼすことを表している。尚、この
ゲート情報メモリは一度作成すれば良く、検証を行う度
に毎回作成する必要はないものである。

【００２８】図５は本発明で検証した結果を出力した表
の一例を示している。図５において、９０１〜９０４は
検証対象となる回路図と接続関係を表すテーブルの内容
とが一致していることを表し、９０５は検証対象となる
回路図と接続関係を表すテーブルの内容とが一致してい
ないことを表している。

【００２９】図６は本発明の実施の形態の構成を示すブ
ロック図である。パソコンまたはワークステーション上
で動作する本発明のマクロ間チェックプログラム１００
４は、検証対象２０１（図１の回路図参照）と、予め作
成していたゲート情報メモリ１００３（図４の内容参
照）と、接続関係を表すテーブル（表）１００１（図２
の内容参照）とを読込んで検証を行い、この検証結果１
００２（図５の内容参照）を出力するものである。

【００３０】次に、図７〜図９のフローチャートを参照
して本実施の形態の動作について詳細に説明する。図７
を参照すると、マクロ間の接続が記述してあるテーブル
を一行読込む（ステップ１１０１）。この読込んだ部分
から、検証対象の接続元や接続先を判断し（ステップ１
１０２や１１０３）、接続元（ステップ１１０４）や接
続先（ステップ１１０５）をメモリに保存する。

【００３１】図８を参照すると、検証対象の回路図を読
込む（ステップ１２０１）。この読込んだ回路図の中か
ら図７のステップ１１０４で読込んだ接続元を見つけ出
し、その端子から調査を開始する（ステップ１２０
２）。接続元の端子から信号をたどり途中にゲートがあ
るか確認する（ステップ１２０３）。ゲートがある場
合、ゲート情報メモリ１００３から接続先を調査する
（ステップ１２０４）。この接続先から信号をたどりゲ
ートがあるか確認を行う（ステップ１２０３）。これを
ゲート以外のマクロや外部端子にたどり着くまで繰り返
す。マクロや外部端子があった場合、接続先を保存する
（ステップ１２０６）。

【００３２】図９を参照すると、マクロ間の接続が記述
してあるテーブル（図７のステップ１１０４と１１０
５）と検証対象の回路図（図８のステップ１２０２と１
２０６）が一致しているか比較を行う（ステップ１３０
１）。比較の結果、同じものだった場合ＯＫと出力し、
一致しない場合ＮＧと出力する（図５の内容参照）。

【００３３】図９のステップ１３０２において、マクロ
間の接続が記述してあるテーブルを最後まで読込んだか
判断する。最後まで読み終わった場合には終了となり、
読み終わらない場合には最初（図７のステップ１１０
１）から繰り返す。

【００３４】次に、具体的な実施例を用いて本実施の形
態の動作を説明する。図２の６０３の場合について説明
する。図７に示すように、マクロ間の接続が記述してあ
るテーブルから一行（図２の６０３）読込みを行う。そ
の結果、マクロＡの出力端子AO_2と、マクロＤの入力端
子DI_3とが接続されているか、検証を実行する。

【００３５】図８に示すように、検証対象の回路図（図
１）を読込む。マクロ間の接続が記述してある表から読
込んだ接続元（マクロＡの出力端子AO_2）から調査を開
始し、信号をたどるとゲート１がある。ゲート情報メモ
リ（図４の８０２）から入力端子（Ｈ０１）と出力端子
（Ｎ０１）の関係を読込む。ゲート１の出力端子から信
号をたどると接続先はマクロＤの入力端子DI_3であるこ
とがわかる。

【００３６】図９に示すように、マクロ間の接続が記述
してある表から読込んだ接続元と接続先とは、マクロＡ
の出力端子AO_2とマクロＤの入力端子DI_3とであり、回
路図から読込んだ接続元と接続先とは、マクロＡの出力
端子AO_2とマクロＤの入力端子DI_3とである。よって、
検証結果をＯＫと出力する（図５の９０３）。この動作
をマクロ間の接続が記述してある表の最後まで繰り返
す。

【００３７】次に、本発明の第２の実施の形態について
図１０〜図１２のフローチャートを参照して詳細に説明
する。第１の実施の形態では、マクロ間の接続が記述し
てある表を基準に、回路図と比較を行いつつ検証を行っ
ているが、この第２の実施の形態では、検証対象の回路
図を基準に、全ての接続の調査が終わってから、マクロ
間の接続が記述してある表と比較を行うものである。

【００３８】図１０を参照すると、検証対象の回路図を
読込む（ステップ１４０１）。この読込んだ回路図から
マクロを検索し（ステップ１４０２）、そのマクロの中
に端子があればその端子を接続元の端子とする（ステッ
プ１４０３）。接続元の端子から信号をたどり途中にゲ
ートがあるか確認する（ステップ１４０４）。ゲートが
ある場合、ゲート情報メモリから接続先を調査する（ス
テップ１４０５）。この接続先から信号をたどりゲート
以外のマクロや外部端子にたどり着くまで繰り返し、た
どり着いたマクロや外部端子を接続先の端子とする。接
続元の端子と接続先の端子を保存する（ステップ１４１
０）。この動作を未検索マクロや端子が無くなるまで繰
り返す（ステップ１４０８，１４０９）。

【００３９】図１１を参照すると、マクロ間の接続が記
述してある表を一行読込む（ステップ１５０１）。この
読込んだ部分から検証対象の接続元や接続先を判断し
（ステップ１５０２や１５０３）、接続元（ステップ１
５０４）や、接続先（ステップ１５０５）の端子を読込
む。接続元の端子と接続先の端子とを保存する（ステッ
プ１５０７）。この動作を表の最後まで繰り返す（ステ
ップ１５０６）。

【００４０】図１２を参照すると、検証対象の接続元端
子と接続先端子（図１０のステップ１４１０）とマクロ
間の接続が記述してある表の接続元端子と接続先端子
（図１１のステップ１５０７）とを比較し（ステップ１
６０１）、その結果を出力する。

【００４１】次に、具体的な実施例を用いて本発明の第
２の実施の形態について説明する。図１０に示すよう
に、検証対象の回路図（図１参照）を読込み（図１０の
ステップ１４０１）、検証対象のマクロをマクロＡとす
る（図１０のステップ１４０２）。マクロＡの中から接
続元の端子をAO_1とする（図１０のステップ１４０
３）。接続元から信号をたどりマクロ間にゲートが無い
（図１０のステップ１４０４）ことを確認し、接続先は
マクロＢの入力端子BI_1となる（図１０のステップ１４
０７）。この動作を全端子（AO_1〜AO_4）、全マクロ
（マクロＡ〜マクロＤ）について調査する（図１０のス
テップ１４０８，１４０９）。

【００４２】図１１に示すように、マクロ間の接続が記
述してある表を読込み（ステップ１５０１）、接続元の
端子（マクロＡの出力端子AO_1）と接続先の端子（マク
ロＢの入力端子BI_1）とを保存する（ステップ１５０
７）。この動作を表の最後まで繰り返す（ステップ１５
０６）。

【００４３】図１２に示すように、回路図から調査した
接続元（マクロＡの出力端子AO_1）と接続先（マクロＢ
の入力端子BI_1）と、マクロ間の接続が記述してある表
から調査した接続元（マクロＡの出力端子AO_1）と接続
先（マクロＢの入力端子BI_1）とを比較し（ステップ１
６０１）、同じであるので、ＯＫと出力する。

【００４４】次に、第３の実施の形態について説明す
る。上記の第２の実施の形態では、ゲートが存在する場
合に、ゲート情報メモリ１００３（図６参照）の内容を
参照する様にしたが、この第３の実施の形態では、ゲー
ト情報メモリを用意せず、ゲートを飛び越える検証を可
能とするものである。図３のＦ１０１は入力端子や出力
端子が一つずつであるので、Ｈ０１入力端子からの信号
はＮ０１出力端子へ影響を及ぼすことが必然である。ま
た、図３のＦ３３２は入力端子が２つであるが、出力端
子は一つであるので、Ｈ０１入力端子やＨ０２入力端子
からの信号は、Ｎ０１出力端子へ影響を及ぼす。従っ
て、出力端子が一つの場合には、ゲート情報メモリは必
要とはせず、当該ゲートを飛び越しての検証が可能とな
って、メモリ容量の削減が可能となるのである。

【００４５】尚、図６に示したマクロ間チェックプログ
ラムは、上述した様に、コンピュータ等の情報処理装置
上で動作するソフトウェアであり、図示せぬ記録媒体に
格納されているものを使用することができるものであ
る。

【００４６】

【発明の効果】以上述べた様に、本発明によれば、予め
定義して作成したマクロ間接続テーブルの内容と、検証
対象の回路のマクロ間接続とを互いに対応するもの同士
を比較する様にしたので、検証対象からネットリストだ
けを抽出する工数、テストパタンを作成する工数、出力
パタンから検証対象が正しく接続されているか解析する
工数等を全く必要とすることなく、マクロ間接続の正当
性を短時間で行うことが可能になるという効果がある。

【図面の簡単な説明】

【図１】検証対象となる複数のマクロで構成された最上
位マクロを示すＬＳＩ回路図である。

【図２】マクロ間接続を記述したテーブル（表）の内容
を示す図である。

【図３】ゲートの形状の例を示す図である。

【図４】ゲート情報が保存されているメモリの内容を示
す図である。

【図５】検証結果の出力形式を示す図である。

【図６】本発明の実施の形態を示すブロック図である。

【図７】本発明の第１の実施の形態において、予め定義
されているマクロ間接続が記述された表の内容を読込む
動作を示すフロー図である。

【図８】本発明の第１の実施の形態において、検証対象
の回路図を読込む動作を示すフロー図である。

【図９】本発明の第１の実施の形態において、検証結果
の出力動作示すフロー図である。

【図１０】本発明の第２の実施の形態において、検証対
象の回路図を読込む動作を示すフロー図である。

【図１１】本発明の第２の実施の形態において、予め定
義されているマクロ間接続が記述された表の内容を読込
む動作を示すフロー図である。

【図１２】本発明の第２の実施の形態において、検証結
果の出力動作示すフロー図である。

【図１３】従来技術の一例を示すブロック図である。

【図１４】図１３のブロックの動作を示すフロー図であ
る。

【図１５】従来技術の他の例を示すブロック図である。

【図１６】図１５のブロックの動作を示すフロー図であ
る。

【符号の説明】

２０１検証対象１００１接続関係の表１００２検証結果１００３ゲート情報メモリ１００４マクロ間チェックプログラム１００５，１００６入力装置１００７出力装置

Claims

【特許請求の範囲】

【請求項１】複数の回路ブロック（マクロ）から構成
されるＬＳＩにおける前記マクロ間の接続の正当性を検
証するマクロ間接続検証システムであって、前記マクロ
間の各接続関係が予め定義されて格納された接続関係テ
ーブルと、検証対象のＬＳＩの回路情報を読込んでマク
ロ間の各接続関係を生成する検証対象マクロ間接続関係
生成手段と、この生成された検証対象のマクロ間の各接
続関係と、前記接続関係テーブルの対応するマクロ間の
接続関係とを互いに比較してこれ等比較結果を出力する
比較チェック手段とを含むことを特徴とするマクロ間接
続検証システム。
【請求項２】前記ＬＳＩを構成する各ゲートの入出力
端子情報を予め格納したメモリを更に含み、前記検証対
象マクロ間接続関係生成手段は、前記検証対象の回路に
ゲートが存在する場合、このゲートの入出力端子情報を
前記メモリから読出してこの入出力端子情報に従って前
記マクロ間の各接続関係を生成するようにしたことを特
徴とする請求項１記載のマクロ間接続検証システム。
【請求項３】前記検証対象マクロ間接続関係生成手段
は、前記検証対象の回路にゲートが存在する場合、この
ゲートを飛び越して前記マクロ間の各接続関係を生成す
るようにしたことを特徴とする請求項１記載のマクロ間
接続検証システム。
【請求項４】複数の回路ブロック（マクロ）から構成
されるＬＳＩにおける前記マクロ間の接続の正当性を検
証するマクロ間接続検証方法であって、予め定義されて
テーブルに格納されている前記マクロ間の各接続関係を
読込む第一のステップと、検証対象のＬＳＩの回路情報
を読込んでマクロ間の各接続関係を生成する第二のステ
ップと、この生成された検証対象のマクロ間の各接続関
係と、前記テーブルから読込また対応するマクロ間の接
続関係とを互いに比較してこれ等比較結果を出力する第
三のステップとを含むことを特徴とするマクロ間接続検
証方法。
【請求項５】前記第二のステップにおいて、前記検証
対象の回路にゲートが存在する場合、予めメモリに格納
されている前記ゲートの入出力端子情報を読出してこの
入出力端子情報に従って前記マクロ間の各接続関係を生
成するようにしたことを特徴とする請求項４記載のマク
ロ間接続検証方法。
【請求項６】前記第二のステップにおいて、前記検証
対象の回路にゲートが存在する場合、このゲートを飛び
越して前記マクロ間の各接続関係を生成するようにした
ことを特徴とする請求項４記載のマクロ間接続検証方
法。
【請求項７】複数の回路ブロック（マクロ）から構成
されるＬＳＩにおける前記マクロ間の接続の正当性を検
証するマクロ間接続検証方法の制御プログラムを記録し
た記録媒体であって、前記プログラムは、予め定義され
てテーブルに格納されている前記マクロ間の各接続関係
を読込むステップと、検証対象のＬＳＩの回路情報を読
込んでマクロ間の各接続関係を生成するステップと、こ
の生成された検証対象のマクロ間の各接続関係と、前記
テーブルから読込また対応するマクロ間の接続関係とを
互いに比較してこれ等比較結果を出力するステップとを
含むことを特徴とする記録媒体。