JPH04101274A - 論理設計処理装置およびタイミング調整方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明１よ　ＬＳＩ（大規模集積回路）の設計などにお
いて好適に実施され　論理回路から実装素子で構成した
回路への変換　または実装素子で構成した回路間の変換
を行うための論理設計処理装置および前記論理設計処理
装置に用いるタイミング調整方法に関するものであａ 従来の技術 ＬＳＩの設計で（訳　要求される機能の詳細を作成味　
この要求される機能に対応する構成を論理回路によって
記述して、さらにこの論理回路を実装素子により構成し
た実回路に変換するようにした　いわゆるトップダウン
手法が一般的に用いられる。このような手法によるＬＳ
Ｉの設計において、従来か収　電子計算機を用いた設計
システムにより、例えば　ＣやＰｒｏｌｏｇなどの高級
言語による機能記述から論理回路レベルへの変換　およ
び論理回路レベルから実回路レベルへの変換を行わせる
ようにしている。このような回路変換を行うための先行
技術として、機能のみが定義され実際には存在しない論
理素子（マクロ）を含む論理回路か仮　実際に存在する
論理素子のみで構成した実論理回路への変換を行うため
の技術は　例えＩＬ「情報処理学会第３０回全国大会講
演論文集（１９８５年）」の第１９２３頁〜第１９２６
頁に示されている。

この先行技術で（よ　論理設計システム内に予め仮装論
理素子を含む複数の論理素子と、この論理素子に対応し
た実論理回路とを対応付けた回路変換情報を記憶してお
き、仮装論理素子を含む論理回路が入力されると、この
入力された論理回路の各論理素子とを照合して、論理回
路中の各論理素子毎に実論理回路の生成にあたって（よ
　入力された論理素子とともに　そのファンアウト数な
どが考慮されも このような先行技術で（よ　入力された論理素子に対応
する回路変換方法が固定的であるた敢　回路構成を総合
的に観察した上での最適な回路変換を行うことはできず
、　このため熟練した回路設計技術者が回路変換を行う
場合に比較して回路が冗長になるという問題があも この問題を解決した他の先行技術は特開昭５９−１６８
５４５号公報に開示されていも　この先行技術で↓友　
熟練した回路設計技術者が有する論理素子の接続状況な
どに依存する回路最適化に関する知識を、知識ベース内
に記憶させておき、この知識ベースを参照して回路変換
処理を行うようにして回路変換の最適化を図っていも 知識ベースは仮装論理素子を含む複数の論理素子のそれ
ぞれに対応して設けられており、各知識ベースは入力論
理素子における接続状況などの条件部（ＩＦ部）と、こ
の条件部に対応した回路変換操作を記述した結論部（Ｔ
ＨＥＮＢ）とからなる回路変換ルールの組合せにより構
成されも　そして、回路変換処理の実行時に（表　入力
された論理素子に対して、この論理素子に対応した知識
ベースか参照され　この知識ベースを構成する上記回路
変換ルールかインタプリタにより解析されて、入力論理
素子の接続状況などと各回路変換ルールの上記条件部と
が照合されも　そして、条件部が一致する回路変換ルー
ルの結論部にしたがって回路変換が行われる。

このような先行技術においては　実論理回路の遅延時間
の最適化を考慮しているものが少なく、考慮していてＬ
　遅延時間を論理素子の論理段数の和で評価しているも
のが多１％、　　また　遅延時間を論理素子に与えた遅
延値で評価している実論理回路の遅延時間の最適化を考
虜した他の先行技術ζよ　たとえば　「電子情報通信学
会技術研究報告Ｖｏ１．　８７Ｎｏ、　　９２　（１９
８７年）」の第９頁〜第１６頁に示されている。この先
行技術で（よ回路変換の暇　論理素子にある遅延時間の
予測値を与え　回路中のレジス久　入８カ端子間の最長
経路を計算することによって、遅延時間を考虜している
。この際　処理は出力端子側からとし　ある論理素子が
処理された場合、その素子から出力端子への最長経路の
値と、入力側からその素子への最長経路の予測値を加え
　それが指定値を越えた場合、その回路変換を行わない
ようにしていも発明が解決しようとする課題 しかしながらこのような先行技術で（よ　回路変換の際
の遅延時間の評価を論理段数や実装素子レベルではない
論理素子に与えた遅延値の和で評価しているなど、その
評価精度が低（＼　あるい（よ処理を出力端子側から行
わなければならず回路構成を総合的に観察した上での大
局的な遅延最適化が行えないた取　回路変換された結果
の実論理回路において最適になるとは限らないという問
題があも　また　このような先行技術で（よ　論理設計
システム内でレジスタのセットアツプタイムやホールド
タイムなどのタイミングを考虜することができないた数
　タイミング最適化においては回路の最長経路の遅延削
減のみが対象で、順序回路のタイミング最適化は行えな
いという問題がある。

さらに　変換結果の実装素子レベルの実論理回路のタイ
ミング検証を行ってエラーが検出された場合、それを修
正する方法が論理設計システムにはなく、人手に頼るし
かないという問題がある。

本発明の目的（よ　上述の技術的課題を解決し実論理回
路のタイミング最適化を行えるようにした論理設計処理
装置を提供することであムまた　本発明の他の目的（よ
　前記論理設計処理装置に用いるタイミング調整方法を
提供することであ４ 課題を解決するための手段 本発明の論理設計処理装置（１）ハ　　回路変換結果の
実装レベルの回路情報を論理回路図としてグラフィック
スシステム上に出力する出力手段と、出力された回路情
報のタイミング検証を行うタイミング検証手段と、前記
論理回路図上で遅延調整区間を指定し　指定された区間
のタイミング調整を行って、自動的に実論理回路におけ
るタイミングを最適化するタイミング調整処理手段とを
備えたことを特徴とする。

また　本発明のタイミング調整方法（２）ｉｌ　　グラ
フィックスシステム上に出力された実装素子で構成され
た論理回路図上で、遅延調整する区間の始点あるいは終
点を信号線で指定し　指定された区間のタイミング検証
によって、その区間の最長経路　最短経路またはタイミ
ング制約違反経路を解析し　その経路周辺の実装素子を
実装レベルでない論理素子に変換した爽　遅延全調整す
るための回路変換を行ｔ、Ｘ、再び実装素子に変換して
グラフィックスシステム上に論理回路図として出力する
ことを特徴とする。

また　本発明の論理設計処理装置（３）ハ　　実装素子
で構成される実論理回路のタイミング検証を行うタイミ
ング検証手段と、実装レベルではない論理素子の回路情
報などから実論理回路の回路情報を予測して、前記タイ
ミング検証手段によるタイミング検証を行い、　その結
果エラー検出された箇所のタイミングの最適化を行うタ
イミング調整手段とを備えたこと特徴とする。

作用 上記論理設計処理装置（１）で１よ　グラフィックスシ
ステム上で、論理設計結果の論理回路図のタイミング検
証と、その検証結果をもとにしたタイミング調整を行う
ことができる。　したがって、論理設計処理装置を用い
て設計された論理回路のタイミング上のエラーを人手に
よらず自動で除去することができる。

上記タイミング調整方法（２）で（よ　グラフィックス
システム上に出力された論理回路図上で、遅延調整区間
を指定すれば　自動的に遅延調整された結果の論理回路
図がグラフィックスシステム上に出力されも　このた八
　論理設計結果のタイミング調整を対話的に行うことが
できる。したがって、より木目細かなタイミング調整を
行うことが可能になａ 上記論理設計処理装置（３）で（よ　実装レベルでない
論理素子の回路情報か収　実装素子で構成される実論理
回路の回路情報を予測して、タイミング検証を行って、
その結果をもとにタイミング調整を行う。したがって、
論理設計処理装置によって、タイミング上のエラーのな
い実論理回路を自動生成することができる。

実施例 （実施例１） 本発明の一実施例を図面を参照して説明する。

第２図（よ　本発明の一実施例の論理設計処理装置のハ
ードウェア構成を示すブロック図であも図東　１は入力
装置　２は出力装置　３は中央処理装！４は記憶装置で
ある。

入力装置１　＋１　　機能記述や論理回路などの回路変
換対象の回路情報を中央処理装置３に入力する装置であ
り、出力装置２は入力された回路変換対象と同一の機能
を有しかつ実在する素子で構成した回路を出力する装置
であム　中央処理装置３は記憶装置４に格納された各種
プログラムを実行することにより回路変換処理を行う。

入力装置ｌとして（よ　カードリーダー　スケマティッ
クエントリーシステ入　ファイルなどが用いられる。ま
た　出力装置２として（主　グラフィックデイスプレィ
、プロッター　ファイルなどが用いられるカミ　本発明
で（表　出力装置２として、グラフィックデイスプレィ
を用いている。さらに中央処理装置３としては　汎用コ
ンピユー久　エンジニアリングワークステーション、パ
ーソナルコンピュータなどが用いられる。

記憶装置４の構成を示すブロック図を第３図に示す。回
路変換のための回路変換ルール３０１を記憶する回路変
換規則記憶部３１と、この回路変換ルール３０１と既存
のプログラムより生成された論理設計を実行するための
論理設計プログラム３０２が格納された論理設計プログ
ラム記憶部３２と、タイミング検証に用いる遅延ライブ
ラリ３０３が格納されている遅延ライブラリ記憶部３３
が格納されていも 回路変換記憶部３１に記憶される回路変換ルール３０１
は第４図に示すような回路変換ルールである。このｊＫ
４図に（よ　実際には存在しない仮装論理素子を含む論
理回路を、論理的に等価でかつＣＭＯ３型Ｏ３ンジスタ
によるスタンダードセルなどからなる実装レベルの素子
での構成が可能な実論理回路に変換する１ｆ−ｔｈｅｎ
型のルールの一例が示されていも 第４図（ａ）の主ルール（戴「ファンアウトがＩのＮＯ
Ｒゲートの出力に別のＮＯＲゲートが接続しているなら
？ｆ：、　　Ａ　Ｎ　Ｄ　−Ｎ　ＯＲ複合ゲート化のル
ールを適用する」という大局的なルールを表していも 第４図（ｂ）の従属ルールＣ表　ＡＮＤ−ＮＯＲ複合ゲ
ート化のルールであり、　「２入力ＮＯＲゲートの入力
に２入力ＮＯＲゲートおよび３入力ＮＯＲゲートがそれ
ぞれ接続されているならば　スタンダードセルａｎｔｃ
１００と各入力に接続したインバータ素子とに変換する
」という局面的なルールを表している。ただし　各入力
に接続するインバータ素子は　２ビツトおよび３ビツト
のビット幅を持つ論理反転の簡略化されたマクロ（仮装
論理素子）で表現されている。

第４図（Ｃ）の展開ルール１よ「複数ビットのビット幅
を持つ論理反転マクロを各ビット毎のインバータ素子に
変換するＪという、簡略表現（マクロ）を実在する素子
に展開するルールであ黴　な抵回路変換規則記憶部３１
にｌよ　このような回路変換ルールがその種類により、
いくつかのルール群として記憶されている場合かある。

また　回路変換ルールとして（上　上記のような論理回
路間の変換ルールや論理回路を実装素子からなる回路に
変換するルールだけでなく、機能記述により表された回
路を論理回路に変換するルールや実装素子からなる回路
を異なる実装素子からなる回路に変換するルールなど、
論理設計におけるどの局面の変換処理の変換規則でも構
わな（も第１図（よ　本発明の一実施例の論理設計処理
装置の基本的な構成を示すブロック図であも　論理設計
プログラム実行手段１１の実行結果の回路情報Ｃ！　　
論理回路図として、グラフィックスシステムなどの論理
回路図表示手段１２に出力されもこの論理回路図上で、
この回路図の表している実論理回路のタイミング検証を
タイミング検証手段１３によって実行する。検証の結果
　遅延調整を行いたい区間を、遅延調整区間指定手段１
４で指定し　タイミング調整手段１５によってタイミン
グの最適化を行う。

第５図（よ　論理設計プログラム実行手段１１の構成を
示すブロック図である。入力部５１より入力される回路
情報を回路情報読み込み手段５３により読み込へ　この
回路情報を回路変換手段５４によって、実装素子で構成
される実論理回路の回路情報に変換し　回路情報出力手
段５５によって、変換結果の回路情報を出力部５２に出
力すも　回路情報出力手段５５（戴　変換結果の回路の
接続情報をファイルなどに出力するための回路接続情報
出力手段５６と、　この回路の接続情報をもとに論理回
路図としてグラフィックスシステムなどに出力するため
の論理回路図出力手段５７で構成されていも 第６図（よ　タイミング調整手段１５およびタイミング
検証手段１３の構成を示すブロック図であも　調整回路
情報読み込み手段７１＋よ　タイミング調整の対象とな
る論理回路の回路情報と、遅延調整区間指定手段１４に
より指定された遅延調整区間の情報を読み込ａ　検証情
報伝達手段７２（上上記調整回路情報読み込み手段７１
により読み込まれた回路情報をタイミング検証手段１３
に引き渡す。タイミング検証手段１３で（よ 検証回路情報読み込み手段６１により読み込まれた回路
の接続情報と遅延ライブラリ記憶部３・３に格納された
遅延情報１０３から遅延算出手段６２力丈　この回路の
遅延を算出し　回路の最長経路や最短経路など、あるい
はその経路長を求める。この結果と予め与えられた回路
制約に基づいて、タイミングエラー検出手段６３が制約
を満たしていない経路の検出を行う。検証結果出力手段
６４（よ上記遅延算出手段６２やタイミングエラー検出
手段６３が求めた経路やその経路長あるいはタイミング
エラーの種類などを出力すも　出力された検証結果（よ
　検証結果読み込み手段７３により、タイミング調整手
段１５内に取り込まれ　その結果に基づいた回路変換手
段７４による回路変換によって遅延調整を行１．Ｘ、変
換結果の回路情報を回路情報出力手段７５より出力すａ
　ここでタイミング検証と回路変換の実行（よ　繰り返
し行ってもよ１、％ タイミング検証結果に基づいた回路変換（よ　例えば回
路変換ルールの適用によって実行できる。

第７図（よ　遅延調整のための回路変換ルールの例であ
も 第７図（ａ）Ｉｔ　　最長経路上にある論理素子を並列
化して、最長経路の論理段数を削減し　遅延短縮を図る
ルールの一例であも 第７図（ｂ）ｉ＆　　最長経路上にある複合ゲートの組
替えにより、最長経路の論理段数を削減し　遅延短縮を
図るルールの一例であ４ 第７図（ｃ）ζよ　最長経路上にある論理素子のゲート
遅延を削減して、遅延短縮を図るルールの一例である。

第７図（ｄ）１．ｔ、　　レジスタの入力に遅延を挿入
して、ホールドタイムエラーの除去を図るルールの一例
である。

これらのルールは　回路変換ルール３０１の一部として
、回路変換規則記憶部３１に格納されている。また　回
路変換処理（上　前記論理設計プログラム３０２に基づ
いて実行すればよい。

な耘　ここては論理素子間の回路変換ルールによる回路
変換を示したカミ　この回路変換（よ　論理式レベルの
ゲート展開などによっても構わない。

第８図（Ｌ　本発明の一実施例のタイミング調整方法を
説明するフローチャートである。ここで（裏回路の最長
経路遅延短縮について説明するが、順序回路におけるセ
ットアツプタイムあるいはホールドタイムエラーの除去
なども同様の処理で実現できも まず、回路情報読み込みステップ８１で、グラフィック
スシステム上に表示された論理回路図の回路情報と、論
理回路図上で遅延調整区間指定手段１４によって指定さ
れた遅延調整区間に関する情報を、タイミング調整手段
１５における調整回路情報読み込み手段７１により読み
込ａ　遅延調整区間は　グラフィックスシステム上で、
例えば第９図のように指定される。での例では　遅延調
整区間の始点９１および終点９２を論理回路図面の信号
線上で選択しているカミ　始点あるいは終点のみで仮　
始点あるいは終点を複数個指定してもかまわなＩ、％　
　また　出力端子あるいは入力端子を指定する場合やレ
ジスタを指定してする場合でも以下の処理は同様であも 次（二　タイミング解析ステップ８２では　読み込まれ
た回路情報を検証情報伝達手段７２によりタイミング検
証手段１３に伝達し　このタイミング検証手段１３を用
いてタイミング検証して、この回路の最長経路を求めも
　第１０図に第９図で指定された遅延調整区間に対して
、タイミング検証手段１３か求めた最長経路１００を示
す。このような検証結果の最長経路等の情報（よ　検証
結果読み込み手段７３によって、タイミング調整手段１
５に読み込まれ　回路変換手段７４を用いて、求められ
た最長経路上の論理素子およびその周辺上の論理素子を
実装素子抽象化ステップ８３で、実装レベルではない仮
装の論理素子（マクロ）に変換し　遅延調整ルール適用
ステップ８４で、上記仮装の論理素子部分の回路変換を
行う。変換結果の回路情報のうち仮装の論理素子部分に
対して、論理素子実装化ステップ８５で、実装レベルの
論理素子への変換を行う。変換後の実装レベルの論理素
子で構成される回路の回路情報（よ　回路情報出力手段
７５により　回路の接続情報のファイルあるい（よ　グ
ラフィックスシステム上の論理回路図として出力される
。例えは　第９図および第１０図の例でζよ　最長経路
上の回路に対して、第７図の（ａ）回路変換が実行され
　第１１図の論理回路図が出力されも 以上のように本実施例によれば　入力された回路情報を
実装レベルで構成される実論理回路に変換する論理設計
処理装置において、結果の実論理回路のタイミング最適
化をタイミング検証手段１３を用いて実行する。これに
より、以下の効果を奏することができる。

（１）論理設計結果の論理回路図上で、タイミング検証
でタイミングを確認しながペ　タイミング調整を行うこ
とにより、木目細かなタイミング調整を容易に行える。

（２）論理回路図上でのタイミング調整においては調整
に必要な論理素子だけを抽象論理化して、実行するので
、検索範囲が限定され　回路変換処理が高速であム （実施例２） 第１２図は　本発明の別の一実施例の論理設計処理装置
の基本的な構成を示すブロック図である。

本実施例ζよ　実装レベルではない仮装の論理素子（マ
クロ）から構成される論理回路の回路情報を入力して、
実装素子で構成される実論理回路の回路情報を出力する
ものであａ 入力部５１より入力された仮装の論理素子で構成される
回路情報および回路のタイミング制約に関する情報を回
路情報読み込み手段５３により読み込む。読み込まれた
回路情報を回路変換手段５４により実装素子で構成され
る実論理回路に変換すも　回路変換実行の際に６表　変
換結果の実論理回路のタイミングが上記回路のタイミン
グ制約を満たすかどうかの判定および満たさない経路の
検出をタイミング検証手段１３によって行う。さらに　
変換結果の回路情報を回路情報出力手段５５によって、
出力部５２に出力すム 第１３図（友　本発明の別の一実施例における回路変換
手段５４の処理を説明するフローチャートである。

回路情報読み込みステップ１３１で読み込まれた回路情
報に対して、回路最適化ステップ１３２で回路最適化の
ための回路変換を行う。このステップの結果の論理回路
の回路情報Ｃよ　実装素子レベルではな（−次に　実、
装素子予測ステップ１３３で、前記ステップ１３２の結
果の回路情報が実装素子で構成した場合の実論理回路の
回路情報を先読みする。

さらに　タイミング解析ステップ１３４で、前記ステッ
プ１３３で先読みした実論理回路の回路情報と前記ステ
ップ１３１で読み込まれた回路制約からタイミング検証
手段１３を用いて、タイミング検証を行１．Ｘ、回路制
約違反の経路などを検出する。ステップ１３５および１
３６でタイミングエラーの有無の判定とエラーが存在し
た場合の遅延調整が可能であるかどうかの判定をする。

もしエラーが存在し　その調整が可能であると判定され
た場合に（よ　ステップ１３７で上記ステップ１３２の
結果の回路情報に遅延調整ルールを適用して、そのタイ
ミングエラーの除去を行う。上記ステップ１３２から１
３７をタイミングエラーがすべて除去されこれ以上遅延
調整ができなくなるまで実行し　最後にステップ１３８
で実装素子で構成される実論理回路に変換し　回路情報
出力ステップ１３９で、前記ステップ１３８の変換結果
の回路情報を出力する。

以上のように本実施例によれ（二　入力された回路情報
を実装レベルで構成される実論理回路に変換する論理設
計処理装置において、予め与えた回路のタイミング制約
を満たす実論理回路を自動的に生成する。これにより、
以下の効果を奏することができる。

（１）予め回路のタイミング制約が与えられている場合
に（よ　論理設計処理装置で自動的にタイミング制約を
満たす実論理回路に変換できる。

発明の効果 本発明によれ（渋　同一の機能を有する回路を異なるテ
クノロジー（あるいはデバイス）で実装する際に必要と
なる論理設計において、設計された回路のタイミングを
グラフィック′ス上で検証しこの結果に基づいて、遅延
調整する区間を指定すると自動的に調整された論理回路
図を得ることができも　あるい（よ　実装素子レベルで
ない論理素子の回路情報から実装素子で構成される回路
を予測してタイミング検証しタイミング調整を行うたぬ
　論理設計システムは自動的に最適なタイミングの実論
理回路を出力すも　したがって、計算機による論理設計
を熟練設計者並の高品質で行える。

そのたム　設計工数および、　コストが削減し　設計品
質が向上するなどの効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の論理設計処理装置の基本的
な構成を示すブロック＠　第２図はそのハードウェア構
成を示すブロックは　第３図は記憶装置４の構成を示す
ブロック医　第４図は回路変換ルールの一例を示す説明
に　第５図は論理設計プログラム実行手段１１の構成を
示すブロック医　第６図はタイミング調整手段１５およ
びタイミング検証手段１３の構成を示すブロック医　第
７図は遅延調整のための回路変換ルールの一例を説明す
る説明医　第８図は本発明の一実施例のタイミング調整
方法を説明するフローチャート医第９図は論理回路図上
の遅延調整区間の指定例を示す説明父　第１０図はタイ
ミング検証手段１３で求めた最長経路を示す説明医　第
１１図は第９図の論理回路図に対するタイミング調整手
段１５の適用結果の例を示す説明は　第１２図は本発明
の別の一実施例の論理設計処理装置の基本的な構成を示
すブロック艮　第１＋図は本発明の別の一実施例におけ
る回路変換手段５４の処理を説明するフローチャート図
である。 １１・・・論理設計プログラム実行手段、　１２・・・
論理回路図表示手段、　］３・・・タイミング検証手段
、１４・・・遅延調整区間指定手段、　１５・・・タイ
ミング調整手既 代理人の氏名　弁理士　粟野重孝　はか１名第 図 第 図 （Ｌ） 第 図 第　５ 図 仝 ｆ 第 図 第　１１囚 第１２＝ ！４Ｊ

Claims (4)

【特許請求の範囲】
1. （１）入力された回路情報を、実装素子で構成される実
   論理回路の回路情報に変換する論理設計処理装置であっ
   て、前記実論理回路をグラフィックスシステム上に論理
   回路図として出力する論理回路図表示手段と、このグラ
   フィックスシステム上に出力された実論理回路のタイミ
   ング検証を行うタイミング検証手段と、前記グラフィッ
   クスシステム上に出力された論理回路図で指定された遅
   延調整区間を指定する遅延調整区間指定手段と、この遅
   延調整区間指定手段により指定された区間のタイミング
   調整を行って実装素子で構成された前記実論理回路とは
   別の実論理回路の回路情報を出力するタイミング調整手
   段とを備えたことを特徴とする論理設計処理装置。
2. （２）請求項１記載のタイミング調整手段に、タイミン
   グ検証を行う実論理回路の回路情報をタイミング検証手
   段に引き渡すための検証情報伝達手段と、タイミング検
   証結果を読み込むための検証結果読み込み手段とを備え
   たことを特徴とする論理設計処理装置。
3. （３）論理設計された実装素子レベルの実論理回路のタ
   イミングが、予め与えられた回路のタイミング制約を満
   たすように前記実論理回路を変換するタイミング調整方
   法であって、グラフィックスシステム上に出力された前
   記実装素子レベルの実論理回路の論理回路図上で、遅延
   調整する区間をその区間の始点あるいは終点の信号線で
   指定し、指定された区間のタイミング検証によって、そ
   の区間の最長経路、最短経路またはタイミング制約違反
   経路を解析し、これらの経路周辺の実装素子を実装レベ
   ルでない論理素子に変換した後、これらの変換された論
   理素子で構成される回路部分に対して遅延を調整するた
   めの回路変換を行い、変換結果の論理素子で構成された
   回路部分を再び実装素子に変換してグラフィックスシス
   テム上に論理回路図として出力することを特徴とするタ
   イミング調整方法。
4. （４）入力された回路情報を、実装素子で構成される実
   論理回路の回路情報に変換する論理設計処理装置であっ
   て、実装素子でない論理素子の回路情報から実論理回路
   の回路情報を予測する実論理回路予測手段と、この実論
   理回路予測手段によって予測された実論理回路のタイミ
   ングエラーの検出とエラー要因の解析を行うタイミング
   検証手段と、このタイミング検証手段の解析結果に基づ
   いて前記実装素子でない論理素子の回路情報の回路変換
   によりタイミング調整を行うタイミング調整手段とを備
   えたことを特徴とする論理設計処理装置。