JP2000340717A - 電子部品搭載装置 - Google Patents
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- Wire Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 ワイヤボンディング部分における接続信頼性
に優れた電子部品搭載装置を提供すること。 【解決手段】 この電子部品搭載装置１において、多層
板２上における半導体チップ搭載エリア９の外周部に
は、複数の層間接続用めっきスルーホール１０が形成さ
れている。めっきスルーホール１０の外周部には、ボン
ディングパッド１３の列が形成されている。めっきスル
ーホール１０は封止材１５によって穴埋めされている。
めっきスルーホール１０とボンディングパッド列との間
の領域には、封止材１５の流動を阻止する凹凸構造３１
が設けられている。
に優れた電子部品搭載装置を提供すること。 【解決手段】 この電子部品搭載装置１において、多層
板２上における半導体チップ搭載エリア９の外周部に
は、複数の層間接続用めっきスルーホール１０が形成さ
れている。めっきスルーホール１０の外周部には、ボン
ディングパッド１３の列が形成されている。めっきスル
ーホール１０は封止材１５によって穴埋めされている。
めっきスルーホール１０とボンディングパッド列との間
の領域には、封止材１５の流動を阻止する凹凸構造３１
が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、電子部品搭載装置
に関するものである。
に関するものである。
【０００２】
【従来の技術】半導体チップ等に代表される電子部品を
搭載してなる装置として、従来、各種の半導体パッケー
ジが知られている。この種のパッケージには、多層プリ
ント配線板が近年よく用いられる。通常、このような多
層プリント配線板の片側面中央部には、半導体チップを
搭載するためのキャビティが設けられる。キャビティの
外周部には、複数の層間接続用めっきスルーホールが列
をなすように形成される。めっきスルーホール列の外周
部には、さらにボンディングパッドが列をなすように形
成される。
搭載してなる装置として、従来、各種の半導体パッケー
ジが知られている。この種のパッケージには、多層プリ
ント配線板が近年よく用いられる。通常、このような多
層プリント配線板の片側面中央部には、半導体チップを
搭載するためのキャビティが設けられる。キャビティの
外周部には、複数の層間接続用めっきスルーホールが列
をなすように形成される。めっきスルーホール列の外周
部には、さらにボンディングパッドが列をなすように形
成される。
【０００３】ところで、従来においては、信頼性の向上
などを目的として、各めっきスルーホールを樹脂からな
る封止材によって穴埋めした後、孔内に充填された封止
材の露出部分を研削加工してその表面を平坦化してい
た。
などを目的として、各めっきスルーホールを樹脂からな
る封止材によって穴埋めした後、孔内に充填された封止
材の露出部分を研削加工してその表面を平坦化してい
た。
【０００４】
【発明が解決しようとする課題】しかし、封止材の研削
を行った場合、多層プリント配線板の表面にある導体層
が一緒に削られてしまうこともあり、パターンの断線等
を引きおこすおそれがある。そこで、軟質で流動性の高
い封止材を選択するとともに、孔内への充填後に振動を
与えて封止材をレベリングすることも考えられる。
を行った場合、多層プリント配線板の表面にある導体層
が一緒に削られてしまうこともあり、パターンの断線等
を引きおこすおそれがある。そこで、軟質で流動性の高
い封止材を選択するとともに、孔内への充填後に振動を
与えて封止材をレベリングすることも考えられる。
【０００５】ところが、このような方法を実施すると、
めっきスルーホールの開口部から封止材が溢れ出やすく
なり、その溢れ出た封止材が流動してランドの周囲に広
がり、場合によってはそれがボンディングパッドの表面
に付着するおそれがある。
めっきスルーホールの開口部から封止材が溢れ出やすく
なり、その溢れ出た封止材が流動してランドの周囲に広
がり、場合によってはそれがボンディングパッドの表面
に付着するおそれがある。
【０００６】そして、このままの状態でワイヤボンディ
ングを行うと、パッド表面とワイヤ先端との間における
絶縁膜の介在に起因して、ワイヤボンディング部分に接
続不良が起こりやすくなる。
ングを行うと、パッド表面とワイヤ先端との間における
絶縁膜の介在に起因して、ワイヤボンディング部分に接
続不良が起こりやすくなる。
【０００７】本発明は上記の課題に鑑みてなされたもの
であり、その目的は、ワイヤボンディング部分における
接続信頼性に優れた電子部品搭載装置を提供することに
ある。
であり、その目的は、ワイヤボンディング部分における
接続信頼性に優れた電子部品搭載装置を提供することに
ある。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明では、多層板上における半
導体チップ搭載エリアの外周部に形成された複数の層間
接続用スルーホールと、さらにその周囲に形成されたボ
ンディングパッド列とを備え、前記スルーホールが封止
材によって穴埋めされている電子部品搭載装置におい
て、前記スルーホールと前記ボンディングパッド列との
間の領域に、前記封止材の流動を阻止する凹凸構造を設
けたことを特徴とする電子部品搭載装置をその要旨とす
る。
めに、請求項１に記載の発明では、多層板上における半
導体チップ搭載エリアの外周部に形成された複数の層間
接続用スルーホールと、さらにその周囲に形成されたボ
ンディングパッド列とを備え、前記スルーホールが封止
材によって穴埋めされている電子部品搭載装置におい
て、前記スルーホールと前記ボンディングパッド列との
間の領域に、前記封止材の流動を阻止する凹凸構造を設
けたことを特徴とする電子部品搭載装置をその要旨とす
る。
【０００９】請求項２に記載の発明では、請求項１にお
いて、前記凹凸構造は凹部であるとした。請求項３に記
載の発明では、請求項２において、前記凹部の幅は少な
くとも１００μｍ以上であるとした。
いて、前記凹凸構造は凹部であるとした。請求項３に記
載の発明では、請求項２において、前記凹部の幅は少な
くとも１００μｍ以上であるとした。
【００１０】請求項４に記載の発明では、請求項２また
は３において、前記凹部は、隣接する前記スルーホール
の間の領域にも設けられているとした。以下、本発明の
「作用」について説明する。
は３において、前記凹部は、隣接する前記スルーホール
の間の領域にも設けられているとした。以下、本発明の
「作用」について説明する。
【００１１】請求項１に記載の発明によると、スルーホ
ールの開口部から溢れ出た封止材の流動が、スルーホー
ルとボンディングパッド列との間の領域に設けられた凹
凸構造によって阻止される。その結果、封止材がボンデ
ィングパッドに到達しにくくなり、パッド表面への封止
材の付着が回避される。
ールの開口部から溢れ出た封止材の流動が、スルーホー
ルとボンディングパッド列との間の領域に設けられた凹
凸構造によって阻止される。その結果、封止材がボンデ
ィングパッドに到達しにくくなり、パッド表面への封止
材の付着が回避される。
【００１２】請求項２に記載の発明によると、溢れ出た
封止材が凹部に落とし込まれることにより封止材の流動
抵抗が増加し、結果として封止材の流動距離が短くな
る。また、凹部は凸部に比べて一般に形成が容易であ
る。さらに、凹部は面から引っ込んでいるので、設置さ
れたとしてもボンディングワイヤの邪魔になることもな
い。
封止材が凹部に落とし込まれることにより封止材の流動
抵抗が増加し、結果として封止材の流動距離が短くな
る。また、凹部は凸部に比べて一般に形成が容易であ
る。さらに、凹部は面から引っ込んでいるので、設置さ
れたとしてもボンディングワイヤの邪魔になることもな
い。
【００１３】請求項３に記載の発明によると、凹部の幅
を好適範囲に設定したことにより、凹部内に確実に封止
材を落とし込んで、トラップすることができる。よっ
て、封止材がボンディングパッドにいっそう到達しにく
くなり、パッド表面への封止材の付着が確実に回避され
る。
を好適範囲に設定したことにより、凹部内に確実に封止
材を落とし込んで、トラップすることができる。よっ
て、封止材がボンディングパッドにいっそう到達しにく
くなり、パッド表面への封止材の付着が確実に回避され
る。
【００１４】請求項４に記載の発明によると、隣接する
スルーホールの間の領域にも凹部を設けることにより、
封止材がボンディングパッドにいっそう到達しにくくな
る。従って、パッド表面への封止材の付着が確実に回避
される。
スルーホールの間の領域にも凹部を設けることにより、
封止材がボンディングパッドにいっそう到達しにくくな
る。従って、パッド表面への封止材の付着が確実に回避
される。
【００１５】
【発明の実施の形態】以下、本発明の電子部品搭載装置
を具体化した一実施形態の半導体パッケージ１を図１〜
図３に基づき詳細に説明する。
を具体化した一実施形態の半導体パッケージ１を図１〜
図３に基づき詳細に説明する。
【００１６】図１において概略的に示されるように、２
ティア構造をなすこの半導体パッケージ１は、多層プリ
ント配線板２、ヒートスラグ３、ＬＳＩチップ４等によ
って構成されている。
ティア構造をなすこの半導体パッケージ１は、多層プリ
ント配線板２、ヒートスラグ３、ＬＳＩチップ４等によ
って構成されている。
【００１７】この多層プリント配線板２は、２枚の積層
板５，６からなるものであって、表層及び層間に合計６
つの導体層を有している。即ち、本実施形態の多層プリ
ント配線板２は６層板である。矩形状をした多層プリン
ト配線板２の下面側には、同じく矩形状をしたヒートス
ラグ３が接着剤８を用いて張り付けられている。放熱体
であるヒートスラグ３には、銅板等のような熱伝導性の
高い金属板などが使用される。
板５，６からなるものであって、表層及び層間に合計６
つの導体層を有している。即ち、本実施形態の多層プリ
ント配線板２は６層板である。矩形状をした多層プリン
ト配線板２の下面側には、同じく矩形状をしたヒートス
ラグ３が接着剤８を用いて張り付けられている。放熱体
であるヒートスラグ３には、銅板等のような熱伝導性の
高い金属板などが使用される。
【００１８】図１〜図３に示されるように、多層プリン
ト配線板２の上面側中央部には、ＬＳＩチップ４をダイ
ボンディングして搭載するためのエリアに対応して、キ
ャビティ９が設けられている。略矩形状をしたキャビテ
ィ９の開口縁外周部には、多数の内壁にめっきを施した
スルーホール１０が設けられている。これらのめっきス
ルーホール１０は、キャビティ９の開口縁を包囲するよ
うに列をなした状態で等間隔に形成されている。なお、
これらのめっきスルーホール１０は、下側積層板５にお
ける導体層同士を層間接続している。各めっきスルーホ
ール１０のランド１１は、多層プリント配線板２の第１
段部１２上に存在する。このランド１１内には、スルー
ホール１０を囲むようにエッチング等によって凹部の溝
３０を形成することにより、スルーホール１０の封止材
１５の流動を単独で抑えることができる。そのほか、溝
部３１，４１，４２，４３との共同によって、更に効果
的に封止材１５の流動を抑えることができる。
ト配線板２の上面側中央部には、ＬＳＩチップ４をダイ
ボンディングして搭載するためのエリアに対応して、キ
ャビティ９が設けられている。略矩形状をしたキャビテ
ィ９の開口縁外周部には、多数の内壁にめっきを施した
スルーホール１０が設けられている。これらのめっきス
ルーホール１０は、キャビティ９の開口縁を包囲するよ
うに列をなした状態で等間隔に形成されている。なお、
これらのめっきスルーホール１０は、下側積層板５にお
ける導体層同士を層間接続している。各めっきスルーホ
ール１０のランド１１は、多層プリント配線板２の第１
段部１２上に存在する。このランド１１内には、スルー
ホール１０を囲むようにエッチング等によって凹部の溝
３０を形成することにより、スルーホール１０の封止材
１５の流動を単独で抑えることができる。そのほか、溝
部３１，４１，４２，４３との共同によって、更に効果
的に封止材１５の流動を抑えることができる。
【００１９】第１段部１２上においてさらに前記めっき
スルーホール列の外周部には、多数のボンディングパッ
ド１３が設けられている。本実施形態では、略長方形状
のパッド１３からなるボンディングパッド列が２列形成
されている。そして、各パッド１３は、放射状に延びる
配線パターン１４に対してそれぞれ接続されている。
スルーホール列の外周部には、多数のボンディングパッ
ド１３が設けられている。本実施形態では、略長方形状
のパッド１３からなるボンディングパッド列が２列形成
されている。そして、各パッド１３は、放射状に延びる
配線パターン１４に対してそれぞれ接続されている。
【００２０】各めっきスルーホール１０は、封止材１５
によって穴埋めされている。このような封止材１５とし
ては、従来より軟質で流動性の高いもの、言い換えると
孔内への充填後に振動付与によるレベリングが可能なも
のが選択されている。本実施形態では、具体的にいうと
エポキシ系の樹脂を主成分とする封止材１５（デクスタ
ー）が用いられている。勿論、このほかに、別の樹脂を
主成分とする封止材１５を選択することも可能である。
これらの樹脂には非導電性の、或いは導電性のフィラー
が含まれているものがある。前記封止材１５には熱硬化
性が付与されていることがよい。
によって穴埋めされている。このような封止材１５とし
ては、従来より軟質で流動性の高いもの、言い換えると
孔内への充填後に振動付与によるレベリングが可能なも
のが選択されている。本実施形態では、具体的にいうと
エポキシ系の樹脂を主成分とする封止材１５（デクスタ
ー）が用いられている。勿論、このほかに、別の樹脂を
主成分とする封止材１５を選択することも可能である。
これらの樹脂には非導電性の、或いは導電性のフィラー
が含まれているものがある。前記封止材１５には熱硬化
性が付与されていることがよい。
【００２１】また、ＬＳＩチップ４側と多層プリント配
線板２側とは、多数本のボンディングワイヤ１６を介し
て接合されている。図１〜図３に示されるように、多層
プリント配線板２の第２段部２１上には、縁部を包囲す
るようにダム枠２２が貼着されている。このダム枠２２
は、ポッティング用樹脂の外周方向への流動を阻止する
役割を果たすものである。ダム枠２２の外周部には、多
数のめっきスルーホール２３が設けられている。これら
のめっきスルーホール２３はダム枠２２を包囲してい
る。なお、各めっきスルーホール２３は、下側積層板５
及び上側積層板６における導体層同士を層間接続してい
る。各めっきスルーホール２３のランド２４は、第２段
部２１上に存在する。ランド２４上には、バンプとして
のはんだボール２５が接合されている。つまり、この半
導体パッケージ１は、いわゆるフェイスダウンタイプの
ＢＧＡ（ボール・グリッド・アレイ）となっている。
線板２側とは、多数本のボンディングワイヤ１６を介し
て接合されている。図１〜図３に示されるように、多層
プリント配線板２の第２段部２１上には、縁部を包囲す
るようにダム枠２２が貼着されている。このダム枠２２
は、ポッティング用樹脂の外周方向への流動を阻止する
役割を果たすものである。ダム枠２２の外周部には、多
数のめっきスルーホール２３が設けられている。これら
のめっきスルーホール２３はダム枠２２を包囲してい
る。なお、各めっきスルーホール２３は、下側積層板５
及び上側積層板６における導体層同士を層間接続してい
る。各めっきスルーホール２３のランド２４は、第２段
部２１上に存在する。ランド２４上には、バンプとして
のはんだボール２５が接合されている。つまり、この半
導体パッケージ１は、いわゆるフェイスダウンタイプの
ＢＧＡ（ボール・グリッド・アレイ）となっている。
【００２２】図１〜図３に示されるように、この半導体
パッケージ１は、封止材１５の流動を阻止するための凹
凸構造を備えている。具体的にいうと、本実施形態にお
ける凹凸構造は、第１段部１２上にあった導体をエッチ
ングすることにより形成されるエッチング溝部３１であ
る。エッチング溝部３１は、めっきスルーホール１０か
らなるめっきスルーホール列と、ボンディングパッド１
３からなるボンディングパッド列との間の領域に設けら
れている。また、このエッチング溝部３１は連続した形
状であって、めっきスルーホール列をその外周側から完
全に包囲している。
パッケージ１は、封止材１５の流動を阻止するための凹
凸構造を備えている。具体的にいうと、本実施形態にお
ける凹凸構造は、第１段部１２上にあった導体をエッチ
ングすることにより形成されるエッチング溝部３１であ
る。エッチング溝部３１は、めっきスルーホール１０か
らなるめっきスルーホール列と、ボンディングパッド１
３からなるボンディングパッド列との間の領域に設けら
れている。また、このエッチング溝部３１は連続した形
状であって、めっきスルーホール列をその外周側から完
全に包囲している。
【００２３】図３に示されるように、エッチング溝部３
１の内縁部分は直線状である反面、外縁部分は曲線状に
うねっている。従って、エッチング溝部３１は、隣接す
るめっきスルーホール１０のランド１１間の領域にも設
けられている、と把握することができる。また、各めっ
きスルーホール１０のランド１１においてキャビティ９
の近くに位置する箇所には、ワイヤボンディング部が残
された状態となっている。
１の内縁部分は直線状である反面、外縁部分は曲線状に
うねっている。従って、エッチング溝部３１は、隣接す
るめっきスルーホール１０のランド１１間の領域にも設
けられている、と把握することができる。また、各めっ
きスルーホール１０のランド１１においてキャビティ９
の近くに位置する箇所には、ワイヤボンディング部が残
された状態となっている。
【００２４】エッチング溝部３１の深さは、第１段部１
２上にあった導体の厚さ分に相当し、具体的には５μｍ
〜５０μｍ（好ましくは１０μｍ〜２５μｍ）である。
エッチング溝部３１が浅すぎると、溢れ出た封止材１５
を落とし込める量が少なくなり、封止材１５の流動阻止
効果が十分に得られなくなるおそれがあるからである。
２上にあった導体の厚さ分に相当し、具体的には５μｍ
〜５０μｍ（好ましくは１０μｍ〜２５μｍ）である。
エッチング溝部３１が浅すぎると、溢れ出た封止材１５
を落とし込める量が少なくなり、封止材１５の流動阻止
効果が十分に得られなくなるおそれがあるからである。
【００２５】図３においてＷ１で示されるエッチング溝
部３１の幅（最小幅）は、少なくとも１００μｍ以上、
さらには１５０μｍ以上であることがよい。この幅Ｗ１
が小さすぎると、エッチング溝部３１が比較的浅いとき
に十分な流動阻止効果が得られなくなるおそれがあるか
らである。
部３１の幅（最小幅）は、少なくとも１００μｍ以上、
さらには１５０μｍ以上であることがよい。この幅Ｗ１
が小さすぎると、エッチング溝部３１が比較的浅いとき
に十分な流動阻止効果が得られなくなるおそれがあるか
らである。
【００２６】次に、この半導体パッケージ１の製造手順
を簡単に説明する。まず、４層の導体層を有する下側積
層板５を、従来公知のサブトラクティブプロセスに従っ
て作製する。具体的には、下側コア基板３２の表裏両面
にある銅箔をエッチングしてパターンを形成した後、さ
らに別の銅箔及びプリプレグ３３を重ね合わせた状態で
ラミネートする。このとき用いられる銅箔は、極薄（具
体的には厚さ０．５μｍ〜７．０μｍ程度）のものであ
ることがよい。極薄銅箔を使用すれば、後の導体パター
ン分断工程においてエッチングにより除去すべき厚さ分
が極めて少なくて済む。よって、形状のよいファインパ
ターンを得やすくなる。続いて、めっきスルーホール１
０の形成のためのスルーホール形成用孔の穴あけを行
い、さらにレジストを設けた状態でスルーホールめっき
を行う。このとき、最表層に位置する銅箔上にも銅めっ
き層が付着する。
を簡単に説明する。まず、４層の導体層を有する下側積
層板５を、従来公知のサブトラクティブプロセスに従っ
て作製する。具体的には、下側コア基板３２の表裏両面
にある銅箔をエッチングしてパターンを形成した後、さ
らに別の銅箔及びプリプレグ３３を重ね合わせた状態で
ラミネートする。このとき用いられる銅箔は、極薄（具
体的には厚さ０．５μｍ〜７．０μｍ程度）のものであ
ることがよい。極薄銅箔を使用すれば、後の導体パター
ン分断工程においてエッチングにより除去すべき厚さ分
が極めて少なくて済む。よって、形状のよいファインパ
ターンを得やすくなる。続いて、めっきスルーホール１
０の形成のためのスルーホール形成用孔の穴あけを行
い、さらにレジストを設けた状態でスルーホールめっき
を行う。このとき、最表層に位置する銅箔上にも銅めっ
き層が付着する。
【００２７】その後、エッチングレジストを形成した状
態でエッチングを行うことにより、銅めっき層を分断
し、所望のパターン（ランド１１、パッド１３、配線パ
ターン１４等）を形成する。なお、このときのエッチン
グによって、所定箇所にエッチング溝部３１も同時に形
成される。
態でエッチングを行うことにより、銅めっき層を分断
し、所望のパターン（ランド１１、パッド１３、配線パ
ターン１４等）を形成する。なお、このときのエッチン
グによって、所定箇所にエッチング溝部３１も同時に形
成される。
【００２８】パターン形成を行った後、印刷等によって
各めっきスルーホール１０内に封止材１５を充填した
後、全体に振動を与えて封止材１５をレベリングする。
このとき、めっきスルーホール１０の開口部から封止材
１５が溢れ出たとしても、その封止材１５の流動は、エ
ッチング溝部３１によって阻止される。即ち、溢れ出た
封止材１５は、凹部であるエッチング溝部３１内に落と
し込まれてトラップされる。レベリングの終了後、研削
加工を行うことなく封止材１５をそのまま熱硬化させ
る。そして、配線パターン１４等を保護すべく、下側積
層板５の表裏両面にソルダーレジスト３４を形成する。
各めっきスルーホール１０内に封止材１５を充填した
後、全体に振動を与えて封止材１５をレベリングする。
このとき、めっきスルーホール１０の開口部から封止材
１５が溢れ出たとしても、その封止材１５の流動は、エ
ッチング溝部３１によって阻止される。即ち、溢れ出た
封止材１５は、凹部であるエッチング溝部３１内に落と
し込まれてトラップされる。レベリングの終了後、研削
加工を行うことなく封止材１５をそのまま熱硬化させ
る。そして、配線パターン１４等を保護すべく、下側積
層板５の表裏両面にソルダーレジスト３４を形成する。
【００２９】次に、上側コア基板３５に所定のパターン
を形成した後、その片側面にソルダーレジスト３４を形
成する。続いて、ソルダーレジスト３４の形成面にダム
枠２２を設けた後、両積層板５，６間にプリプレグ３３
を配置した状態で両者５，６をラミネートする。この
後、めっきスルーホール２３を形成するためのスルーホ
ール形成用孔を穴あけし、それに対するスルーホールめ
っきを行う。さらに、めっきスルーホール２３のランド
２４にニッケル金めっきを施し、かつ前記封止材１５に
よる穴埋めを行った後、接着剤８を用いて下側積層板５
にヒートスラグ３を貼り付ける。そして、最後にランド
２４にはんだボール２５を接合した後、ワイヤボンディ
ング及びポッティングを行い、半導体パッケージ１を完
成させる。
を形成した後、その片側面にソルダーレジスト３４を形
成する。続いて、ソルダーレジスト３４の形成面にダム
枠２２を設けた後、両積層板５，６間にプリプレグ３３
を配置した状態で両者５，６をラミネートする。この
後、めっきスルーホール２３を形成するためのスルーホ
ール形成用孔を穴あけし、それに対するスルーホールめ
っきを行う。さらに、めっきスルーホール２３のランド
２４にニッケル金めっきを施し、かつ前記封止材１５に
よる穴埋めを行った後、接着剤８を用いて下側積層板５
にヒートスラグ３を貼り付ける。そして、最後にランド
２４にはんだボール２５を接合した後、ワイヤボンディ
ング及びポッティングを行い、半導体パッケージ１を完
成させる。
【００３０】従って、本実施形態によれば以下のような
効果を得ることができる。 （１）この半導体パッケージ１では、めっきスルーホー
ル列とボンディングパッド列との間の領域に、凹凸構造
としてのエッチング溝部３１が設けられている。従っ
て、めっきスルーホール１０の開口部から溢れ出た封止
材１５の流動が、エッチング溝部３１によって阻止され
る。その結果、封止材１５がボンディングパッド１３に
到達しにくくなり、パッド１３の表面への封止材１５の
付着が回避される。つまり、従来とは異なり、パッド１
３の表面が絶縁膜で覆われてしまうことがなく、ワイヤ
１６の先端をパッド１３の表面に対して確実に接合する
ことができる。よって、このままの状態でワイヤボンデ
ィングを行ったとしても、ワイヤボンディング部分に接
続不良が起こらない。即ち、ワイヤボンディング部分に
おける接続信頼性に優れた半導体パッケージ１を実現す
ることができる。
効果を得ることができる。 （１）この半導体パッケージ１では、めっきスルーホー
ル列とボンディングパッド列との間の領域に、凹凸構造
としてのエッチング溝部３１が設けられている。従っ
て、めっきスルーホール１０の開口部から溢れ出た封止
材１５の流動が、エッチング溝部３１によって阻止され
る。その結果、封止材１５がボンディングパッド１３に
到達しにくくなり、パッド１３の表面への封止材１５の
付着が回避される。つまり、従来とは異なり、パッド１
３の表面が絶縁膜で覆われてしまうことがなく、ワイヤ
１６の先端をパッド１３の表面に対して確実に接合する
ことができる。よって、このままの状態でワイヤボンデ
ィングを行ったとしても、ワイヤボンディング部分に接
続不良が起こらない。即ち、ワイヤボンディング部分に
おける接続信頼性に優れた半導体パッケージ１を実現す
ることができる。
【００３１】（２）この半導体パッケージ１では、凹凸
構造として凹部（エッチング溝部３１）を設けている。
従って、上記のごとく、溢れ出た封止材１５がエッチン
グ溝部３１に落とし込まれることにより、封止材１５の
流動抵抗が増加する。その結果として、封止材１５が流
動しうる距離が短くなり、封止材１５がボンディングパ
ッド１３に到達しにくくなる。
構造として凹部（エッチング溝部３１）を設けている。
従って、上記のごとく、溢れ出た封止材１５がエッチン
グ溝部３１に落とし込まれることにより、封止材１５の
流動抵抗が増加する。その結果として、封止材１５が流
動しうる距離が短くなり、封止材１５がボンディングパ
ッド１３に到達しにくくなる。
【００３２】（３）また、凹部は凸部に比べて一般に形
成が容易であるという利点がある。即ち、本実施形態の
ようなエッチング溝部３１の形成は、エッチングによる
パターン形成工程と同時に行うことが可能だからであ
る。よって、形成のために別工程を必要とすることもな
く、半導体パッケージ１を効率よくかつ低コストで製造
することができる。
成が容易であるという利点がある。即ち、本実施形態の
ようなエッチング溝部３１の形成は、エッチングによる
パターン形成工程と同時に行うことが可能だからであ
る。よって、形成のために別工程を必要とすることもな
く、半導体パッケージ１を効率よくかつ低コストで製造
することができる。
【００３３】（４）さらに、凹部であるエッチング溝部
３１は、第１段部１２の上面から引っ込んでいる。従っ
て、エッチング凹部３１を第１段部１２上に設置したと
しても、とりわけそれがボンディングワイヤ１６の邪魔
になるようなこともない。
３１は、第１段部１２の上面から引っ込んでいる。従っ
て、エッチング凹部３１を第１段部１２上に設置したと
しても、とりわけそれがボンディングワイヤ１６の邪魔
になるようなこともない。
【００３４】（５）この半導体パッケージ１では、エッ
チング溝部３１の幅が１５０μｍ以上という好適範囲に
設定されている。従って、エッチング溝部３１内に確実
に封止材１５を落とし込んで、トラップすることができ
る。よって、封止材１５がボンディングパッド１３にい
っそう到達しにくくなり、封止材１５の付着を確実に回
避することができる。
チング溝部３１の幅が１５０μｍ以上という好適範囲に
設定されている。従って、エッチング溝部３１内に確実
に封止材１５を落とし込んで、トラップすることができ
る。よって、封止材１５がボンディングパッド１３にい
っそう到達しにくくなり、封止材１５の付着を確実に回
避することができる。
【００３５】（６）この半導体パッケージ１では、エッ
チング溝部３１の外縁部分が曲線状にうねっている。そ
れゆえ、隣接するめっきスルーホール１０のランド１１
同士は、エッチング溝部３１によって互いに隔てられて
いる。このことにより、封止材１５がボンディングパッ
ド１３にいっそう到達しにくくなっている。従って、封
止材１５の付着を確実に回避することができる。
チング溝部３１の外縁部分が曲線状にうねっている。そ
れゆえ、隣接するめっきスルーホール１０のランド１１
同士は、エッチング溝部３１によって互いに隔てられて
いる。このことにより、封止材１５がボンディングパッ
ド１３にいっそう到達しにくくなっている。従って、封
止材１５の付着を確実に回避することができる。
【００３６】（７）また、本実施形態によると、パッド
１３に付着した封止材１５を除去・修正する工程が余分
に必要になることがない。よって、コスト高及び生産性
低下を防止することができる。
１３に付着した封止材１５を除去・修正する工程が余分
に必要になることがない。よって、コスト高及び生産性
低下を防止することができる。
【００３７】なお、本発明の実施形態は以下のように変
更してもよい。 ・ エッチング溝部３１の形状は実施形態のもののみに
限定されることはなく、例えば図４〜図６に示される別
例のように変更してもよい。図４におけるエッチング溝
部４１は、内縁部分及び外縁部分の両方が直線状になっ
ている。ゆえに、この別例のエッチング溝部４１は帯状
かつ等しい幅となっている。図５におけるエッチング溝
部４２は、外縁部分の曲線がより複雑で入り組んだ形状
になっている。従って、実施形態のものに比べて凹部の
占有面積が大きく、内部に封止材１５を落とし込んでト
ラップする効果がいっそう高くなっている。図６におけ
るエッチング溝部４３は、外縁部分が直線状ではない点
で実施形態と共通する反面、曲線的なものではなく、い
わば鉤状に屈曲している。
更してもよい。 ・ エッチング溝部３１の形状は実施形態のもののみに
限定されることはなく、例えば図４〜図６に示される別
例のように変更してもよい。図４におけるエッチング溝
部４１は、内縁部分及び外縁部分の両方が直線状になっ
ている。ゆえに、この別例のエッチング溝部４１は帯状
かつ等しい幅となっている。図５におけるエッチング溝
部４２は、外縁部分の曲線がより複雑で入り組んだ形状
になっている。従って、実施形態のものに比べて凹部の
占有面積が大きく、内部に封止材１５を落とし込んでト
ラップする効果がいっそう高くなっている。図６におけ
るエッチング溝部４３は、外縁部分が直線状ではない点
で実施形態と共通する反面、曲線的なものではなく、い
わば鉤状に屈曲している。
【００３８】・ 実施形態や前記別例のようなエッチン
グ溝部３１，４１，４２，４３に代えて、図７に示され
る別例のようにエッチングによらない凹部（溝部）、具
体的には研削加工等により形成される研削溝部４４等を
採用してもよい。同図において研削溝部４４は、下側積
層板５を構成しているプリプレグ３３に形成されてい
る。
グ溝部３１，４１，４２，４３に代えて、図７に示され
る別例のようにエッチングによらない凹部（溝部）、具
体的には研削加工等により形成される研削溝部４４等を
採用してもよい。同図において研削溝部４４は、下側積
層板５を構成しているプリプレグ３３に形成されてい
る。
【００３９】・ 凹部は必ずしも溝状でなくてもよく、
例えば不連続的なもの（例えば多数の穴を配列してなる
ようなもの）であっても構わない。 ・ 上記の凹凸構造は凹部のみに限定されない。例え
ば、図８に示される別例では、凸部としてダム突条４５
を設けている。このようなダム突条４５は、めっきスル
ーホール列を外周側から完全に包囲するように形成され
ることがよい。ダム突条４５の高さは５μｍ〜３０μｍ
程度であることがよい。また、ダム突条４５は、樹脂等
の絶縁材料からなることがよい。
例えば不連続的なもの（例えば多数の穴を配列してなる
ようなもの）であっても構わない。 ・ 上記の凹凸構造は凹部のみに限定されない。例え
ば、図８に示される別例では、凸部としてダム突条４５
を設けている。このようなダム突条４５は、めっきスル
ーホール列を外周側から完全に包囲するように形成され
ることがよい。ダム突条４５の高さは５μｍ〜３０μｍ
程度であることがよい。また、ダム突条４５は、樹脂等
の絶縁材料からなることがよい。
【００４０】・ 金属板製のヒートスラグ３の代わり
に、セラミックス板（例えばアルミナ基板や窒化アルミ
ニウム基板等）からなるヒートスラグを使用してもよ
い。また、ヒートスラグ３は必須の構成ではないため、
不必要であれば省略してもよい。
に、セラミックス板（例えばアルミナ基板や窒化アルミ
ニウム基板等）からなるヒートスラグを使用してもよ
い。また、ヒートスラグ３は必須の構成ではないため、
不必要であれば省略してもよい。
【００４１】・ 多層プリント配線板２は６層板のみに
限定されず、導体層が５層以下のものや、７層以上のも
のであっても勿論よい。 ・ めっきスルーホール１０の列は、必ずしもキャビテ
ィ９の開口縁を完全に包囲していなくてもよく、当該箇
所に点在していてもよい。
限定されず、導体層が５層以下のものや、７層以上のも
のであっても勿論よい。 ・ めっきスルーホール１０の列は、必ずしもキャビテ
ィ９の開口縁を完全に包囲していなくてもよく、当該箇
所に点在していてもよい。
【００４２】・ 半導体チップ搭載エリアには、キャビ
ティ９が存在していなくてもよい。 ・ 電子部品搭載装置である半導体パッケージ１は、フ
ェイスアップタイプのＢＧＡとして具体化されてもよい
ほか、ＢＧＡ以外のパッケージ（例えばＰＧＡ等）とし
て具体化されても勿論構わない。また、このような装置
に搭載される電子部品は、ＬＳＩチップ４のみに限定さ
れない。
ティ９が存在していなくてもよい。 ・ 電子部品搭載装置である半導体パッケージ１は、フ
ェイスアップタイプのＢＧＡとして具体化されてもよい
ほか、ＢＧＡ以外のパッケージ（例えばＰＧＡ等）とし
て具体化されても勿論構わない。また、このような装置
に搭載される電子部品は、ＬＳＩチップ４のみに限定さ
れない。
【００４３】次に、特許請求の範囲に記載された技術的
思想のほかに、前述した実施形態によって把握される技
術的思想をその効果とともに以下に列挙する。 （１） 請求項２，３，４のいずれか１つにおいて、前
記凹部は、前記多層プリント配線板を構成する絶縁基材
の最表層にあった導体をエッチングすることによって形
成されたエッチング凹部であること。従って、この技術
的思想１に記載の発明によれば、凹部の形成をエッチン
グによるパターン形成工程と同時に行うことができる。
よって、別工程を必要とすることもなく、効率よく製造
可能な装置とすることができる。
思想のほかに、前述した実施形態によって把握される技
術的思想をその効果とともに以下に列挙する。 （１） 請求項２，３，４のいずれか１つにおいて、前
記凹部は、前記多層プリント配線板を構成する絶縁基材
の最表層にあった導体をエッチングすることによって形
成されたエッチング凹部であること。従って、この技術
的思想１に記載の発明によれば、凹部の形成をエッチン
グによるパターン形成工程と同時に行うことができる。
よって、別工程を必要とすることもなく、効率よく製造
可能な装置とすることができる。
【００４４】（２） 技術的思想１において、前記複数
のめっきスルーホールは、前記エリアを包囲するように
列をなした状態で形成され、前記エッチング凹部は、そ
のめっきスルーホール列を外周側から完全に包囲するよ
うに形成された連続状のエッチング溝部であること。従
って、この技術的思想２に記載の発明によれば、パッド
表面への封止材の付着が確実に回避される結果、接続信
頼性のさらなる向上を図ることができる。
のめっきスルーホールは、前記エリアを包囲するように
列をなした状態で形成され、前記エッチング凹部は、そ
のめっきスルーホール列を外周側から完全に包囲するよ
うに形成された連続状のエッチング溝部であること。従
って、この技術的思想２に記載の発明によれば、パッド
表面への封止材の付着が確実に回避される結果、接続信
頼性のさらなる向上を図ることができる。
【００４５】（３） 技術的思想２において、前記導体
は銅箔及びめっき層からなり、前記エッチング溝部の深
さはその導体の厚さ分に相当すること。 （４） 技術的思想３において、前記エッチング溝部の
深さは１．０μｍ〜７．０μｍであること。従って、こ
の技術的思想４に記載の発明によれば、凹部に十分な深
さを確保できる。
は銅箔及びめっき層からなり、前記エッチング溝部の深
さはその導体の厚さ分に相当すること。 （４） 技術的思想３において、前記エッチング溝部の
深さは１．０μｍ〜７．０μｍであること。従って、こ
の技術的思想４に記載の発明によれば、凹部に十分な深
さを確保できる。
【００４６】（５） 請求項１乃至４、技術的思想１乃
至４のいずれか１つにおいて、前記めっきスルーホール
のランドにおいて前記エリアの近くに位置する箇所に
は、ワイヤボンディング部が残されていること。従っ
て、この技術的思想５に記載の発明によれば、ワイヤボ
ンディングによりめっきスルーホール側との電気的接続
を容易に図ることができる。
至４のいずれか１つにおいて、前記めっきスルーホール
のランドにおいて前記エリアの近くに位置する箇所に
は、ワイヤボンディング部が残されていること。従っ
て、この技術的思想５に記載の発明によれば、ワイヤボ
ンディングによりめっきスルーホール側との電気的接続
を容易に図ることができる。
【００４７】（６） 請求項１において、前記凹凸構造
は凸部であること。 （７） 技術的思想６において、前記複数のめっきスル
ーホールは、前記エリアを包囲するように列をなした状
態で形成され、前記凸部は、そのめっきスルーホール列
を外周側から完全に包囲するように形成された連続状の
ダム突条であること。従って、この技術的思想７に記載
の発明によれば、パッド表面への封止材の付着が確実に
回避される結果、接続信頼性のさらなる向上を図ること
ができる。
は凸部であること。 （７） 技術的思想６において、前記複数のめっきスル
ーホールは、前記エリアを包囲するように列をなした状
態で形成され、前記凸部は、そのめっきスルーホール列
を外周側から完全に包囲するように形成された連続状の
ダム突条であること。従って、この技術的思想７に記載
の発明によれば、パッド表面への封止材の付着が確実に
回避される結果、接続信頼性のさらなる向上を図ること
ができる。
【００４８】（８） 多層板上における半導体チップ搭
載エリアとボンディングパッド群形成領域との間に、層
間接続用のめっきスルーホール群が形成され、前記めっ
きスルーホール群を構成している各めっきスルーホール
が封止材によって穴埋めされている電子部品搭載装置に
おいて、前記各めっきスルーホールと前記ボンディング
パッド群との間の領域に、前記封止材の流動を阻止する
凹凸構造を設けたことを特徴とする電子部品搭載装置。
載エリアとボンディングパッド群形成領域との間に、層
間接続用のめっきスルーホール群が形成され、前記めっ
きスルーホール群を構成している各めっきスルーホール
が封止材によって穴埋めされている電子部品搭載装置に
おいて、前記各めっきスルーホールと前記ボンディング
パッド群との間の領域に、前記封止材の流動を阻止する
凹凸構造を設けたことを特徴とする電子部品搭載装置。
【００４９】
【発明の効果】以上詳述したように、請求項１〜４に記
載の発明によれば、ワイヤボンディング部分における接
続信頼性に優れた電子部品搭載装置を提供することがで
きる。
載の発明によれば、ワイヤボンディング部分における接
続信頼性に優れた電子部品搭載装置を提供することがで
きる。
【００５０】請求項２に記載の発明によれば、生産性の
低下を防止することができる。請求項３，４に記載の発
明によれば、パッド表面への封止材の付着が確実に回避
される結果、接続信頼性のさらなる向上を図ることがで
きる。
低下を防止することができる。請求項３，４に記載の発
明によれば、パッド表面への封止材の付着が確実に回避
される結果、接続信頼性のさらなる向上を図ることがで
きる。
【図１】本発明を具体化した一実施形態の半導体パッケ
ージの概略断面図。
ージの概略断面図。
【図２】同半導体パッケージの要部拡大断面図。
【図３】同半導体パッケージの要部拡大平面図。
【図４】別例の半導体パッケージの要部拡大平面図。
【図５】別例の半導体パッケージの要部拡大平面図。
【図６】別例の半導体パッケージの要部拡大平面図。
【図７】別例の半導体パッケージの要部拡大断面図。
【図８】別例の半導体パッケージの要部拡大断面図。
１…電子部品搭載装置としての半導体パッケージ、２…
多層板としての多層プリント配線板、９…半導体チップ
搭載エリアに対応して設けられたキャビティ、１０…層
間接続用めっきスルーホール、１３…ボンディングパッ
ド、１５…封止材、３１，４１，４２，４３…凹凸構造
としてのエッチング溝部、４４…凹凸構造としての研削
溝部、４５…凹凸構造としての凸部。
多層板としての多層プリント配線板、９…半導体チップ
搭載エリアに対応して設けられたキャビティ、１０…層
間接続用めっきスルーホール、１３…ボンディングパッ
ド、１５…封止材、３１，４１，４２，４３…凹凸構造
としてのエッチング溝部、４４…凹凸構造としての研削
溝部、４５…凹凸構造としての凸部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 3/46 Ｈ０５Ｋ 3/46 Ｎ Ｆターム(参考） 4M109 AA01 BA04 CA06 DA07 DB06 DB16 5E314 AA32 BB05 CC17 FF01 GG01 GG24 5E338 AA03 BB03 BB16 BB19 EE30 EE31 5E346 AA42 AA54 CC09 CC32 FF07 HH33 5F044 AA02 AA08 JJ03
Claims (4)
- 【請求項１】多層板上における半導体チップ搭載エリア
の外周部に形成された複数の層間接続用スルーホール
と、さらにその周囲に形成されたボンディングパッド列
とを備え、前記スルーホールが封止材によって穴埋めさ
れている電子部品搭載装置において、 前記スルーホールと前記ボンディングパッド列との間の
領域に、前記封止材の流動を阻止する凹凸構造を設けた
ことを特徴とする電子部品搭載装置。 - 【請求項２】前記凹凸構造は凹部であることを特徴とす
る請求項１に記載の電子部品搭載装置。 - 【請求項３】前記凹部の幅は少なくとも１００μｍ以上
であることを特徴とする請求項２に記載の電子部品搭載
装置。 - 【請求項４】前記凹部は、隣接する前記スルーホールの
間の領域にも設けられていることを特徴とする請求項２
または３に記載の電子部品搭載装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14982799A JP4362165B2 (ja) | 1999-05-28 | 1999-05-28 | 電子部品搭載装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14982799A JP4362165B2 (ja) | 1999-05-28 | 1999-05-28 | 電子部品搭載装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340717A true JP2000340717A (ja) | 2000-12-08 |
| JP4362165B2 JP4362165B2 (ja) | 2009-11-11 |
Family
ID=15483556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14982799A Expired - Fee Related JP4362165B2 (ja) | 1999-05-28 | 1999-05-28 | 電子部品搭載装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4362165B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303268A (ja) * | 2005-04-22 | 2006-11-02 | Renesas Technology Corp | 半導体装置、および半導体装置の製造方法 |
| KR100938408B1 (ko) * | 2007-01-30 | 2010-01-22 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 배선 기판 및 반도체 장치 |
| JP2011009773A (ja) * | 2010-09-02 | 2011-01-13 | Renesas Electronics Corp | 半導体装置 |
| JP2014063858A (ja) * | 2012-09-20 | 2014-04-10 | Sharp Corp | 導電性パターンを備えた構造体 |
| JP2016213501A (ja) * | 2016-08-26 | 2016-12-15 | シャープ株式会社 | 導電性パターンを備えた構造体 |
| CN117766669A (zh) * | 2024-02-20 | 2024-03-26 | 瀚思科技发展(北京)有限公司 | 一种微型led焊盘修复方法 |
-
1999
- 1999-05-28 JP JP14982799A patent/JP4362165B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303268A (ja) * | 2005-04-22 | 2006-11-02 | Renesas Technology Corp | 半導体装置、および半導体装置の製造方法 |
| KR100938408B1 (ko) * | 2007-01-30 | 2010-01-22 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 배선 기판 및 반도체 장치 |
| US7880276B2 (en) | 2007-01-30 | 2011-02-01 | Fujitsu Semiconductor Limited | Wiring board and semiconductor device |
| JP2011009773A (ja) * | 2010-09-02 | 2011-01-13 | Renesas Electronics Corp | 半導体装置 |
| JP2014063858A (ja) * | 2012-09-20 | 2014-04-10 | Sharp Corp | 導電性パターンを備えた構造体 |
| JP2016213501A (ja) * | 2016-08-26 | 2016-12-15 | シャープ株式会社 | 導電性パターンを備えた構造体 |
| CN117766669A (zh) * | 2024-02-20 | 2024-03-26 | 瀚思科技发展(北京)有限公司 | 一种微型led焊盘修复方法 |
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| Publication number | Publication date |
|---|---|
| JP4362165B2 (ja) | 2009-11-11 |
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