JP2000340766A

JP2000340766A - 半導体記憶装置

Info

Publication number: JP2000340766A
Application number: JP11151053A
Authority: JP
Inventors: Masahito Takita; 雅人瀧田; Shinichi Yamada; 伸一山田; Masato Matsumiya; 正人松宮
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-05-31
Filing date: 1999-05-31
Publication date: 2000-12-08
Also published as: US6188597B1; TW445503B; KR20010014733A; EP1058267A3; EP1058267A2

Abstract

(57)【要約】【課題】デコーダがミラー配置された構成の半導体記
憶装置において、シフト冗長を行った場合でも入力した
アドレスと実際に選択された副選択線との対応づけを可
能とする。【解決手段】隣接する２つの副デコーダ群６Ａ，６Ｂ
における複数の副デコーダ６ａ〜６ｈが両ブロックを境
界としてミラー配置されており、副デコーダ群６Ｂにお
ける副デコーダ６ｅ〜６ｈに対して副選択線７ｅ〜７ｈ
を交差させて接続することにより、順次インクリメント
されるアドレスに従って副選択線７ａ〜７ｈを一定方向
に向かって順次に選択できるようにして、シフト冗長が
行われた場合でも副選択線７ａ〜７ｈの選択順序がミラ
ー配置に起因して逆転しないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、シフト冗長方式を採用し、微細化のために隣
接する選択線（ワード線）のデコード回路を鏡像配置し
て成るシンクロナス・ダイナミック・ランダム・アクセ
ス・メモリ（以下ＳＤＲＡＭと称する）等の半導体記憶
装置に適用して好適である。

【０００２】

【従来の技術】メモリの大容量化、高速化、低消費電力
化、更には微細化による配線ピッチの緩和を目的とし
て、ＳＤＲＡＭ等の半導体記憶装置においては階層化ワ
ードライン方式を採用することが一般的となっている。
階層化ワードライン方式とは、ワード線を主選択線（ｍ
ｗｌ）と副選択線（ｓｗｌ）から構成する方式であり、
主デコーダ（ｍｗｌｄｅｃ）にて選択された１本の主選
択線には、更にデコードを行うための複数のアドレス情
報の入力と、それに対応する複数の副選択線の出力とを
有する副デコーダ（ｓｗｄｅｃ）が接続されている。副
デコーダにおいては、入力されるアドレス情報によって
１本の副選択線を選択する。

【０００３】例えば、階層化ワードライン方式で１本の
主選択線に対して８本の副選択線が属している場合、そ
のうちの１本の副選択線の選択（１／８選択）を行う場
合には、主デコーダにより選択された主選択線から副デ
コーダにて１／８デコードを行って１本の副選択線を選
択する。このため、１本の主選択線には副デコーダが８
系統用意されている。通常、回路ピッチの緩和のため
に、これら８系統の副デコーダを２分割してセルアレイ
ブロックの両端に４系統づつ配置し、両端の副デコーダ
からくし歯状に延在する各４本の副選択線を対向させて
交互に配置することが行われている。

【０００４】この場合、４系統の副デコーダを８本の副
選択線のピッチ分に収めるために、４系統の副デコーダ
を１セットとして、隣接するセット間で共通に使用する
信号、電源部分等を共有化する等のレイアウト的な工夫
が行われている。半導体集積回路のサイズは、構成され
るシステム全体の大きさを決定する重要な要因であり、
共有化によるチップサイズの小型化が望まれているから
である。また、製造側からもチップサイズが小さいほう
が単一ウェハから数多く生産することができることか
ら、レイアウト上の効率を向上させてチップサイズを縮
小化することは必要不可欠である。

【０００５】階層化ワードライン方式でチップサイズを
縮小する方法として、メモリセルを選択する各ワード線
のデコード回路あるいはそのセットの少なくとも一部が
共通化されるように、隣接するデコード回路あるいはそ
のセットを鏡像配置（ミラー配置、対称配置）する方法
が知られている。すなわち、デコード回路あるいはその
セットのピッチ端部に共有化可能な部分を配置し、そこ
を中心に折り返して配置することによって複数のデコー
ダを構成する方法である。

【０００６】図７は、例えばデコード回路をミラー配置
することによるスペース削減の効果を説明するための平
面図である。ここで、図７（ａ）は隣接するデコード回
路をミラー配置せずに、通常のシフト配置した例を示し
ており、図７（ｂ）は、隣接するデコード回路をミラー
配置した例を示している。

【０００７】図７（ｂ）に示すように、２つのデコード
回路をミラー配置することにより、各デコード回路にお
ける接地電極（ＧＮＤ）を共通化することができる。こ
れにより、図７（ａ）に示すようなシフト配置に比して
ワード線と直交する方向のスペースを削減することが可
能となる。この例では、シフト配置の場合にはワード線
と直交する方向のデコーダ２つ分のスペースが３．２μ
ｍであるのに対し、ミラー配置の場合は２．４μｍまで
縮小することができ、０．８μｍのスペース削減を達成
することが可能となる。

【０００８】ところで、ＳＤＲＡＭ等の半導体メモリ
は、その製品の性格上大量に製造されるが、その製品１
つ１つに対して厳密に品質を保証する必要がある。この
品質を保証するために製品の出荷前には様々な試験／評
価が行われるが、この試験／評価に要する時間は製造コ
ストを決定する重要な要因となる。

【０００９】半導体メモリの品質保証をする場合におい
て、メモリセルやワード線等に生じた不良を救済する方
法としてシフト冗長方式が知られている。シフト冗長方
式とは、主選択線若しくは副選択線のアドレスを欠陥部
分から１ビット上位若しくは下位へシフトさせる方式で
ある。この方式では、デバイス起動時に冗長を行う欠陥
場所のアドレス情報を読み込んでおき、それに従ってデ
コーダと選択線のドライバの関係を適正に切り替えるこ
とにより、欠損が生じたアドレス部分は選択しないよう
にしている。そのため、以降のアクセスに対しては冗長
判定の必要がなくなるため、アクセススピードを速くす
ることができ、また消費電力を小さくすることが可能で
ある。ここで、欠損が生じている部分のアドレス情報は
予めメモリ内のＲＯＭ等に記憶されている。冗長を行う
ことにより、メモリセル等に欠損が生じている場合であ
っても、当該メモリセル等を選択することなく通常に動
作させることが可能となる。

【００１０】シフト冗長方式について、図８〜図１０を
参照しながら説明する。図８〜図１０は、セルアレイ部
分と副デコーダ部分を拡大した平面図である。この図８
〜図１０では、４系統の副デコーダのセット同士がミラ
ー配置となっているだけでなく、各セット内の副デコー
ダ同士もミラー配置となっている状態を示している。外
部より入力されるロウアドレスのうち、下位アドレス
（３ビット）により副デコーダの選択を行い、それより
上位アドレスにより主デコーダの選択を行う。

【００１１】下位ビットのアドレスを０からインクリメ
ントしていく場合、図８で上端から下端へ配置された副
選択線ｓｗｌ＜０＞〜ｓｗｌ＜３１＞は、その数字で示
される通りに順次選択される。ここでは、外部から与え
るアドレスを順次インクリメントしても、図８のように
各選択線は端から順次には選択されない。これは、隣接
する各副デコーダがミラー配置されており、デバイス上
のアドレスの順序と外部からのアドレスの順序とが一致
していないことに起因している。

【００１２】図８でセルアレイの右側に配置された各副
デコーダに着目すると、主選択線＜０＞（ｍｗｌ＜０
＞）によって選択される副デコーダ５１〜５４と、主選
択線＜１＞（ｍｗｌ＜１＞）によって選択される副デコ
ーダ５５〜５８は、副デコーダ５４と副デコーダ５５の
間を境界としてミラー配置されている。

【００１３】さらに、主選択線＜０＞（ｍｗｌ＜０＞）
によって選択される１セットの副デコーダ５１〜５４の
中を見ても、副デコーダ５１〜５２と副デコーダ５３〜
５４は、副デコーダ５２と副デコーダ５３の間を境界と
してミラー配置されている。他の主選択線＜１＞（ｍｗ
ｌ＜１＞）〜主選択線＜３＞（ｍｗｌ＜３＞）の中の各
副デコーダについても同様にミラー配置されている。

【００１４】従って、副デコーダ５４と副デコーダ５５
との境界線に対して副デコーダ５１と対称に配置された
副デコーダ５８は、副デコーダ５１と同様の配置のトラ
ンジスタによって構成されることとなり、同一のアドレ
ス信号によって選択されることになる。また、デコーダ
５２と５７、デコーダ５３と５６、デコーダ５４と５５
の組についても同様であり、それぞれが上記境界線に対
して対称となる位置に配置されているため、これらの組
の副デコーダはそれぞれ同一のアドレス信号に基づいて
選択される。

【００１５】これにより、図８で右側に配置された各副
デコーダに接続された副選択線に着目した場合、主選択
線＜０＞を選択して４つのアドレス信号を与えてｓｗｌ
＜０＞，ｓｗｌ＜２＞，ｓｗｌ＜４＞，ｓｗｌ＜６＞の
順に選択が成され、その後、主選択線＜１＞を選択して
同じ順序でアドレス信号を与えるため、図８に示したよ
うな順序で副選択線の選択が行われてしまうのである。

【００１６】ところが、半導体メモリの試験／評価を行
う際には、例えば、メモリセルのストレージに対して物
理的なイメージで特定の模様になるようにデータを書き
込んで隣接するメモリセルへの影響を確認したり、注目
するメモリセルに対して特定距離に位置するメモリセル
へアクセスを繰り返した際の影響を確認するため、ま
た、例えば不良発生時の解析を容易に進めるためなどの
理由で、配置された各副選択線を規則的に一定方向に選
択する必要が生じる場合がある。そのため、ＩＣテスタ
が発生するアドレスに演算処理を加えて、各副選択線が
当該副選択線の位置に対応して順次選択されるようにす
る場合もある。

【００１７】図９は、外部より与えられるアドレスに対
して演算処理を行った場合の例を示している。この場合
には、ロウアドレスの下位アドレスを副デコーダの選択
アドレス、上位アドレスを主デコーダの選択アドレスと
して、下位ビットからアドレスインクリメントしていく
場合、図９で上端から下端へ配置された副選択線ｓｗｌ
＜０＞〜ｓｗｌ＜１６＞のそれぞれが選択される順序
は、図９中に（）付の数字で示したような順序とな
る。

【００１８】このように、ＩＣテスタから発生されるア
ドレスに対して所定の演算処理を行うことにより、副選
択線の選択を一定方向に向かって順次行うことが可能と
なる。

【００１９】ＩＣテスタで発生するアドレスに対して行
う演算処理は、例えば次の通りである。ＲＡ０＝Ａ０ＸＯＲＡ１ＲＡ１＝Ａ１ＸＯＲＡ２ＲＡ２＝Ａ２ＸＯＲＡ３ＲＡ３＝Ａ３ＲＡ４＝Ａ４・・・

【００２０】ここで、Ａ０，Ａ１・・・はＩＣテスタが
発生するオリジナルアドレスで、このアドレスをインク
リメントする。ＲＡ０，ＲＡ１・・・は論理演算後のア
ドレスであって、ＩＣテスタが実際にデバイスに与える
アドレスである。

【００２１】このように、副デコーダをミラー配置した
構成においては、ＩＣテスタが発生するアドレスを予め
演算処理し、その結果得られたアドレスをデバイスに与
えることで、副選択線の物理的な位置に対応して順次副
選択線の選択を行うことができる。従って、順次インク
リメントしたアドレスと実際に選択が成された副選択線
との対応を容易にとることができ、半導体メモリの試験
／評価を的確に行うことが可能となる。

【００２２】

【発明が解決しようとする課題】しかしながら、図９に
示したようにＩＣテスタの発生アドレスを演算処理して
デバイスに与えた場合に、シフト冗長を行うと以下に示
すような問題が生じる。

【００２３】図１０に示すように、例えば主選択線＜１
＞のブロック中に欠陥が発生し、欠陥救済処理を行うた
めに図中下側方向へ主選択線が１ビットシフトした状態
を想定する。この場合に、上述したＩＣテスタにおける
演算処理を加えてアドレス・インクリメントを行うと、
副選択線の選択順序が図１０中に（）付の数字で示す
通り変化する。

【００２４】ここでｘは、欠陥が生じた主選択線＜１＞
に属する副選択線については選択しないことを示してい
る。つまり、冗長が行われるため選択されない選択線で
ある。

【００２５】この図１０から明らかなように、欠陥が生
じた主選択線＜１＞より前の主選択線＜０＞のブロック
では、それに属する各副選択線が上から順番に選択され
ているが、欠陥が生じた主選択線＜１＞より後の主選択
線＜２＞，＜３＞のブロックでは、副選択線の選択順序
が反転してしまっている。このような選択が行われるの
は、前述したように主選択線＜１＞によって選択される
８個の副デコーダが主選択線＜２＞によって選択される
８個の副デコーダに対してミラー配置されていることに
起因する。すなわち、主選択線＜１＞を冗長した場合
に、主選択線＜１＞に属する副デコーダに対するアドレ
ス信号がそのまま主選択線＜２＞に属する副デコーダへ
入力されてしまうため、副デコーダの選択順序が反転し
てしまうのである。

【００２６】このように、ＩＣテスタのアドレスを演算
処理してデバイスに与えた場合には、欠陥が生じた主選
択線＜１＞以降における副選択線の選択が物理的な位置
に対応して順次には行われなくなるので、ＩＣテスタの
発生アドレスに対して実際に選択が成された副選択線の
対応をとることが困難となり、的確な試験／評価を行う
ことができなくなってしまう。

【００２７】以上説明したように、従来の方式では、ミ
ラー配置した副デコーダを有する半導体記憶装置におい
て、試験／評価時等において副選択線の選択を意図した
順序で行う場合には予め入力するアドレスを演算処理す
る必要が生じ、演算した結果を入力した場合であっても
シフト冗長による不良救済が行われた場合に、所定の順
序で副選択線を選択することができなかった。

【００２８】冗長の有無によって選択順序が変化しない
ようにするためには、以下に示すような手段をとる必要
がある。

【００２９】冗長の有無や、冗長を行っているビット
は、各チップでの欠陥の有無や欠陥の発生した場所によ
り異なる。試験／評価の段階で、その全ての場合に対応
させるためには、欠陥の発生場所に応じて選択すべきア
ドレス論理演算式を複数用意しておき、（ａ）試験／評
価を行うごとに冗長を行ったビットのアドレス情報を調
べ、それに応じた適切なアドレス論理演算式を選択す
る。（ｂ）冗長処理を行った際に使用した欠陥アドレス
の情報を保存しておき、それを抽出して適切なアドレス
論理演算式を選択し、試験／評価を始める等の方法が想
定される。

【００３０】しかしながら、上述の（ａ）の方法では、
欠陥アドレスを再度調べる必要があるため、試験／評価
に長時間を要することとなり、結果として試験／評価の
コストが上昇する。また、（ｂ）の方法では、デバイス
ごとの欠陥アドレス情報をなんらかの記憶装置に保存し
ておく必要があり、こちらの場合はハード資産面でのコ
ストの上昇という問題を抱えてしまい、対象デバイスの
増加とともに膨大なコスト上昇が生じることとなる。

【００３１】更に、（ａ），（ｂ）どちらの場合におい
ても、想定される全ての組み合わせのアドレス変換用の
論理演算式を準備するとともに、欠陥アドレスと使用す
る論理演算式との適切な対応を定義する必要があり、非
常に煩雑な作業が必要とされる。また、実際の冗長処理
の際にも、上述の定義内容を参照して適切な論理演算式
を選択するなどの煩雑な処理が必要になる。

【００３２】本発明は、このような実情に鑑みて成され
たものであり、選択線のデコード回路が鏡像配置された
構成の半導体記憶装置において、コストアップや煩雑な
処理等を招くことなく、シフト冗長を行った場合でも入
力したアドレスと実際に選択されたデコード回路（選択
線）との対応をとることができるようにすることを目的
とする。

【００３３】

【課題を解決するための手段】本発明の半導体記憶装置
は、鏡像関係で配置された複数のデコーダを用いてその
信号出力線である複数の選択線の中から何れかを選択す
ることにより、所望のメモリセルを選択するようになさ
れた半導体記憶装置であって、上記複数のデコーダとそ
れらの信号入力線との間および上記複数のデコーダとそ
れらの信号出力線との間の少なくとも何れかの接続を、
上記信号入力線より上記複数のデコーダに順次に入力さ
れるアドレス信号に対して上記信号出力線の選択順序が
一定方向となるように入れ替えて配線している。

【００３４】本発明の半導体記憶装置の一態様例におい
ては、鏡像関係で配置された互いに隣接する第１のデコ
ーダ群および第２のデコーダ群を備え、一方のデコーダ
群とそれらの信号出力線との間の接続を、上記信号入力
線より上記第１及び第２のデコーダ群に順次に入力され
るアドレス信号に対して上記信号出力線の選択順序が一
定方向となるように入れ替えて配線している。

【００３５】本発明の半導体記憶装置の一態様例におい
ては、鏡像関係で配置された互いに隣接する第１のデコ
ーダ群および第２のデコーダ群を備え、上記第１および
第２のデコーダ群とそれらの信号入力線との間の接続の
一部と、上記第１および第２のデコーダ群とそれらの信
号出力線との間の接続の一部とを、上記信号出力線より
上記第１および第２のデコーダ群に順次に入力されるア
ドレス信号に対して上記信号出力線の選択順序が一定方
向となるように入れ替えて配線している。

【００３６】本発明の半導体記憶装置の一態様例におい
ては、複数の主選択線の中から１つを選択し、更にその
選択された主選択線に属する複数の選択線の中から１つ
を選択することによって所望のメモリセルを選択するよ
うに成され、上記主選択線に属する複数の副選択線に接
続された上記複数のデコーダからなる第１のデコーダ群
と、上記主選択線に隣接する他の主選択線に属する複数
の副選択線に接続された上記複数のデコーダからなる第
２のデコーダ群とが、上記第１および第２のデコーダ群
の境界に対して鏡像配置されている。

【００３７】本発明の半導体記憶装置の一態様例におい
ては、上記第１および第２のデコーダ群に属する複数の
デコーダとそれらの信号出力線との間の接続の入れ替え
を、接続部位の階層位置を異ならせて当該接続部位を交
差させることによって行う。

【００３８】

【作用】本発明は上記技術手段より成るので、鏡像配置
された複数のデコーダに接続された複数の選択線は、順
次に与えられるアドレス信号に基づいて一定の方向に向
かって順番に選択されることとなる。よって、欠陥の発
生部位を冗長した場合であっても、選択線の選択順序を
常に同一とすることが可能となる。

【００３９】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態を図面に基づいて説明する。図１は、
第１の実施形態に係る半導体記憶装置であるＳＤＲＡＭ
のセルアレイブロック部の概略構成を示す平面図であ
る。また、図２は図１に示すＳＤＲＡＭのセルアレイブ
ロック部において、副デコーダと副選択線との接続状態
を示す模式図である。なお、図２では説明の簡単のた
め、４系統の副デコーダのセット同士がミラー配置さ
れ、セット内の副デコーダ同士はミラー配置となってい
ない状態を示している。

【００４０】先ず、図１を参照しながらＳＤＲＡＭの構
成について説明する。このＳＤＲＡＭでは、階層化ワー
ドライン方式で１つの主選択線から副選択線の１／８選
択を行い、その１／８選択用の８系統の副デコーダをセ
ルアレイの両端に４系統づつ配置し、８本の副選択線を
くし歯状に駆動するようにしている。そして、図８〜図
１０において説明したものと同様、副デコーダがミラー
配置され、不良救済方式として主選択線にシフト冗長方
式が採用されている。

【００４１】図１において、リード・オンリ・メモリ
（ｒｏｍ）１は冗長の有無及び冗長を行う場合の対象ア
ドレス情報を記憶しているメモリである。主デコーダ
（ｍｗｌｄｅｃ）２は、１つの主選択線ドライバ（ｍｗ
ｌｄｒｖ）３を選択するブロックである。また、主選択
線ドライバ３は、選択された主デコーダ２に対応して主
選択線（ｍｗｌ）４を駆動するブロックである。シフト
コントローラ５は、ロム１の記憶情報を基に、主デコー
ダ２と主選択線ドライバ３の適切な接続関係を構築する
ブロックである。

【００４２】副デコーダ群（ｓｗｄｅｃ４）６は、主デ
コーダ３により選択された主選択線４に接続される複数
（図１においては８本）の副選択線７の中からから１本
を選択して駆動するブロックである。すなわち、１つの
副デコーダ群６は４つの副デコーダを備えており、セル
アレイの両側の副デコーダ群６からくし歯状に接続され
た８本の副選択線７の１本を選択する。また、センスア
ンプ（sense amp ）８は、メモリセルから読み出された
記憶データを増幅するブロックである。

【００４３】図２は、図１に示すセルアレイブロック部
において、副デコーダ群６Ａ，６Ｂと副選択線７ａ〜７
ｈとの接続部位を拡大して示す平面図である。ここで、
図２（ｂ）が第１の実施形態を示したものであり、図２
（ａ）はその比較例を示している。先ず、図２（ａ）の
比較例を参照しながら、隣接する２つの副デコーダ群６
Ａ，６Ｂに対して接続されている副選択線７ａ〜７ｈの
選択について説明する。

【００４４】図２（ａ）において、隣接する副デコーダ
群６Ａ，６Ｂ同士はミラー関係で配置されている。ここ
で、ミラー関係とは、隣接する副デコーダ群６Ａ，６Ｂ
の基本構造がミラー関係（鏡像関係）に配置されている
ことをいい、配線等については必ずしもミラー配置され
ていなくても良い。セルアレイの片側に配置されたこれ
ら副デコーダ群６Ａ，６Ｂに入力されるアドレス信号は
４種類であり、信号＜０＞，＜２＞，＜４＞，＜６＞で
示されている。これらの信号は、副デコーダ群６Ａ，６
Ｂ内の各副デコーダ６ａ〜６ｄ，６ｈ〜６ｅに接続され
た４本の副選択線７ａ〜７ｄ，７ｈ〜７ｅのそれぞれに
対応している。

【００４５】２つの隣接する副デコーダ群６Ａ，６Ｂは
互いにミラー配置されているため、図２（ａ）に示すよ
うに、入力アドレス信号＜０＞は副デコーダ６ａに接続
された副選択線７ａ及び副デコーダ６ｈに接続された副
選択線７ｈに対応している。入力アドレス信号＜２＞は
副デコーダ６ｂに接続された副選択線７ｂ及び副デコー
ダ６ｇに接続された副選択線７ｇに対応している。同様
に、入力アドレス信号＜４＞は副デコーダ６ｃに接続さ
れた副選択線７ｃ及び副デコーダ６ｆに接続された副選
択線７ｆに対応し、入力アドレス信号＜６＞は副デコー
ダ６ｄに接続された副選択線７ｄ及び副デコーダ６ｅに
接続された副選択線７ｅに対応している。

【００４６】この構成では、主選択線４により副デコー
ダ群６Ａを選択して副デコーダ群用のアドレス信号＜０
＞，＜２＞，＜４＞，＜６＞を順次与えた後、別の主選
択線４により副デコーダ群６Ｂを選択してアドレス信号
＜０＞，＜２＞，＜４＞，＜６＞を順次与えた場合に
は、矢印Ａで示す順序で副選択線７ａ〜７ｄの選択が成
され、続いて矢印Ｂで示す順序で副選択線７ｅ〜７ｈの
選択が成される。従って、図９において説明したよう
に、一定の方向に向かって副選択線７ａ〜７ｈを順次選
択するためには、所定の論理演算を行った結果のアドレ
ス信号を与える必要が生じ、シフト冗長を行った場合に
は図１０に示したように選択順序が逆転してしまう。

【００４７】これに対して、第１の実施形態において
は、図２（ｂ）に示すように、ミラー配置された一方の
副デコーダ群６Ｂ内の各デコーダ６ｅ〜６ｈに対して、
各副選択線７ｅ〜７ｈを交差させた状態で接続してい
る。具体的には、図２（ｂ）において副デコーダ群６Ｂ
内の上端に位置する副デコーダ６ｅは、副選択線７ｅ〜
７ｈのうちの下端に位置する副選択線７ｈと接続され、
副デコーダ群６Ｂ内の上端から２つ目に位置する副デコ
ーダ６ｆは、副選択線７ｅ〜７ｈのうちの下端から２つ
目に位置する副選択線７ｇと接続されている。また、副
デコーダ群６Ｂ内の上端から３つ目に位置する副デコー
ダ６ｇは、副選択線７ｅ〜７ｈのうちの下端から３つ目
に位置する副選択線７ｆと接続され、副デコーダ群６Ｂ
内の下端に位置する副デコーダ６ｈは、副選択線７ｅ〜
７ｈのうちの上端に位置する副選択線７ｅと接続されて
いる。

【００４８】つまり、各副デコーダ６ａ〜６ｈに対する
アドレス信号＜０＞〜＜６＞の入力は図２（ａ）の場合
と同じだが、各副デコーダ６ｅ〜６ｈの出力部分で副選
択線７ｅ〜７ｈに対する配線を、アドレスインクリメン
ト時の副選択線の選択方向が一定方向となるように入れ
替える。これにより、副デコーダ群６Ｂと接続された副
選択線７ｅは入力アドレス信号＜０＞によって選択さ
れ、副選択線７ｆは入力アドレス信号＜２＞によって選
択される。また、副選択線７ｇは入力アドレス信号＜４
＞によって選択され、副選択線７ｈは入力アドレス信号
＜６＞によって選択される。

【００４９】副デコーダ群６Ａ内の各デコーダ６ａ〜６
ｄに対する各副選択線７ａ〜７ｄの接続は、図２（ａ）
の比較例と同様である。従って、図２（ｂ）に示す第１
の実施形態に係る構成では、主選択線４により副デコー
ダ群６Ａを選択してアドレス信号＜０＞，＜２＞，＜４
＞，＜６＞を順次与えた後、副デコーダ群６Ｂを選択し
てアドレス信号＜０＞，＜２＞，＜４＞，＜６＞を順次
与えた場合、矢印Ｃで示す順序で副選択線７ａ〜７ｄの
選択が成され、引き続き同じ方向（矢印Ｄ）の順序で副
選択線７ｅ〜７ｈの選択が成されることになる。

【００５０】このように、副デコーダ群６Ｂ内の各副デ
コーダ６ｅ〜６ｈに対して、各副選択線７ｅ〜７ｈを交
差させた状態で接続することによって、隣接する副デコ
ーダ群６Ａ，６Ｂにおいて同一位置に対応した副選択線
（例えば副選択線７ａと７ｅ）は、同一の入力アドレス
信号に基づいて選択されることになる。

【００５１】図３は、図２（ｂ）に示した構成の副デコ
ーダ群６Ａ，６Ｂに対して、副デコーダ群６Ａ，６Ｂと
同一構成の副デコーダ群６Ｃ，６Ｄを並べた状態を示し
ている。まず、副デコーダ群６Ａを選択してアドレス信
号＜０＞，＜２＞，＜４＞，＜６＞を順次与えた後、副
デコーダ６Ｂを選択してアドレス信号＜０＞，＜２＞，
＜４＞，＜６＞を順次与えて矢印Ｅの方向に副選択線の
選択を行う。その後、同様の選択を副デコーダ群６Ｃ、
副デコーダ群６Ｄについて順次行う場合に、例えば副デ
コーダ群６Ｃが冗長されたとする。この場合であって
も、冗長されたところ以降の副デコーダ群６Ｄにおける
副選択線の選択は常に図３に示す矢印Ｆの方向に向かっ
て行われる。従って、シフト冗長を行った場合であって
も副選択線の選択順序が反転することを抑止でき、常に
一定の順序、一定の方向に選択を行うことが可能とな
る。これにより、試験、評価の際にデバイスに入力する
アドレスと実際に選択された副選択線との対応を確実に
とることができる。

【００５２】図４は、図２（ｂ）に示した副デコーダ群
６Ｂに対する各副選択線７ｅ〜７ｈの接続部位を具体的
に示した平面図である。ここで、図４（ａ）は接続部位
の全階層（全レベル）を上面から見た平面図を示してい
る。また、図４（ｂ）は、各階層（レベル０〜３）にお
ける平面図を示している。図４（ｂ）において、レベル
０は最上位階層を示している。また、レベル１はレベル
０よりも下の階層であって、主選択線４が形成されてい
る階層である。レベル２はレベル１よりも下の階層であ
って、ビット線が形成されている階層である。レベル３
はレベル２よりも下の階層であって、副選択線７が形成
されている階層である。

【００５３】また、図４（ｂ）において、コンタクト窓
Ｃ１はレベル０とレベル１間のコンタクトを行うための
接続部であり、コンタクト窓Ｃ２はレベル１とレベル２
間のコンタクトを行うための接続部である。また、コン
タクト窓Ｃ３はレベル１とレベル３間のコンタクトを行
うための接続部であり、コンタクト窓Ｃ４はレベル２と
レベル３間のコンタクトを行うための接続部である。

【００５４】図４（ｂ）に示すように、４本の副選択線
７ｅ〜７ｈは同一階層（レベル３）に形成されており、
副選択線７ｅ〜７ｈよりも上層でやはり同一階層（レベ
ル２）に形成された各副デコーダ６ｅ〜６ｈに対して接
続される。副デコーダ６ｅは副選択線７ｈと接続される
ため、副選択線７ｈはＬ字状に屈曲して副デコーダ６ｅ
の配線の下部まで延在しており、末端においてコンタク
ト窓Ｃ４により垂直方向のコンタクトが成されている。

【００５５】また、副デコーダ６ｆは副選択線７ｇと接
続されるため、副デコーダ６ｆの配線は副選択線７ｇの
末端の上部まで延在しており、この位置でコンタクト窓
Ｃ４により垂直方向のコンタクトが成されている。同様
に、副デコーダ６ｇは副選択線７ｆと接続されるため、
副選択線７ｆは副デコーダ６ｇの配線の末端の下部まで
Ｌ字状に屈曲して延在しており、この位置でコンタクト
窓Ｃ４により垂直方向のコンタクトが成されている。

【００５６】また、副デコーダ６ｈは副選択線７ｅと接
続されるが、各副デコーダ６ｅ〜６ｇが障害となるた
め、最上位の階層（レベル０）に形成された配線９及び
その下の階層（レベル１）において形成されたパッド１
０，１１を介して接続されている。すなわち、副デコー
ダ６ｈはコンタクト窓Ｃ２によって上層（レベル１）の
パッド１１と接続されており、また、副選択線７ｅはコ
ンタクト窓Ｃ３によって上層（レベル１）のパッド１０
と接続されている。そして、パッド１０，１１は共にコ
ンタクト窓Ｃ１によって上層（レベル０）に形成された
配線９により接続されている。これにより、副デコーダ
６ｈと副選択線７ｅとが接続されている。

【００５７】このように、最上位配線層（レベル０）、
主選択線層（レベル１）、ビット線層（レベル２）、副
選択線層（レベル３）を組み合わせて使用することによ
り、副デコーダ６ｅ〜６ｈに対して副選択線７ｅ〜７ｈ
を交差させて接続することができる。配線９、パッド１
０，１１は、同一階層における導電膜の形成とともに形
成することが可能である。

【００５８】以上説明したように、本発明の第１の実施
形態では、冗長／非冗長で選択順序が逆転してしまうの
は、副デコーダのミラー配置に起因して起こることに鑑
み、副選択線と副デコーダの接続部で配線の入れ換えを
行うことで、シフト配置と同様の選択を行うことを可能
とする。

【００５９】すなわち、第１の実施形態では、隣接する
副デコーダ群同士をミラー関係で配置し、セルアレイと
の接続部分でミラー配置側の副デコーダと全副選択線と
の引き出し順序の入れ換えを行う。なお、副デコーダを
構成するトランジスタ自体はミラー関係で配置したまま
であるので、トランジスタはピッチ方向に並べることが
可能であり、図２（ａ）に示す既存のものを使用するこ
とが可能である。

【００６０】そして、図４（ａ）に示すように、配線の
入れ替えに際しては、４本の入れ換えを主選択線層、ビ
ット線層、最上位配線層の３層を組み合わせて行ってい
る。これにより、副選択線の並びが完全にシフト化され
るため、試験／評価時における冗長／非冗長による選択
順序に相違が生じることを抑止することができる。

【００６１】従って、上述の第１の実施形態によれば、
半導体メモリの微細化等を達成するためにミラー配置を
採用した場合において、シフト冗長方式による不良救済
を行った場合でも副選択線の選択順序を適正化すること
ができる。しかも、試験／評価を行うごとに欠陥アドレ
スを一々調べたり、欠陥アドレスや複数のアドレス論理
演算式を予め保存しておかなくても済むので、製造時に
おける試験／評価に要する時間の短縮と記憶領域の縮小
を達成することができ、ひいてはメモリ製造コストの低
減を図ることができる。

【００６２】なお、この実施形態では、互いにミラー配
置された２つの隣接する副デコーダ群６Ａ，６Ｂのう
ち、ミラー配置された側の副デコーダ群６Ｂに属する各
副デコーダ６ｅ〜６ｈと各副選択線７ｅ〜７ｈとの接続
を入れ替えることによって、副選択線７ａ〜７ｈの選択
順が一定方向となるようにする例を示したが、正方向に
配置された副デコーダ群６Ａに属する各副デコーダ６ａ
〜６ｄと各副選択線７ａ〜７ｄとの接続を入れ替えるよ
うにしても良い。

【００６３】（第２の実施形態）次に、本発明の第２の
実施形態を図面に基づいて説明する。第２の実施形態
は、副デコーダ群６Ａと副デコーダ群６Ｂの双方に対す
る副選択線７ａ〜７ｈの接続が第１の実施形態と相違し
ている。その他のＳＤＲＡＭの構成は第１の実施形態と
同様であるためここでは説明を省略する。

【００６４】図２（ｃ）は、第２の実施形態における、
副デコーダ６ａ〜６ｈと副選択線７ａ〜７ｈとの接続部
位を拡大して示す平面図である。図２（ｃ）を参照しな
がら、隣接する２つの副デコーダ群６Ａ，６Ｂに対して
接続されている副選択線７ａ〜７ｈの選択について説明
する。

【００６５】第２の実施形態においては、図２（ｃ）に
示すように、副デコーダ群６Ａ内の２つの副デコーダ６
ａ，６ｄに対する副選択線７ａ，７ｄの接続を交差させ
ることにより入れ替えている。すなわち、副デコーダ６
ａに対して副選択線７ｄを接続し、副デコーダ６ｄに対
して副選択線７ａを接続している。また、副デコーダ群
６Ｂ内においても２つの副デコーダ６ｆ，６ｇに対する
副選択線７ｆ，７ｇの接続を交差させることにより入れ
替えており、副デコーダ６ｆに対して副選択線７ｇを接
続し、副デコーダ６ｇに対して副選択線７ｆを接続して
いる。その他の副デコーダ６ｂ，６ｃ，６ｅ，６ｈに対
する副選択線７ｂ，７ｃ，７ｅ，７ｈの接続は図２
（ａ）に示した比較例と同様である。

【００６６】また、第２の実施形態では、比較例に対し
て各副デコーダに対応する入力アドレス信号の入れ替え
も行っている。すなわち、アドレス信号＜０＞を副デコ
ーダ６ｄ，６ｅに対して入力し、アドレス信号＜６＞を
副デコーダ６ａ，６ｈに対して入力している点で、図２
（ａ）の比較例に示すものと相違する。アドレス信号＜
２＞，＜４＞は、それぞれ比較例と同様に副デコーダ６
ｂ，６ｇ及び６ｃ，ｆに対して入力している。

【００６７】つまり、各副デコーダ６ｅ〜６ｈの入力部
分と出力部分で、副選択線７ｅ〜７ｈに対する配線を、
アドレスインクリメント時の副選択線の選択順序が一定
方向となるように入れ替える。これにより、副デコーダ
群６Ａにおいては、副デコーダ６ｄと接続された副選択
線７ａはアドレス信号＜０＞によって選択される。ま
た、副デコーダ６ｂと接続された副選択線７ｂはアドレ
ス信号＜２＞によって選択される。同様に、副デコーダ
６ｃと接続された副選択線７ｃはアドレス信号＜４＞に
よって選択され、副デコーダ６ａと接続された副選択線
７ｄはアドレス信号＜６＞によって選択される。

【００６８】また、副デコーダ群６Ｂにおいては、副デ
コーダ６ｅと接続された副選択線７ｅはアドレス信号＜
０＞によって選択される。また、副デコーダ６ｇと接続
された副選択線７ｆはアドレス信号＜２＞によって選択
される。同様に、副デコーダ６ｆと接続された副選択線
７ｇはアドレス信号＜４＞によって選択され、副デコー
ダ６ｈと接続された副選択線７ｈはアドレス信号＜６＞
によって選択される。

【００６９】従って、第１の実施形態と同様に、副デコ
ーダ群６Ａを選択してアドレス信号＜０＞，＜２＞，＜
４＞，＜６＞を順次与えた後、副デコーダ群６Ｂを選択
してアドレス信号＜０＞，＜２＞，＜４＞，＜６＞を順
次与えた場合には、矢印Ｃで示す順序で副選択線７ａ〜
７ｄの選択が成され、引き続き同じ方向（矢印Ｄ）の順
序で副選択線７ｅ〜７ｈの選択が成されることになる。

【００７０】このように、副デコーダ群６Ａ内において
は副デコーダ６ａ，６ｄに対する副選択線７ａ，７ｄの
接続を交差させるとともに、副デコーダ６ａ，６ｄへの
入力信号＜０＞，＜６＞の入れ替えを行い、副デコーダ
群６Ｂ内においては副デコーダ６ｆ，６ｇに対する副選
択線７ｆ，７ｇの接続を交差させるとともに、副デコー
ダ６ｅ，６ｈへの入力信号＜０＞，＜６＞の入れ替えを
行うことによって、隣接する副デコーダ群６Ａ，６Ｂに
おいて同一位置に対応した副選択線は、同一の入力アド
レス信号に基づいて選択されることになる。

【００７１】図５は、図２（ｃ）に示した副デコーダ群
６Ａに対する各副選択線７ａ〜７ｄの接続部位を具体的
に示した平面図である。ここで、図５（ａ）は接続部位
の全階層（全レベル）を上面から見た平面図を示してい
る。図５（ｂ）は、各階層（レベル０〜３）における平
面図を示している。各階層の位置、コンタクト窓Ｃ１〜
Ｃ４によって接続される２つの階層については第１の実
施形態と同様である。

【００７２】図５（ｂ）に示すように、４本の副選択線
７ａ〜７ｄは、同一階層（レベル３）に形成されてお
り、副選択線７ａ〜７ｄよりも上層でやはり同一階層
（レベル２）に形成された各副デコーダ６ａ〜６ｄに対
して接続される。ここで、副デコーダ６ａは副選択線７
ｄと接続されるため、副選択線７ｄはＬ字状に屈曲して
副デコーダ６ａの配線の下部まで延在しており、末端に
おいてコンタクト窓Ｃ４により垂直方向のコンタクトが
成されている。

【００７３】また、副デコーダ６ｄは副選択線７ａと接
続されるが、各副デコーダ６ｅ〜６ｃが障害となるた
め、最上位の階層（レベル０）に形成された配線層９及
びその下の階層（レベル１）において形成されたパッド
１０，１１を介して接続されている。すなわち、副デコ
ーダ６ｄはコンタクト窓Ｃ２によって上層（レベル１）
のパッド１１と接続されており、また、副選択線７ａは
コンタクト窓Ｃ３によって上層（レベル１）のパッド１
０と接続されている。そして、パッド１０，１１は共に
コンタクト窓Ｃ１によって上層（レベル０）に形成され
た配線９により接続されている。これにより、副デコー
ダ６ｄと副選択線７ａとが接続されている。デコーダ６
ｂ，６ｃと副選択線７ｂ，７ｃの接続においては交差に
よる接続を行わないため、末端においてコンタクト窓Ｃ
４によりコンタクトが成されている。

【００７４】また、図６は、図２（ｃ）に示した副デコ
ーダ群６Ｂに対する各副選択線７ｅ〜７ｈの接続部位を
具体的に示した平面図である。ここで、図６（ａ）は接
続部位の全階層（全レベル）を上面から見た平面図を示
している。図６（ｂ）は、各階層（レベル０〜３）にお
ける平面図を示している。各階層の位置、コンタクト窓
Ｃ１〜Ｃ４によって接続される２つの階層については図
５と同様である。

【００７５】図６（ｂ）に示すように、４本の副選択線
７ｅ〜７ｈは同一階層（レベル３）に形成されており、
副選択線７ｅ〜７ｈよりも上層でやはり同一階層（レベ
ル２）に形成された各副デコーダ６ｅ〜６ｈに対して接
続される。ここで、副デコーダ６ｇは副選択線７ｆと接
続されるため、副選択線７ｆはＬ字状に屈曲して副デコ
ーダ６ｇの配線の下部まで延在しており、末端において
コンタクト窓Ｃ４により垂直方向のコンタクトが成され
ている。

【００７６】また、副デコーダ６ｆは副選択線７ｇと接
続されるため、副デコーダ６ｆの配線はＬ字状に屈曲し
て副選択線７ｇの上部まで延在しており、末端において
コンタクト窓Ｃ４により垂直方向のコンタクトが成され
ている。副デコーダ６ｅ，６ｈと副選択線７ｅ，７ｈの
接続においては交差による接続を行わないため、末端に
おいてコンタクト窓Ｃ４によりコンタクトが成されてい
る。

【００７７】このように、最上位配線層（レベル０）、
主選択線層（レベル１）、ビット線層（レベル２）、副
選択線層（レベル３）を組み合わせて使用することによ
り、副デコーダ６ａ，６ｄに対して副選択線７ａ，７ｄ
を交差させて接続することができ、副デコーダ６ｆ，６
ｇに対して副選択線７ｆ，７ｇを交差させて接続するこ
とができる。配線９、パッド１０，１１は、同一階層に
おける導電膜の形成とともに形成することが可能であ
る。

【００７８】以上説明したように、本発明の第２の実施
形態においては、隣接する副デコーダ群６Ａ，６Ｂ同士
をミラー関係で配置し、正配置側である副デコーダ群６
Ａにおいては副デコーダ６ａ，６ｄに接続される２本の
入力信号の入れ替えを行い、更に、セルアレイとの接続
部分において、入力信号の入れ替えが成された副デコー
ダ６ａ，６ｄと副選択線７ａ，７ｄの接続の入れ替えを
行っている。また、ミラー配置側の副デコーダ群６Ｂに
おいては、外側の２つの副デコーダ６ｅ，６ｈに対する
入力信号の入れ替えを行い、更に、セルアレイとの接続
部分において、入力信号の入れ替えが成されていない副
デコーダ６ｆ，６ｇに対する副選択線７ｆ，７ｇの接続
の入れ替えを行う。

【００７９】このように、各副デコーダ群６Ａ，６Ｂへ
の入力信号を２本づつ入れ換えるとともに、セルアレイ
への接続部分で２本づつ副選択線を入れ換えることによ
って、ミラー配置側で４本全ての入れ換えを行わなくて
も第１の実施形態と同等の効果を得ることができる。第
１の実施形態と同様に、副デコーダ群６Ａ，６Ｂにおけ
るトランジスタ自体はミラー関係で配置したままなの
で、トランジスタはピッチ方向に並べることが可能であ
り、図２（ａ）の比較例と同様の構成の副デコーダを使
用することができる。

【００８０】そして、図５及び図６に示すように、副デ
コーダ群６Ｂにおいて内側に配置された２本の配線の入
れ換えを副選択線層、ビット線層の組み合わせで行い、
副デコーダ群６Ａにおいて外側に配置される２本の配線
の入れ換えを主選択線層、ビット線層、最上位配線層の
組み合わせで実現している。これにより、副選択線の並
びが完全にシフト化されるため、試験／評価時における
冗長／非冗長による選択順序に相違が生じることを抑止
することができる。

【００８１】従って、上述の第２の実施形態によれば、
半導体メモリの微細化等を達成するためにミラー配置を
採用した場合において、シフト冗長方式による不良救済
を行った場合でも副選択線の選択順序を適正化すること
ができる。しかも、試験／評価を行うごとに欠陥アドレ
スを一々調べたり、欠陥アドレスや複数のアドレス論理
演算式を予め保存しておかなくても済むので、製造時に
おける試験／評価に要する時間の短縮と記憶領域の縮小
を達成することができ、ひいてはメモリ製造コストの低
減を図ることができる。

【００８２】また、第２の実施形態によれば、副デコー
ダ群内における全てのデコーダに対する副選択線の接続
関係を入れ替える必要がないため、接続の入れ替えによ
るスペースを最小限に抑えることが可能である。すなわ
ち、第１の実施形態では、図４（ｂ）のレベル２または
レベル３に示されるように、コンタクト窓が選択線方向
に最大で３個分並べられているのに対して、図５および
図６に示す第２の実施形態ではコンタクト窓の並びは最
大で２個分であり、その分配置面積を小さくすることが
できる。

【００８３】（第３の実施形態）次に、本発明の第３の
実施形態を図面に基づいて説明する。第３の実施形態
は、副デコーダ群６Ｂに対する入力アドレス信号の接続
状態が第１の実施形態と相違している。その他のＳＤＲ
ＡＭの構成は第１の実施形態と同様であるため、ここで
は説明を省略する。

【００８４】図２（ｄ）は、図１に示すセルアレイブロ
ック部において、副デコーダ６ａ〜６ｈと副選択線７ａ
〜７ｈとの接続部位を拡大して示す平面図である。図２
（ｄ）を参照しながら、隣接する２つの副デコーダ群６
Ａ，６Ｂに対して接続されている副選択線７ａ〜７ｈの
選択について説明する。

【００８５】第３の実施形態においては、副デコーダ群
６Ｂが副デコーダ群６Ａに対してミラー配置で構成され
ておらず、シフト配置により構成されている。従って、
副デコーダ群６Ｂに接続された副選択線７ｅ〜７ｆに対
する入力アドレス信号は、副デコーダ群６Ａに接続され
た副選択線７ａ〜７ｄのそれぞれに対応する入力アドレ
ス信号と同一である。

【００８６】これにより、副デコーダ群６Ａにおいて
は、副デコーダ６ａと接続された副選択線７ａはアドレ
ス信号＜０＞によって選択される。また、副デコーダ６
ｂと接続された副選択線７ｂはアドレス信号＜２＞によ
って選択される。同様に、副デコーダ６ｃと接続された
副選択線７ｃはアドレス信号＜４＞によって選択され、
副デコーダ６ｄと接続された副選択線７ｄはアドレス信
号＜６＞によって選択される。

【００８７】また、副デコーダ群６Ｂにおいては、副デ
コーダ６ｅと接続された副選択線７ｅはアドレス信号＜
０＞によって選択される。また、副デコーダ６ｆと接続
された副選択線７ｆはアドレス信号＜２＞によって選択
される。同様に、副デコーダ６ｇと接続された副選択線
７ｇはアドレス信号＜４＞によって選択され、副デコー
ダ６ｈと接続された副選択線７ｈはアドレス信号＜６＞
によって選択される。

【００８８】従って、第１の実施形態と同様に、副デコ
ーダ群６Ａを選択してアドレス信号＜０＞，＜２＞，＜
４＞，＜６＞を順次与えた後、副デコーダ群６Ｂを選択
してアドレス信号＜０＞，＜２＞，＜４＞，＜６＞を順
次与えた場合には、矢印Ｃで示す順序で副選択線７ａ〜
７ｄの選択が成され、引き続き同じ方向（矢印Ｄ）の順
序で副選択線７ｅ〜７ｈの選択が成されることになる。

【００８９】以上説明したように、本発明の第３の実施
形態によれば、副デコーダ群６Ａに対して副デコーダ群
６Ｂを構成するトランジスタをシフト配置することによ
り、各副デコーダ群６ａ〜６ｈと各副選択線７ａ〜７ｈ
との接続を交差させることなく、第１の実施形態と同
様、試験／評価時における冗長／非冗長による選択順序
に相違が生じることを抑止することができる。従って、
第１の実施形態と同様の効果を得ることができるととも
に、デコーダのミラー配置に阻害要因がある場合であっ
ても副選択線の選択順序を適正化することができる。

【００９０】なお、上記各実施形態では、各副デコーダ
と各副選択線との接続関係について説明したが、複数の
主デコーダ同士がミラー配置されているような場合に
は、各主デコーダと各主選択線との接続関係についても
本発明を適用することができる。また、階層化ワードラ
イン方式を採用している半導体記憶装置に限らず、隣接
するデコーダ等でミラー配置が成されているものにも本
発明を適用することができる。

【００９１】また、上記実施形態において示した各部の
構成および配線等は、何れも本発明を実施するにあたっ
ての具体化の一例を示したものに過ぎず、これらによっ
て本発明の技術的範囲が限定的に解釈されてはならない
ものである。すなわち、本発明はその精神、またはその
主要な特徴から逸脱することなく、様々な形で実施する
ことができる。

【００９２】

【発明の効果】以上詳しく説明したように、本発明によ
れば、ミラー配置された複数のデコーダの入力部および
出力部の少なくとも何れかにおいて接続を入れ替えて配
線するようにしたので、欠陥に基づく冗長の有無にかか
わらず選択線の選択順序を常に適正化することができ
る。しかも、欠陥アドレスを一々調べたり、必要な情報
を予めメモリに保存しておく必要がないので、特にデバ
イス製造時における試験／評価に要する時間の短縮を図
ることができるとともに、欠陥アドレス等を記憶するた
めのハードウェアを削減することができる。従って、半
導体記憶装置のコスト削減を達成することができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体記憶装置である
ＳＤＲＡＭの概略構成を示す平面図である。

【図２】図１に示すＳＤＲＡＭのセルアレイにおいて、
副デコーダと副選択線との接続状態を示す模式図であ
る。

【図３】第１の実施形態において副デコーダ群を４つ並
べた状態を示す平面図である。

【図４】第１の実施形態における副デコーダ群と各副選
択線との接続部位を具体的に示した平面図である。

【図５】第２の実施形態における副デコーダ群と各副選
択線との接続部位を具体的に示した平面図である。

【図６】第２の実施形態における副デコーダ群と各副選
択線との接続部位を具体的に示した平面図である。

【図７】デコード回路をミラー配置することによるスペ
ース削減の効果の一例を示す平面図である。

【図８】従来の半導体記憶装置において、アドレスイン
クリメントの際の副選択線の選択順序を示す平面図であ
る。

【図９】従来の半導体記憶装置において、演算後のアド
レスを入力した場合の副選択線の選択順序を示す平面図
である。

【図１０】従来の半導体記憶装置において、シフト冗長
を行った場合の副選択線の選択順序を示す平面図であ
る。

【符号の説明】

１リード・オンリ・メモリ（ｒｏｍ）２主デコーダ（ｍｗｌｄｅｃ）３主選択線ドライバ（ｍｗｌｄｒｖ）４主選択線（ｍｗｌ）５シフトコントローラ６Ａ〜６Ｄ副デコーダ群（ｓｗｄｅｃ４）６ａ〜６ｈ副デコーダ７ａ〜７ｈ副選択線８センスアンプ（sense amp ）９配線１０，１１パッドＣ１〜Ｃ４コンタクト窓

───────────────────────────────────────────────────── フロントページの続き (72)発明者松宮正人神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B024 AA15 BA13 BA18 CA17 CA21 EA02 5F083 AD00 KA03 LA01 LA03 LA04 LA05 LA11 ZA10

Claims

【特許請求の範囲】

【請求項１】鏡像関係で配置された複数のデコーダを
用いてその信号出力線である複数の選択線の中から何れ
かを選択することにより、所望のメモリセルを選択する
ようになされた半導体記憶装置であって、上記複数のデコーダとそれらの信号入力線との間および
上記複数のデコーダとそれらの信号出力線との間の少な
くとも何れかの接続を、上記信号入力線より上記複数の
デコーダに順次に入力されるアドレス信号に対して上記
信号出力線の選択順序が一定方向となるように入れ替え
て配線したことを特徴とする半導体記憶装置。
【請求項２】鏡像関係で配置された互いに隣接する第
１のデコーダ群および第２のデコーダ群を備え、一方の
デコーダ群とそれらの信号出力線との間の接続を、上記
信号入力線より上記第１及び第２のデコーダ群に順次に
入力されるアドレス信号に対して上記信号出力線の選択
順序が一定方向となるように入れ替えて配線したことを
特徴とする請求項１に記載の半導体記憶装置。
【請求項３】鏡像関係で配置された互いに隣接する第
１のデコーダ群および第２のデコーダ群を備え、上記第
１および第２のデコーダ群とそれらの信号入力線との間
の接続の一部と、上記第１および第２のデコーダ群とそ
れらの信号出力線との間の接続の一部とを、上記信号出
力線より上記第１および第２のデコーダ群に順次に入力
されるアドレス信号に対して上記信号出力線の選択順序
が一定方向となるように入れ替えて配線したことを特徴
とする請求項１に記載の半導体記憶装置。
【請求項４】複数の主選択線の中から１つを選択し、
更にその選択された主選択線に属する複数の選択線の中
から１つを選択することによって所望のメモリセルを選
択するように成され、上記主選択線に属する複数の副選択線に接続された上記
複数のデコーダからなる第１のデコーダ群と、上記主選
択線に隣接する他の主選択線に属する複数の副選択線に
接続された上記複数のデコーダからなる第２のデコーダ
群とが、上記第１および第２のデコーダ群の境界に対し
て鏡像配置されていることを特徴とする請求項１に記載
の半導体記憶装置。
【請求項５】上記第１および第２のデコーダ群に属す
る複数のデコーダとそれらの信号出力線との間の接続の
入れ替えを、接続部位の階層位置を異ならせて当該接続
部位を交差させることによって行うことを特徴とする請
求項４に記載の半導体記憶装置。