JP2000340767A - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
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Abstract
(57)【要約】
【課題】 下部電極形成後、強誘電体膜を形成する熱処
理プロセスを行った際に、強誘電体膜にＩｒの酸化物で
構成される析出物が多数生じ、この析出物はキャパシタ
の下部電極と上部電極とを短絡してキャパシタのリーク
電流を大きくし、その結果容量の低下、動作電流の増大
を引き起こす。 【解決手段】 シリコン基板１上にシリコン酸化膜２を
形成し、シリコン酸化膜２上にスパッタリング法によ
り、バリアメタル層３を形成する。更に、バリアメタル
層３上にスパッタリング法により、Ｉｒ下部電極４を形
成する。その後、ケミカルメカニカルポリッシング法に
て、Ｉｒ下部電極４表面の平坦化を行った。ポリッシン
グ量は全体のＩｒ膜の膜厚２１０ｎｍに対して５％、即
ち、約１０ｎｍとし、最終的な膜厚を２００ｎｍとし
た。次に、Ｉｒ下部電極４上に、膜厚１５０ｎｍ程度の
ＳＢＴ膜５を形成し、その後、Ｐｔ上部電極を形成し
た。
理プロセスを行った際に、強誘電体膜にＩｒの酸化物で
構成される析出物が多数生じ、この析出物はキャパシタ
の下部電極と上部電極とを短絡してキャパシタのリーク
電流を大きくし、その結果容量の低下、動作電流の増大
を引き起こす。 【解決手段】 シリコン基板１上にシリコン酸化膜２を
形成し、シリコン酸化膜２上にスパッタリング法によ
り、バリアメタル層３を形成する。更に、バリアメタル
層３上にスパッタリング法により、Ｉｒ下部電極４を形
成する。その後、ケミカルメカニカルポリッシング法に
て、Ｉｒ下部電極４表面の平坦化を行った。ポリッシン
グ量は全体のＩｒ膜の膜厚２１０ｎｍに対して５％、即
ち、約１０ｎｍとし、最終的な膜厚を２００ｎｍとし
た。次に、Ｉｒ下部電極４上に、膜厚１５０ｎｍ程度の
ＳＢＴ膜５を形成し、その後、Ｐｔ上部電極を形成し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
の製造方法に関し、特に、電荷蓄積用キャパシタとして
強誘電体キャパシタを用いた半導体メモリ素子の製造方
法に有効なものである。
の製造方法に関し、特に、電荷蓄積用キャパシタとして
強誘電体キャパシタを用いた半導体メモリ素子の製造方
法に有効なものである。
【０００２】
【従来の技術】現在、ＤＲＡＭでは、１つのメモリセル
が１つのＭＯＳトランジスタと１つのキャパシタから構
成されるいわゆる１Ｔ−１Ｃ型が最も広く用いられてい
る。この１Ｔ−１Ｃ型のＤＲＡＭにおいて、キャパシタ
絶縁膜にはシリコン酸化膜やシリコン窒化膜などが用い
られてきたが、近年の高集積化に伴い、メモリセル面積
の縮小が進み、セルの容量を確保することが年々困難に
なっている。そこで、誘電体膜に、ＳｒＴｉＯ3や（Ｂ
ａ，Ｓｒ）ＴｉＯ3等の酸化物高誘電率材料を用いて容
量を確保使用とする方法が検討されている。
が１つのＭＯＳトランジスタと１つのキャパシタから構
成されるいわゆる１Ｔ−１Ｃ型が最も広く用いられてい
る。この１Ｔ−１Ｃ型のＤＲＡＭにおいて、キャパシタ
絶縁膜にはシリコン酸化膜やシリコン窒化膜などが用い
られてきたが、近年の高集積化に伴い、メモリセル面積
の縮小が進み、セルの容量を確保することが年々困難に
なっている。そこで、誘電体膜に、ＳｒＴｉＯ3や（Ｂ
ａ，Ｓｒ）ＴｉＯ3等の酸化物高誘電率材料を用いて容
量を確保使用とする方法が検討されている。
【０００３】更に、近年の薄膜形成技術の進展に伴っ
て、高誘電率かつ誘電分極の特性をもつ強誘電体材料と
半導体メモリ技術との組み合わせによる強誘電体不揮発
性メモリ（以下、「ＦｅＲＡＭ」という）の開発が盛ん
になっている。ＦｅＲＡＭデバイスはその高速書き換
え、低消費電力、高書き換え耐性などの点から、従来の
不揮発性メモリであるＥＰＲＯＭやＥＥＰＲＯＭ、フラ
ッシュメモリへの置き換えだけでなく、ひいてはＤＲＡ
Ｍさえも置き換え可能なメモリとして、実用化に向けて
の研究開発が盛んに行われている。
て、高誘電率かつ誘電分極の特性をもつ強誘電体材料と
半導体メモリ技術との組み合わせによる強誘電体不揮発
性メモリ（以下、「ＦｅＲＡＭ」という）の開発が盛ん
になっている。ＦｅＲＡＭデバイスはその高速書き換
え、低消費電力、高書き換え耐性などの点から、従来の
不揮発性メモリであるＥＰＲＯＭやＥＥＰＲＯＭ、フラ
ッシュメモリへの置き換えだけでなく、ひいてはＤＲＡ
Ｍさえも置き換え可能なメモリとして、実用化に向けて
の研究開発が盛んに行われている。
【０００４】現在、ＦｅＲＡＭへの応用として提案され
ている強誘電体材料は、種にＰｂＺｒxＴｉ1-xＯ（以
下、「ＰＺＴ」という）と、ＳｒＢｉ2Ｔａ2Ｏ9（以
下、「ＳＢＴ」という）である。ＰＺＴはこれまで最も
多くの検討がなされてきたが、１０8〜１０9回の分極反
転を繰り返すと分極劣化が発生することや、膜厚を薄く
すると分極の減少やリーク電流の増大が起こるなどの様
々な問題を抱えている。これに対し、ＳＢＴは強誘電特
性を得るのに約８００℃と、ＰＺＴと比べて高温での熱
処理を必要とするが、書き換えによる疲労劣化が少な
く、低電圧動作が可能となるといった利点をもってい
る。強誘電体膜の成膜方法としては、有機金属を基に合
成された原料溶液を基板に塗布、乾燥、仮焼成した薄膜
を酸素雰囲気中で結晶化熱処理するスピンコート法が主
に用いられ、その他スパッタリング法、ＣＶＤ法なども
検討されている。
ている強誘電体材料は、種にＰｂＺｒxＴｉ1-xＯ（以
下、「ＰＺＴ」という）と、ＳｒＢｉ2Ｔａ2Ｏ9（以
下、「ＳＢＴ」という）である。ＰＺＴはこれまで最も
多くの検討がなされてきたが、１０8〜１０9回の分極反
転を繰り返すと分極劣化が発生することや、膜厚を薄く
すると分極の減少やリーク電流の増大が起こるなどの様
々な問題を抱えている。これに対し、ＳＢＴは強誘電特
性を得るのに約８００℃と、ＰＺＴと比べて高温での熱
処理を必要とするが、書き換えによる疲労劣化が少な
く、低電圧動作が可能となるといった利点をもってい
る。強誘電体膜の成膜方法としては、有機金属を基に合
成された原料溶液を基板に塗布、乾燥、仮焼成した薄膜
を酸素雰囲気中で結晶化熱処理するスピンコート法が主
に用いられ、その他スパッタリング法、ＣＶＤ法なども
検討されている。
【０００５】キャパシタ電極材料には、従来高温耐性に
優れたＰｔ系材料が使用されてきた。しかし、キャパシ
タ素子をトランジスタのソース又はドレインに接続した
コンタクトプラグ上に形成することで、高い集積度が得
られるスタック型キャパシタ構造（以下、「ＳＴＣ構
造」という）のメモリセルを作成する場合、Ｐｔは酸素
を通しやすいため、コンタクトプラグが酸化しコンタク
ト不良を生じたり、強誘電体とプラグとの間に元素の相
互拡散が起こるといった問題がある。
優れたＰｔ系材料が使用されてきた。しかし、キャパシ
タ素子をトランジスタのソース又はドレインに接続した
コンタクトプラグ上に形成することで、高い集積度が得
られるスタック型キャパシタ構造（以下、「ＳＴＣ構
造」という）のメモリセルを作成する場合、Ｐｔは酸素
を通しやすいため、コンタクトプラグが酸化しコンタク
ト不良を生じたり、強誘電体とプラグとの間に元素の相
互拡散が起こるといった問題がある。
【０００６】そこで、最近は、酸素バリア性や相互拡散
防止性に優れたＩｒ系材料が、ＳＴＣ構造用電極材料と
して注目されている。近年、強誘電体材料にＰＺＴを用
いたキャパシタにおいて、電極にＩｒ系材料を使用した
場合、キャパシタの疲労特性が改善されていることが、
例えば、特開平７−２４５２３７号公報に開示されてい
る。
防止性に優れたＩｒ系材料が、ＳＴＣ構造用電極材料と
して注目されている。近年、強誘電体材料にＰＺＴを用
いたキャパシタにおいて、電極にＩｒ系材料を使用した
場合、キャパシタの疲労特性が改善されていることが、
例えば、特開平７−２４５２３７号公報に開示されてい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、キャパ
シタの下部電極にＩｒ系材料を用いた場合においては、
次のような問題がある。即ち、下部電極形成後、強誘電
体膜を形成する熱処理プロセスを行った際に、強誘電体
膜にＩｒの酸化物で構成される析出物が多数生じる。こ
の析出物はキャパシタの下部電極と上部電極とを短絡し
てキャパシタのリーク電流を大きくし、その結果容量の
低下、動作電流の増大を引き起こす。また、この析出物
による段差が後の配線工程において配線不良の原因とな
る。
シタの下部電極にＩｒ系材料を用いた場合においては、
次のような問題がある。即ち、下部電極形成後、強誘電
体膜を形成する熱処理プロセスを行った際に、強誘電体
膜にＩｒの酸化物で構成される析出物が多数生じる。こ
の析出物はキャパシタの下部電極と上部電極とを短絡し
てキャパシタのリーク電流を大きくし、その結果容量の
低下、動作電流の増大を引き起こす。また、この析出物
による段差が後の配線工程において配線不良の原因とな
る。
【０００８】Ｉｒは酸素に直接ふれた状態で加熱された
場合、ＩｒＯ2の偏析が起こる。そのため、下部電極表
面にダストやパーティクルが存在した場合、強誘電体薄
膜内にひび割れ等の欠陥ができ、ここから酸素が侵入し
て、Ｉｒと反応し、ＩｒＯ2の析出がおこる。また、ス
ピンコート法で強誘電体薄膜を作成する場合、溶液の塗
布・焼成を数回繰り返すが、このとき一回の塗布・焼成
プロセスで形成されるＳＢＴ膜の膜厚は数十ｎｍと薄い
ため、ダストやパーティクルのみならず、下部電極表面
の凹凸によっても、同様に酸素リーク経路が形成されて
しまう。更に下部電極表面の凹凸が大きい場合は溶液塗
布後の膜上のＩｒが直接露出した部分が生じ、これも析
出物形成の核となる。
場合、ＩｒＯ2の偏析が起こる。そのため、下部電極表
面にダストやパーティクルが存在した場合、強誘電体薄
膜内にひび割れ等の欠陥ができ、ここから酸素が侵入し
て、Ｉｒと反応し、ＩｒＯ2の析出がおこる。また、ス
ピンコート法で強誘電体薄膜を作成する場合、溶液の塗
布・焼成を数回繰り返すが、このとき一回の塗布・焼成
プロセスで形成されるＳＢＴ膜の膜厚は数十ｎｍと薄い
ため、ダストやパーティクルのみならず、下部電極表面
の凹凸によっても、同様に酸素リーク経路が形成されて
しまう。更に下部電極表面の凹凸が大きい場合は溶液塗
布後の膜上のＩｒが直接露出した部分が生じ、これも析
出物形成の核となる。
【０００９】本発明は、上記課題を解決するものであ
り、リーク電流が小さく信頼性の高い強誘電体キャパシ
タを高い歩留まりで製造する方法を提供することを目的
とする。
り、リーク電流が小さく信頼性の高い強誘電体キャパシ
タを高い歩留まりで製造する方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明の半導体メモリ素
子の製造方法は、下部電極、誘電体膜及び上部電極から
なり、少なくとも上記誘電体膜と接触する下部電極表面
層がＩｒ又はＩｒＯ2からなるキャパシタを有する半導
体メモリ素子の製造方法において、下部電極材料膜を形
成した後、上記下部電極材料膜表面を所定量除去するこ
とにより、上記下部電極材料膜の表面を平坦化する工程
と、上記下部電極材料膜上に誘電体膜及び上部電極材料
膜を形成した後、上記上部電極材料膜、誘電体膜及び上
記下部電極材料膜を所定の形状にパターニングする工程
とを有し、下部電極材料膜表面の除去量が下部電極材料
膜形成時の膜厚の１％以上であり、且つ、除去後の下部
電極材料膜の厚さが５０ｎｍ以上であることを特徴とす
るものである。
子の製造方法は、下部電極、誘電体膜及び上部電極から
なり、少なくとも上記誘電体膜と接触する下部電極表面
層がＩｒ又はＩｒＯ2からなるキャパシタを有する半導
体メモリ素子の製造方法において、下部電極材料膜を形
成した後、上記下部電極材料膜表面を所定量除去するこ
とにより、上記下部電極材料膜の表面を平坦化する工程
と、上記下部電極材料膜上に誘電体膜及び上部電極材料
膜を形成した後、上記上部電極材料膜、誘電体膜及び上
記下部電極材料膜を所定の形状にパターニングする工程
とを有し、下部電極材料膜表面の除去量が下部電極材料
膜形成時の膜厚の１％以上であり、且つ、除去後の下部
電極材料膜の厚さが５０ｎｍ以上であることを特徴とす
るものである。
【００１１】また、本発明は、上述の構成に加えて、化
学的機械的研磨又はドライエッチングにより、下部電極
材料膜の平坦化を行うことをも特徴とするものである。
学的機械的研磨又はドライエッチングにより、下部電極
材料膜の平坦化を行うことをも特徴とするものである。
【００１２】
【発明の実施の形態】以下、実施の形態に基づいて、本
発明の半導体メモリ素子の製造方法を詳細に説明する。
発明の半導体メモリ素子の製造方法を詳細に説明する。
【００１３】図１は本発明の第１の実施例の半導体メモ
リ素子に用いられる強誘電体キャパシタの製造工程図で
あり、図２はポリッシング量と膜表面粗度との関係を示
す図であり、図３はＳｒＢｉ2Ｔａ2Ｏ9（以下、「ＳＢ
Ｔ」という）形成温度と異物個数との関係図であり、図
４は本発明の第３の実施例の半導体メモリ素子の構成断
面図であり、図５は本発明を用いて形成された、強誘電
体キャパシタのヒステリシス特性を示す図である。 （第１の実施例）まず、図１（ａ）に示すように、シリ
コン基板１上に熱酸化により膜厚３００ｎｍのシリコン
酸化膜２を形成し、シリコン酸化膜２上にスパッタリン
グ法により、バリアメタル層３を５０ｎｍ形成する。更
に、バリアメタル層３上にスパッタリング法により、Ｉ
ｒ下部電極４を形成する。
リ素子に用いられる強誘電体キャパシタの製造工程図で
あり、図２はポリッシング量と膜表面粗度との関係を示
す図であり、図３はＳｒＢｉ2Ｔａ2Ｏ9（以下、「ＳＢ
Ｔ」という）形成温度と異物個数との関係図であり、図
４は本発明の第３の実施例の半導体メモリ素子の構成断
面図であり、図５は本発明を用いて形成された、強誘電
体キャパシタのヒステリシス特性を示す図である。 （第１の実施例）まず、図１（ａ）に示すように、シリ
コン基板１上に熱酸化により膜厚３００ｎｍのシリコン
酸化膜２を形成し、シリコン酸化膜２上にスパッタリン
グ法により、バリアメタル層３を５０ｎｍ形成する。更
に、バリアメタル層３上にスパッタリング法により、Ｉ
ｒ下部電極４を形成する。
【００１４】その後、図１（ｂ）に示すように、化学的
機械的研磨（ケミカルメカニカルポリッシング）法（以
下、「ＣＭＰ法」という。）にて、Ｉｒ下部電極４表面
の平坦化を行った。ウエハを設置するキャリアを毎分３
５回転、研磨布を設置するブラテンを毎分２５回とし、
ウエハと回転布との間に１０ＰＳＩの圧力を加えながら
同方向に回転させた。スラリー量は２００ＳＣＣＭとし
た。ポリッシング量は全体のＩｒ膜の膜厚２１０ｎｍに
対して約５％、即ち、約１０ｎｍとし、最終的な膜厚を
２００ｎｍとした。研磨量が初期膜厚に対して１％より
薄いと、図２に示すように、ＣＭＰ法で十分な平坦化が
行われない。また、除去後の下部電極材料となるＩｒ膜
の厚さは５０ｎｍ以上が好ましく、５０ｎｍより薄い
と、酸素バリア性が悪くなるため、電極に付随したヒロ
ック等が発生しやすくなる。
機械的研磨（ケミカルメカニカルポリッシング）法（以
下、「ＣＭＰ法」という。）にて、Ｉｒ下部電極４表面
の平坦化を行った。ウエハを設置するキャリアを毎分３
５回転、研磨布を設置するブラテンを毎分２５回とし、
ウエハと回転布との間に１０ＰＳＩの圧力を加えながら
同方向に回転させた。スラリー量は２００ＳＣＣＭとし
た。ポリッシング量は全体のＩｒ膜の膜厚２１０ｎｍに
対して約５％、即ち、約１０ｎｍとし、最終的な膜厚を
２００ｎｍとした。研磨量が初期膜厚に対して１％より
薄いと、図２に示すように、ＣＭＰ法で十分な平坦化が
行われない。また、除去後の下部電極材料となるＩｒ膜
の厚さは５０ｎｍ以上が好ましく、５０ｎｍより薄い
と、酸素バリア性が悪くなるため、電極に付随したヒロ
ック等が発生しやすくなる。
【００１５】ＣＭＰ前のＩｒの膜表面粗度がウエハ面内
で平均３０ｎｍだったのに対して、ＣＭＰ後の膜表面粗
度はウエハ面内で平均５ｎｍとなった。ここで、膜表面
粗度とは、断面形状の最高値と最低値との差である。
尚、ＣＭＰ後の膜表面粗度は、本発明においては、小さ
ければよりよいが、５０ｎｍ以下であれば、強誘電体形
成後の析出物の個数が十分に少なくなり、よりキャパシ
タのリーク電流の抑制の実効が図れる。
で平均３０ｎｍだったのに対して、ＣＭＰ後の膜表面粗
度はウエハ面内で平均５ｎｍとなった。ここで、膜表面
粗度とは、断面形状の最高値と最低値との差である。
尚、ＣＭＰ後の膜表面粗度は、本発明においては、小さ
ければよりよいが、５０ｎｍ以下であれば、強誘電体形
成後の析出物の個数が十分に少なくなり、よりキャパシ
タのリーク電流の抑制の実効が図れる。
【００１６】次に、図１（ｃ）に示すように、Ｉｒ下部
電極４上に、ＭＯＤ（ＭｅｔａｌＯｒｇａｎｉｃ Ｄｅ
ｃｏｍｐｏｓｉｔｉｏｎ）法により、強誘電体薄膜の形
成を行った。ＳＢＴ溶液（溶液の組成比はＳｒ／Ｂｉ／
Ｔａ＝８／２４／２０）をスピンコートで１層３０ｎｍ
程度塗布し、２５０℃、５分間の乾燥処理を施した後、
基板温度７００℃で、３０分間、酸素雰囲気中の結晶化
熱処理を行った。この工程を合計５回繰り返し、膜厚１
５０ｎｍ程度のＳＢＴ膜５を得た。
電極４上に、ＭＯＤ（ＭｅｔａｌＯｒｇａｎｉｃ Ｄｅ
ｃｏｍｐｏｓｉｔｉｏｎ）法により、強誘電体薄膜の形
成を行った。ＳＢＴ溶液（溶液の組成比はＳｒ／Ｂｉ／
Ｔａ＝８／２４／２０）をスピンコートで１層３０ｎｍ
程度塗布し、２５０℃、５分間の乾燥処理を施した後、
基板温度７００℃で、３０分間、酸素雰囲気中の結晶化
熱処理を行った。この工程を合計５回繰り返し、膜厚１
５０ｎｍ程度のＳＢＴ膜５を得た。
【００１７】その後、顕微鏡を用いて、強誘電体膜表面
の観察を行った。図３は０．３μｍ角以上の異物の個数
をＳＢＴ熱処理条件でプロットしたものである。グラフ
３１はＩｒ電極表面のＣＭＰ法による処理を行っていな
い場合、グラフ３２はＣＭＰ法による処理を行った場合
ものである。図３に示すように、Ｉｒ電極にＣＭＰ法に
よる処理を行ったものについては、７００℃の熱処理後
もほとんどＩｒＯ2の析出がＳＢＴ表面に見られていな
いことが分かる。 （第２の実施例）上述の第１の実施例においては、下部
電極の平坦化工程として、ＣＭＰ法を用いたが、第２の
実施例においては、ドライエッチング法にて下部電極薄
膜の平坦化を行った。Ｉｒ下部電極薄膜形成工程までは
第１の実施例と同じである。
の観察を行った。図３は０．３μｍ角以上の異物の個数
をＳＢＴ熱処理条件でプロットしたものである。グラフ
３１はＩｒ電極表面のＣＭＰ法による処理を行っていな
い場合、グラフ３２はＣＭＰ法による処理を行った場合
ものである。図３に示すように、Ｉｒ電極にＣＭＰ法に
よる処理を行ったものについては、７００℃の熱処理後
もほとんどＩｒＯ2の析出がＳＢＴ表面に見られていな
いことが分かる。 （第２の実施例）上述の第１の実施例においては、下部
電極の平坦化工程として、ＣＭＰ法を用いたが、第２の
実施例においては、ドライエッチング法にて下部電極薄
膜の平坦化を行った。Ｉｒ下部電極薄膜形成工程までは
第１の実施例と同じである。
【００１８】その後、ＥＣＲプラズマエッチング装置を
用い、下部電極薄膜表面のエッチングを行った。エッチ
ングガスとして、塩素の流量を３６ＳＣＣＭ、Ｃ2Ｆ6の
流量を３６ＳＣＣＭ、メタンの流量を４ＳＣＣＭ導入
し、エッチング時の圧力を１．４ｍＴｏｒｒ、マイクロ
波出力を１０００Ｗ、ＲＦ出力を１００Ｗとした。
用い、下部電極薄膜表面のエッチングを行った。エッチ
ングガスとして、塩素の流量を３６ＳＣＣＭ、Ｃ2Ｆ6の
流量を３６ＳＣＣＭ、メタンの流量を４ＳＣＣＭ導入
し、エッチング時の圧力を１．４ｍＴｏｒｒ、マイクロ
波出力を１０００Ｗ、ＲＦ出力を１００Ｗとした。
【００１９】エッチング量は、成膜直後の全体の膜厚２
１０ｎｍに対して、約５％の１０ｎｍとし、最終的な膜
厚を２００ｎｍとした。ドライエッチング前のＩｒの膜
表面粗度がウエハ面内で平均３０ｎｍだったのに対し
て、ドライエッチング後の膜表面粗度はウエハ面内で平
均５ｎｍとなった。尚、ドライエッチング後の膜表面粗
度は、本発明においては、小さければよりよいが、５０
ｎｍ以下であればよい。
１０ｎｍに対して、約５％の１０ｎｍとし、最終的な膜
厚を２００ｎｍとした。ドライエッチング前のＩｒの膜
表面粗度がウエハ面内で平均３０ｎｍだったのに対し
て、ドライエッチング後の膜表面粗度はウエハ面内で平
均５ｎｍとなった。尚、ドライエッチング後の膜表面粗
度は、本発明においては、小さければよりよいが、５０
ｎｍ以下であればよい。
【００２０】その後、顕微鏡を用いて、強誘電体膜表面
の観察を行った。第１の実施例と同様、Ｉｒ電極にドラ
イエッチングを施した素子については、７００℃の熱処
理後もほとんどＩｒＯ2の析出がＳＢＴ表面に見られて
いないことが分かる。 （第３の実施例）まず、図４に示すように、シリコン基
板１１の表面に膜厚が約５０００Åのロコス酸化膜１２
を形成して、素子分離領域を形成する。次に、ゲート電
極１３、ソース／ドレイン領域１４ａ、１４ｂからなる
選択トランジスタを形成した後、層間絶縁膜としてＣＶ
Ｄ法で第１のシリコン酸化膜１５を５０００Å程度成膜
し、続いて、直径０．６μｍのコンタクトホールを形成
する。
の観察を行った。第１の実施例と同様、Ｉｒ電極にドラ
イエッチングを施した素子については、７００℃の熱処
理後もほとんどＩｒＯ2の析出がＳＢＴ表面に見られて
いないことが分かる。 （第３の実施例）まず、図４に示すように、シリコン基
板１１の表面に膜厚が約５０００Åのロコス酸化膜１２
を形成して、素子分離領域を形成する。次に、ゲート電
極１３、ソース／ドレイン領域１４ａ、１４ｂからなる
選択トランジスタを形成した後、層間絶縁膜としてＣＶ
Ｄ法で第１のシリコン酸化膜１５を５０００Å程度成膜
し、続いて、直径０．６μｍのコンタクトホールを形成
する。
【００２１】次に、ＣＶＤ法で上記コンタクトホールを
ポリシリコンを埋め込んだ後、ＣＭＰ法で表面を平坦化
し、ポリシリコンプラグを形成する。次に、このポリシ
リコンプラグ１６上に第１の実施例で示したように、ポ
リシリコンプラグ１６表面をフッ酸でウエット処理した
後、ＤＣリアクティブマグネトロンスパッタ法にてＴｉ
膜１７をポリシリコンプラグ１６上に２００Å形成す
る。その後、ＤＣリアクティブマグネトロンスパッタ法
にて、拡散バリア膜となるＴａxＳｉ1-xＮy膜１８
（０．２≦ｘ≦１、０≦ｙ≦１）をＴｉ膜１７上に５０
０Å形成する。
ポリシリコンを埋め込んだ後、ＣＭＰ法で表面を平坦化
し、ポリシリコンプラグを形成する。次に、このポリシ
リコンプラグ１６上に第１の実施例で示したように、ポ
リシリコンプラグ１６表面をフッ酸でウエット処理した
後、ＤＣリアクティブマグネトロンスパッタ法にてＴｉ
膜１７をポリシリコンプラグ１６上に２００Å形成す
る。その後、ＤＣリアクティブマグネトロンスパッタ法
にて、拡散バリア膜となるＴａxＳｉ1-xＮy膜１８
（０．２≦ｘ≦１、０≦ｙ≦１）をＴｉ膜１７上に５０
０Å形成する。
【００２２】次にこの上に、ＤＣリアクティブマグネト
ロンスパッタ法にて、下部電極となるＩｒ膜１９を２１
０ｎｍ形成する。次に、ＣＭＰ法を用いてＩｒ下部電極
１９の平坦化を行った。全体のＩｒの膜厚２１０ｎｍに
対して約５％、１０ｎｍとし、最終的な膜厚を２００ｎ
ｍとした。
ロンスパッタ法にて、下部電極となるＩｒ膜１９を２１
０ｎｍ形成する。次に、ＣＭＰ法を用いてＩｒ下部電極
１９の平坦化を行った。全体のＩｒの膜厚２１０ｎｍに
対して約５％、１０ｎｍとし、最終的な膜厚を２００ｎ
ｍとした。
【００２３】次に、Ｉｒ膜１９上にスピンオン法を用い
て、ＳＢＴ膜２０の形成を行った。
て、ＳＢＴ膜２０の形成を行った。
【００２４】次に、ＤＣリアクティブマグネトロンスパ
ッタ法で、膜厚１０００ÅのＰｔ上部電極２１を形成し
た後、Ｐｔ上部電極２１はＣｌ2を用いたドライエッチ
ング法で１〜３μｍ角の大きさに形成した。また、その
下のＳＢＴ膜２０はＣ2Ｆ6及びＡｒを用いたドライエッ
チング法で加工した。続いて、その下に形成されている
Ｉｒ下部電極１９、ＴａxＳｉ1-xＮy拡散バリア膜１
８、及びＴｉ膜１７をＣｌ2及びＣ2Ｆ6を用いたドライ
エッチング法で加工した。
ッタ法で、膜厚１０００ÅのＰｔ上部電極２１を形成し
た後、Ｐｔ上部電極２１はＣｌ2を用いたドライエッチ
ング法で１〜３μｍ角の大きさに形成した。また、その
下のＳＢＴ膜２０はＣ2Ｆ6及びＡｒを用いたドライエッ
チング法で加工した。続いて、その下に形成されている
Ｉｒ下部電極１９、ＴａxＳｉ1-xＮy拡散バリア膜１
８、及びＴｉ膜１７をＣｌ2及びＣ2Ｆ6を用いたドライ
エッチング法で加工した。
【００２５】その後、層間絶縁膜として、ＣＶＤ法を用
いて、第２のシリコン酸化膜２２を形成した後、コンタ
クトホールを形成し、強誘電体キャパシタのＰｔ上部電
極２１からの、アルミニウム引き出し電極２３をＤＣリ
アクティブマグネトロンスパッタ法にて形成した。
いて、第２のシリコン酸化膜２２を形成した後、コンタ
クトホールを形成し、強誘電体キャパシタのＰｔ上部電
極２１からの、アルミニウム引き出し電極２３をＤＣリ
アクティブマグネトロンスパッタ法にて形成した。
【００２６】次に、ソース領域１４上にコンタクトホー
ルを形成し、アルミニウム引き出し電極２４を形成す
る。最終的に図４に示すような強誘電体キャパシタ素子
を有する不揮発性半導体記憶素子が製造される。
ルを形成し、アルミニウム引き出し電極２４を形成す
る。最終的に図４に示すような強誘電体キャパシタ素子
を有する不揮発性半導体記憶素子が製造される。
【００２７】上述の工程により製造されたキャパシタの
Ｐｔ上部電極２１からアルミニウム引き出し電極２３と
ソース領域１４からのアルミニウム引き出し電極２４と
の間に三角波の電圧を印加することにより、図５に示す
ようなヒステリシスカーブが得られた。なお、この印加
した三角波の電界強度は１５０ｋＶ／ｃｍ、周波数は７
５Ｈｚとした。強誘電体特性は、Ｐｒ＝６μＣ／ｃ
ｍ2、Ｅｃ＝３５ｋＶ／ｃｍ、また＋３Ｖ印加時のリー
ク電流密度は８×１０-8Ａ／ｃｍ2、絶縁耐圧は１０Ｖ
以上であった。その結果から、強誘電体キャパシタとし
て用いるのに、十分な大きさの強誘電体特性が得られ
た。また、ＩｒＯ2の析出がほとんどＳＢＴ膜表面に見
られなかった。
Ｐｔ上部電極２１からアルミニウム引き出し電極２３と
ソース領域１４からのアルミニウム引き出し電極２４と
の間に三角波の電圧を印加することにより、図５に示す
ようなヒステリシスカーブが得られた。なお、この印加
した三角波の電界強度は１５０ｋＶ／ｃｍ、周波数は７
５Ｈｚとした。強誘電体特性は、Ｐｒ＝６μＣ／ｃ
ｍ2、Ｅｃ＝３５ｋＶ／ｃｍ、また＋３Ｖ印加時のリー
ク電流密度は８×１０-8Ａ／ｃｍ2、絶縁耐圧は１０Ｖ
以上であった。その結果から、強誘電体キャパシタとし
て用いるのに、十分な大きさの強誘電体特性が得られ
た。また、ＩｒＯ2の析出がほとんどＳＢＴ膜表面に見
られなかった。
【００２８】また、第３の実施例では下部電極の平坦化
のために、第１の実施例と同様にＣＭＰ法を用いて処理
を行ったが、第２の実施例と同様にドライエッチング法
を用いてもよい。
のために、第１の実施例と同様にＣＭＰ法を用いて処理
を行ったが、第２の実施例と同様にドライエッチング法
を用いてもよい。
【００２９】上述の本発明の実施例において、強誘電体
膜としてＳｒＢｉ2Ｔａ2Ｏ9を用いたが、ＢａＢｉ2Ｎｂ
2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、ＰｂＢｉ2Ｎｂ2Ｏ9、ＰｂＢ
ｉ4Ｔｉ4Ｏ15、ＳｒＢｉ4Ｔｉ4Ｏ15、ＢａＢｉ4Ｔｉ4Ｏ
15、Ｓｒ2Ｂｉ4Ｔｉ5Ｏ18、Ｂａ2Ｂｉ4Ｔａ5Ｏ18、Ｐｂ
2Ｂｉ4Ｔｉ5Ｏ18、Ｎａ0.5Ｂｉ4.5Ｔｉ4Ｏ15、Ｋ0.5Ｂ
ｉ4.5Ｔｉ4Ｏ15、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9、
（ＳｒＢｉ2Ｔａ2Ｏ9）0. 7・（Ｂｉ3ＴｉＴａ
Ｏ9）0.3、（ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9）0.7・
（Ｂｉ 3ＴｉＴａＯ9）0.3、Ｂｉ4Ｔｉ3Ｏ12等のビスマ
ス系層状構造化合物材料、または、鉛を含むペロブスカ
イト構造化合物材料においても同様の効果が得られる。
膜としてＳｒＢｉ2Ｔａ2Ｏ9を用いたが、ＢａＢｉ2Ｎｂ
2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、ＰｂＢｉ2Ｎｂ2Ｏ9、ＰｂＢ
ｉ4Ｔｉ4Ｏ15、ＳｒＢｉ4Ｔｉ4Ｏ15、ＢａＢｉ4Ｔｉ4Ｏ
15、Ｓｒ2Ｂｉ4Ｔｉ5Ｏ18、Ｂａ2Ｂｉ4Ｔａ5Ｏ18、Ｐｂ
2Ｂｉ4Ｔｉ5Ｏ18、Ｎａ0.5Ｂｉ4.5Ｔｉ4Ｏ15、Ｋ0.5Ｂ
ｉ4.5Ｔｉ4Ｏ15、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9、
（ＳｒＢｉ2Ｔａ2Ｏ9）0. 7・（Ｂｉ3ＴｉＴａ
Ｏ9）0.3、（ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9）0.7・
（Ｂｉ 3ＴｉＴａＯ9）0.3、Ｂｉ4Ｔｉ3Ｏ12等のビスマ
ス系層状構造化合物材料、または、鉛を含むペロブスカ
イト構造化合物材料においても同様の効果が得られる。
【００３０】また、上述の本発明の実施例において強誘
電体膜の成膜方法として、ＭＯＤ法を用いているが、ス
パッタ法、真空蒸着法、ＭＯＣＶＤ法などを用いてもよ
い。
電体膜の成膜方法として、ＭＯＤ法を用いているが、ス
パッタ法、真空蒸着法、ＭＯＣＶＤ法などを用いてもよ
い。
【００３１】更に、上述の実施の形態において、下部電
極をＩｒ／ＴａＳｉＮ／Ｔｉとしたが、他にＩｒ電極、
ＩｒＯ2とＩｒとの積層化電極（ＩｒＯ2／Ｉｒ）、Ｉｒ
Ｏ2とＩｒとＴａＳｉＮとの積層化電極（ＩｒＯ2／Ｉｒ
／ＴａＳｉＮ）、ＩｒＯ2とＩｒとＴａＳｉＮとＴｉと
の積層化電極（ＩｒＯ2／Ｉｒ／ＴａＳｉＮ／Ｔｉ）等
でも同様な効果が得られる。
極をＩｒ／ＴａＳｉＮ／Ｔｉとしたが、他にＩｒ電極、
ＩｒＯ2とＩｒとの積層化電極（ＩｒＯ2／Ｉｒ）、Ｉｒ
Ｏ2とＩｒとＴａＳｉＮとの積層化電極（ＩｒＯ2／Ｉｒ
／ＴａＳｉＮ）、ＩｒＯ2とＩｒとＴａＳｉＮとＴｉと
の積層化電極（ＩｒＯ2／Ｉｒ／ＴａＳｉＮ／Ｔｉ）等
でも同様な効果が得られる。
【００３２】
【発明の効果】以上詳細に説明したように、下部電極、
誘電体膜及び上部電極からなり、少なくとも上記誘電体
膜と接触する下部電極表面層がＩｒ又はＩｒＯ2からな
るキャパシタを有する半導体メモリ素子の製造方法にお
いて、下部電極材料膜を形成した後、上記下部電極材料
膜表面を所定量除去することにより、上記下部電極材料
膜の表面を平坦化する工程と、上記下部電極材料膜上に
誘電体膜及び上部電極材料膜を形成した後、上記上部電
極材料膜、誘電体膜及び上記下部電極材料膜を所定の形
状にパターニングする工程とを有し、除去量が下部電極
配線材料形成時の膜厚の１％以上であり、且つ、除去後
の下部電極材料の厚さを５０ｎｍ以上にす本発明を用い
ることにより、酸素リーク経路の生成を抑制し、また、
析出物生成の核となる、誘電体膜形成の際に起こる誘電
体膜からの下部電極表面の凸部の露出を抑制することに
よって、キャパシタのリーク電流を抑制することができ
る。その結果、キャパシタ容量の低下や動作電流の増大
の抑制ができ、また、従来生成されていた析出物による
段差を低減することにより、後の配線工程において配線
不良を抑制することができる。
誘電体膜及び上部電極からなり、少なくとも上記誘電体
膜と接触する下部電極表面層がＩｒ又はＩｒＯ2からな
るキャパシタを有する半導体メモリ素子の製造方法にお
いて、下部電極材料膜を形成した後、上記下部電極材料
膜表面を所定量除去することにより、上記下部電極材料
膜の表面を平坦化する工程と、上記下部電極材料膜上に
誘電体膜及び上部電極材料膜を形成した後、上記上部電
極材料膜、誘電体膜及び上記下部電極材料膜を所定の形
状にパターニングする工程とを有し、除去量が下部電極
配線材料形成時の膜厚の１％以上であり、且つ、除去後
の下部電極材料の厚さを５０ｎｍ以上にす本発明を用い
ることにより、酸素リーク経路の生成を抑制し、また、
析出物生成の核となる、誘電体膜形成の際に起こる誘電
体膜からの下部電極表面の凸部の露出を抑制することに
よって、キャパシタのリーク電流を抑制することができ
る。その結果、キャパシタ容量の低下や動作電流の増大
の抑制ができ、また、従来生成されていた析出物による
段差を低減することにより、後の配線工程において配線
不良を抑制することができる。
【００３３】また、化学的機械的研磨やドライエッチン
グにより、容易に下部電極表面の所定量の除去が可能と
なる。
グにより、容易に下部電極表面の所定量の除去が可能と
なる。
【図１】本発明の第１の実施例の半導体メモリ素子のキ
ャパシタの形成工程図である。
ャパシタの形成工程図である。
【図２】ポリッシング量と膜表面粗度との関係を示す図
である。
である。
【図３】ＳＢＴ形成温度と異物個数との関係を示す図で
ある。
ある。
【図４】本発明の第３の実施例の半導体メモリ素子の構
成断面図である。
成断面図である。
【図５】本発明を用いた強誘電体キャパシタのヒステリ
シス特性を示す図である。
シス特性を示す図である。
１ 半導体基板 ２ シリコン酸化膜 ３ ＴａＳｉＮバリアメタル膜 ４ 下部電極Ｉｒ層 ５ ＳｒＢｉ2Ｔａ2Ｏ9膜 １１ シリコン基板 １２ ロコス膜 １３ ゲート電極 １４ａ ソース領域 １４ｂ ドレイン領域 １５ 第１のシリコン酸化膜 １６ ポリシリコンプラグ １７ Ｔｉ膜 １８ ＴａxＳｉ1-xＮy膜 １９ Ｉｒ下部電極 ２０ ＳＢＴ膜 ２１ Ｐｔ上部電極 ２２ 第２のシリコン酸化膜 ２３ 第１のアルミニウム引き出し電極 ２４ 第２のアルミニウム引き出し電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA11 AA16 BA14 CA02 CA03 DA00 DA02 DA04 DB08 EB02 5F083 AD21 AD49 FR02 GA06 JA13 JA14 JA15 JA17 JA36 JA38 JA39 JA40 JA43 MA05 MA06 MA17 PR03 PR21 PR22 PR23 PR33 PR39 PR40
Claims (2)
- 【請求項１】 下部電極、誘電体膜及び上部電極からな
り、少なくとも上記誘電体膜と接触する下部電極表面層
がＩｒ又はＩｒＯ2からなるキャパシタを有する半導体
メモリ素子の製造方法において、 下部電極材料膜を形成した後、上記下部電極材料膜表面
を所定量除去することにより、上記下部電極材料膜の表
面を平坦化する工程と、 上記下部電極材料膜上に誘電体膜及び上部電極材料膜を
形成した後、上記上部電極材料膜、誘電体膜及び上記下
部電極材料膜を所定の形状にパターニングする工程とを
有し、 上記下部電極材料膜表面の除去量が該下部電極材料膜形
成時の膜厚の１％以上であり、且つ、除去後の下部電極
材料膜の厚さが５０ｎｍ以上であることを特徴とする、
半導体メモリ素子の製造方法。 - 【請求項２】 化学的機械的研磨又はドライエッチング
により、上記下部電極材料膜の平坦化を行うことを特徴
とする、請求項１に記載の半導体メモリ素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11151257A JP2000340767A (ja) | 1999-05-31 | 1999-05-31 | 半導体メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11151257A JP2000340767A (ja) | 1999-05-31 | 1999-05-31 | 半導体メモリ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340767A true JP2000340767A (ja) | 2000-12-08 |
Family
ID=15514719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11151257A Pending JP2000340767A (ja) | 1999-05-31 | 1999-05-31 | 半導体メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340767A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552379B2 (en) | 2001-06-26 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| KR100793916B1 (ko) | 2006-04-05 | 2008-01-15 | 삼성전기주식회사 | 인쇄회로기판 내장형 커패시터의 제조방법 |
| US7332357B2 (en) | 2005-01-06 | 2008-02-19 | Fujitsu Limited | Method for fabricating semiconductor device |
-
1999
- 1999-05-31 JP JP11151257A patent/JP2000340767A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552379B2 (en) | 2001-06-26 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US7332357B2 (en) | 2005-01-06 | 2008-02-19 | Fujitsu Limited | Method for fabricating semiconductor device |
| KR100793916B1 (ko) | 2006-04-05 | 2008-01-15 | 삼성전기주식회사 | 인쇄회로기판 내장형 커패시터의 제조방법 |
| US7736397B2 (en) | 2006-04-05 | 2010-06-15 | Samsung Electro-Mechanics Co., Ltd. | Method for manufacturing capacitor embedded in PCB |
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