JP2000340788A

JP2000340788A - 能動素子を含む分布定数線路

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Publication number: JP2000340788A
Application number: JP11151174A
Authority: JP
Inventors: Norio Hidaka; 紀雄日高
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-05-31
Filing date: 1999-05-31
Publication date: 2000-12-08
Anticipated expiration: 2019-05-31
Also published as: JP3752400B2; US6329231B1

Abstract

(57)【要約】【課題】超広帯域増幅器に応用できる分布定数線路を
提供する。【解決手段】第１の領域と第２の領域と制御電極とに
より能動素子が構成される。第１の領域と第２の領域と
の間をキャリアが移動する。制御電極に印加される電気
信号によってキャリアの移動が制御される。第１の領
域、第２の領域、及び制御電極が、第１の方向と交差す
る第２の方向に、入力端から出力端まで延在する。導電
領域が、第１の領域に、その入力端から出力端にわたっ
て電気的に接続される。トリガ線路が、第２の方向に延
在し、電気信号を入力端から出力端まで伝搬させる。ト
リガ線路を伝搬する電気信号が、制御端子の第２の方向
の対応する位置に印加される。出力線路が、第２の方向
に延在し、電気信号を入力端から出力端まで伝搬させ
る。能動素子を第１の方向に移動したキャリアによっ
て、出力線路に電気信号が励起される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、少なくとも３つの
端子を有する能動素子を用いた負性抵抗線路に関する。

【０００２】

【従来の技術】大容量高速通信時代を迎え、１００Ｇｂ
ｉｔ／ｓ級の超高速パルス伝送技術の開発が進められて
いる。このような超高速のパルス伝送を行うためには、
テラヘルツ級の利得帯域幅積を持ち、５０Ωの終端に整
合された電力反射のない超広帯域増幅器が必要である。
この要求を満たすために、高性能の高電子移動度トラン
ジスタ（ＨＥＭＴ）を用いた分布型進行波増幅器の開発
が行われている。ＨＥＭＴを用いた分布型進行波増幅器
により、１５０ＧＨｚの利得帯域幅積が得られるように
なった。

【０００３】

【発明が解決しようとする課題】ＨＥＭＴを用いた分布
型進行波増幅器により１５０ＧＨｚの利得帯域幅積が得
られるようになったが、その電力利得は、ＨＥＭＴの遮
断周波数ｆ_tと分布定数効果から期待される性能に比べ
て低い。その性能が、期待されるものに比べて低い原因
として、単体ＨＥＭＴを分布定数化していないこと、縦
続接続段数及び線路長の細分化に限界があること、及び
位相整合用のゲートスタブ線路により相互コンダクタン
スＧ_mが低下すること等が考えられる。

【０００４】本発明の目的は、超広帯域増幅器に応用で
きる分布定数線路を提供することである。

【０００５】

【課題を解決するための手段】本発明の一観点による
と、第１の領域と第２の領域と制御電極とを含む能動素
子であって、該第１の領域と第２の領域との間をキャリ
アが移動し、該制御電極に印加される電気信号によって
キャリアの移動が制御され、該第１の領域、第２の領
域、及び制御電極が、前記第１の方向と交差する第２の
方向に、入力端から出力端まで延在している能動素子
と、前記第１の領域に、その入力端から出力端にわたっ
て電気的に接続された導電領域と、前記第２の方向に延
在し、電気信号を入力端から出力端まで前記第２の方向
に伝搬させるトリガ線路であって、該トリガ線路を伝搬
する電気信号が、前記制御端子の第２の方向の対応する
位置に印加される前記トリガ線路と、前記第２の方向に
延在し、電気信号を入力端から出力端まで前記第２の方
向に伝搬させる出力線路であって、前記能動素子を前記
第１の方向に移動したキャリアによって、前記第２の方
向に伝搬する電気信号が励起される前記出力線路とを有
する分布定数線路が提供される。

【０００６】トリガ線路を第２の方向に伝搬する電気信
号により、第２の方向に関する各位置において、能動素
子のキャリアの移動が制御される。これにより、出力線
路に、増幅された電気信号が現れ、出力線路を第２の方
向に伝搬する。能動素子の性能、各線路の波長定数を適
当に設定すると、負性抵抗線路を得ることができる。

【０００７】

【発明の実施の形態】図１に、本発明の第１の実施例に
よる負性抵抗線路の、基板表面内に関する配置を示す。
基板表面をｘｙ面とし、基板表面の法線方向下向きをｚ
軸とするｘｙｚ直交座標系を考える。共通線路２０及び
出力線路４０が、入力端Ｔ_iから出力端Ｔ_oまで、ある間
隔を隔ててｘ軸方向に平行に配置されている。トリガ線
路６０が、共通線路２０と出力線路４０との間の領域に
接触している。これら各線路のｘ軸方向の長さをＷとす
る。共通線路２０から出力線路４０までの全幅をＬｗと
する。

【０００８】図２（Ａ）は、図１の一点鎖線Ａ２−Ａ２
における断面図を示し、図２（Ｂ）は、そのトリガ線路
の近傍の拡大図を示す。ノンドープのＧａＡｓ基板１の
表面に、ｘ軸に平行な２本の溝２１及び４１が形成され
ている。溝２１及び４１の底面上及び側面上に、それぞ
れＡｕＧｅ膜とＡｕ膜との積層構造を有する導電膜２２
及び４２が形成されている。溝２１及び４１内は、それ
ぞれＡｕからなる導電部材２３及び４３で埋め込まれて
いる。導電膜２２及び導電部材２３により共通線路２０
が構成され、導電膜４２及び導電部材４３により出力線
路４０が構成される。

【０００９】溝２１と４１との間の、基板１の表面上
に、ノンドープのＩｎＧａＡｓ層２、Ｓｉ濃度２×１０
¹⁸ｃｍ^-3のＡｌＧａＡｓ層３が積層されている。ＡｌＧ
ａＡｓ層３の表面のうち溝２１と４１とのほぼ中間の、
ｘ軸に平行な線状の領域に、ゲートフィンガ６１がショ
ットキ接触している。ゲートフィンガ６１の上に、ゲー
ト傘部６２が配置されている。ゲート傘部６２は、ゲー
トフィンガ６１の両側に庇状に張り出してる。ゲートフ
ィンガ６１及びゲート傘部６２は、Ａｌで形成される。

【００１０】ＡｌＧａＡｓ層３の表面のうち、ゲートフ
ィンガ６１に接触している部分の近傍の領域以外の領域
が、ｎ⁺型ＧａＡｓ層４で覆われている。ｎ⁺型ＧａＡｓ
層４には、Ｓｉが２×１０¹⁸ｃｍ^-3添加されている。溝
２１及び４１の内面をそれぞれ覆う導電膜２２及び４２
は、ｎ⁺型ＧａＡｓ層４の表面の一部の領域までを覆っ
ている。

【００１１】ＩｎＧａＡｓ層２のＧａＡｓ基板１側の界
面に、２次元電子ガス２ａが蓄積される。２次元電子ガ
ス２ａは、溝２１側及び４１側の端面において、それぞ
れ共通線路２０及び出力線路４０に電気的に接続されて
いる。

【００１２】ゲートフィンガ６１の下方から出力線路４
０側のｎ⁺ＧａＡｓ層４の縁までの領域は空乏化してい
る。ここで、共通線路２０の電圧を０Ｖ、ゲートフィン
ガ６１のバイアス電圧を−１Ｖ、出力線路４０のバイア
ス電圧を＋３Ｖとした条件で動作させた場合を考える。
このとき、ゲートフィンガ６１と共通線路２０との間の
電圧は１Ｖになり、ゲートフィンガ６１と出力線路４０
との間の電圧は４Ｖになる。ゲートフィンガ６１と出力
線路４０との間の電圧が、共通線路２０とゲートフィン
ガ６１との間の電圧よりも高いため、空乏化した領域
は、共通線路２０側よりも出力線路４０側に、より長く
延びる。

【００１３】共通線路２０の上方に、Ａｕからなるトリ
ガ線路６０が配置されている。トリガ線路６０は、低誘
電体材料からなる支柱６５により支持されており、共通
線路２０との間に一定の間隔が確保されている。支柱６
５は、ｘ軸方向に沿って離散的に配置されている。トリ
ガ線路６０は、ゲート傘部６２の上方まで広がり、ゲー
ト傘部６２の上方からゲート傘部６２に向かって垂れ下
がり、ゲート傘部６２の上面に接触している。

【００１４】図２（Ａ）に示すように、共通線路２０及
び出力線路４０のｙ軸方向の幅をそれぞれＬ_sw及びＬ_dw
とする。共通線路２０と出力線路４０との間隔をＳ_sdと
する。Ｌ_swとＬ_dwとＳ_sdとの和が図１に示す全幅Ｌ_wで
ある。共通線路２０及び出力線路４０のｚ軸方向の厚さ
を、それぞれＴ_s及びＴ_dとする。共通線路２０とトリガ
線路６０との間隔をＨ₁、トリガ線路６０のｚ軸方向の
厚さをＨ₂とする。

【００１５】図２（Ｂ）に示すように、ゲートフィンガ
６１がＡｌＧａＡｓ層３に接触している部分のｙ軸方向
の幅、すなわちゲート長をＹ_gとする。ゲートフィンガ
６１と、出力線路４０側のｎ⁺ＧａＡｓ層４の縁までの
距離、すなわちショットキ接触部とドレイン側２次元電
子ガスとの距離をＹ_pとする。

【００１６】図２（Ａ）及び（Ｂ）からわかるように、
共通線路２０側の２次元電子ガス層２ａをソース領域、
出力線路４０側の２次元電子ガス層２ａをドレイン領
域、ゲートフィンガ６１をゲート電極とするＨＥＭＴが
形成されている。このＨＥＭＴのキャリア移動方向は、
ｙ軸に平行である。

【００１７】図３は、図１及び図２に示す負性抵抗線路
をｘ軸方向に関して分布定数化した等価回路図を示す。
ＨＥＭＴは、複数の小信号等価回路で表されている。等
価回路中のキャパシタＣ_gsは、図２（Ｂ）におけるゲー
トフィンガ６１と２次元電子ガス２ａとの間の容量に相
当し、キャパシタＣ_gspは、図２（Ａ）における共通線
路２０とトリガ線路６０との間の容量に相当する。イン
ダクタＬ_g及び抵抗Ｒ_gは、それぞれ図２（Ｂ）に示すト
リガ線路６０のインダクタンス及び抵抗に相当する。

【００１８】トリガ線路６０に、バイアス回路６３を通
してゲートバイアス電圧−Ｖ_gが印加される。出力線路
４０に、バイアス回路４５を通してドレインバイアス電
圧＋Ｖ_dが印加される。バイアス回路６３は、並列容量
Ｃ_BGと直列インダクタンスＬ_B _Gにより構成され、バイア
ス回路４５は、並列容量Ｃ_BDと直列インダクタンスＬ_B _D
により構成される。

【００１９】トリガ線路６０の入力端６０ａにトリガ信
号が印加される。印加されたトリガ信号は、トリガ線路
６０に沿ってｘ軸方向に伝搬する。トリガ線路６０を伝
搬する信号は、ＨＥＭＴに印加されるゲート電圧として
作用する。このゲート電圧Ｖ _gによって、電流源Ｉ_hが、
分布化された出力線路４０に信号電流Ｇ_mＶ_gを供給す
る。ここで、Ｇ_mは、ＨＥＭＴの相互コンダクタンスで
ある。信号がトリガ線路６０に印加されてから出力線路
４０に現れるまでに時間τ₀の遅れが生ずる。遅延時間
τ₀は、ｘ軸方向に関して一定である。

【００２０】電流源Ｉ_hに並列に接続されたコンダクタ
Ｇ_dsは、ＨＥＭＴのソースとドレインとの間のドレイン
コンダクタンスに相当する。電流源Ｉ_hに並列に接続さ
れたキャパシタＣ_dsは、図２（Ａ）のＨＥＭＴのソース
とドレイン間の容量に相当し、キャパシタＣ_dspは、共
通線路２０と出力線路４０との間の容量に相当する。イ
ンダクタＬ_d及び抵抗Ｒ_dは、それぞれ出力線路４０を分
布定数化したときの特性インピーダンスに相当する。

【００２１】図４は、図３に示す等価回路に交流トリガ
信号を印加したときのドレイン電流電圧特性を示す。ド
レイン電圧及びドレイン電流は、負荷線ＬＤに沿って変
化するため、その交流変化分（Δｖ_d／Δｉ_d）は負とな
り、等価的に負性抵抗を呈する。ここで、負荷線ＬＤの
傾きは、出力線路４０の特性インピーダンスによって規
定され、動作点は、バイアス電圧−Ｖ_g及び＋Ｖ_dによっ
て規定される。トリガ線路と出力線路とを伝搬する信号
波の位相を同じにできれば、実効的にソース及びドレイ
ン間で負性抵抗が形成される。すなわち、トリガ線路と
出力線路との波長定数をほぼ同じにすればよい。

【００２２】図３の等価回路から、下記の電圧電流波の
基礎式が誘導される。

【００２３】

【数１】ｄＶ_d／ｄｘ＝−Ｚ_dＩ_d ・・・（１）ｄＩ_d／ｄｘ＝−（Ｙ_dＶ_d＋Ｇ_mＶ_g）・・・（２）Ｙ_g＝Ｇ_g＋ｊωＣ_gs Ｚ_g＝Ｒ_g＋ｊωＬ_g Ｙ_d＝Ｇ_ds＋ｊωＣ_ds Ｚ_d＝Ｒ_d＋ｊωＬ_d

【００２４】ここで、Ｖ_d及びＩ_dは、それぞれ出力線路
４０の位置ｘにおける電圧及び電流を表す。なお、ここ
では、図３のキャパシタＣ_gsp及びＣ_dspによる影響を考
えないものとする。

【００２５】式（２）の右辺の第２項が、負性抵抗を特
徴づける重要な電流源である。式（１）及び（２）か
ら、出力線路４０を伝搬する電圧信号波を表す下記の二
次微分方程式が得られる。

【００２６】

【数２】（ｄ／ｄｘ）²Ｖ_d＝Ｚ_dＹ_dＶ_d＋Ｚ_dＧ_mＶ_g・・・（３）トリガ線路６０の信号入力端では、ドレイン電圧Ｖ_dが
０であるから、境界条件は、

【００２７】

【数３】Ｖ_d（ｘ＝０）＝０となる。

【００２８】この境界条件の下で、Ｖ_g＝Ｖ_GOｅｘｐ
（−γ_gｘ）とおいて二次微分方程式（３）を解くと、

【００２９】

【数４】Ｖ_d＝−Ｚ_cＧ_m／［γ_d｛（γ_g／γ_d）²−１｝］ ×Ｖ_GOｅｘｐ（−γ_gｘ）［ｅｘｐ（−（γ_d−γ_g）ｘ−１）］・・・（４）が得られる。

【００３０】ここで、Ｚ_cは出力線路４０の特性インピ
ーダンス、γ_dは出力線路４０の伝搬定数、γ_gはトリガ
線路６０の伝搬定数、Ｖ_GOは、入力端（ｘ＝０）におけ
るトリガ線路６０の電圧である。Ｚ_c、γ_d、及びγ
_gは、それぞれ

【００３１】

【数５】Ｚ_c＝（Ｚ_d／Ｙ_d）^1/2 γ_d＝（Ｚ_dＹ_d）^1/2 γ_g＝（Ｚ_gＹ_g）^1/2 と表される。

【００３２】（γ_g／γ_d）→１の極限では、出力線路４
０の出力端（ｘ＝Ｗ）において式（４）は、

【００３３】

【数６】Ｖ_d＝（Ｚ_cＧ_m／２）Ｖ_GOｅｘｐ（−γ_gＷ）・・・（５）となる。また、式（１）及び（４）から求まる特性イン
ピーダンスＺ_cは、Ｚ_c＝−（Ｖ_d／Ｉ_d）・・・（６）となる。

【００３４】上式から、特性インピーダンスＺ_cは実効
的に負となることがわかる。入力端（ｘ＝０）における
電力をＰ_i、出力端（ｘ＝Ｗ）における電力をＰ_oとする
と、

【００３５】

【数７】Ｐ_i＝（Ｖ_GO ²／Ｚ_g）Ｐ_o＝（Ｖ_d ²／Ｚ_d）と表される。トリガ線路６０と出力線路４０の特性イン
ピーダンスが等しい場合、すなわち、Ｚ_g＝Ｚ_d＝Ｚ_cと
表される場合、電力利得Ｇ_max＝Ｐ_o／Ｐ_iは、

【００３６】

【数８】Ｇ_max＝（Ｚ_cＧ_mＷ）２ｅｘｐ（−２γ_gＷ）／４ γ_g＝α_g＋ｊβ_g ・・・（７）となる。ここで、α_gは、トリガ線路６０の減衰定数で
ある。

【００３７】減衰定数α_gが充分小さいとき、

【００３８】

【数９】ｅｘｐ（−２γ_gＷ）＝１−２γ_gＷ α_g＝（１／２）（Ｒ_g／Ｚ_c）と近似できるため、利得に関して伝搬定数γ_gの実部α_g
のみを採用すると、電力利得は、

【００３９】

【数１０】Ｇ_max＝（Ｇ_mＺ_cＷ）²（１／４）（１−２α_gＷ）・・・（８）と表される。

【００４０】線路の特性インピーダンスＺ_c、ソースと
ゲート間の真性容量Ｃ_gs、位相速度ｖ_sの間には、

【００４１】

【数１１】Ｚ_c＝１／（Ｃ_gsｖ_s）の関係がある。この関係式を用いて式（８）を整理する
と、

【００４２】

【数１２】Ｇ_max＝［（２πｆ_T／ｖ_s）Ｗ］²（１／４）［１−（Ｒ_g／Ｚ_c）Ｗ］・・・（９）が得られる。ここで、ｆ_T＝Ｇ_m／（２πＣ_gs）、α_g＝
（１／２）Ｒ_g／Ｚ_cの関係を用いた。

【００４３】位相速度ｖ_sは、真空中の光速をｖ₀、実効
比誘電率をε_effとすると、

【００４４】

【数１３】ｖ_s＝ｖ₀／（ε_eff）^1/2 と表される。実効比誘電率ε_effは、伝送線路の幾何学
的寸法によって決まる。

【００４５】式（９）の電力利得Ｇ_maxは、動作周波数
に無関係である。大きな電力利得を得るためには、Ｃ_gs
を小さくすることが好ましい。上記考察では、図３に示
すキャパシタＣ_gspを無視したが、キャパシタＣ_gspを考
慮にいれると、実効的にＣ_gsが大きくなる。このため、
キャパシタＣ_gspをできるだけ小さくすることが好まし
い。

【００４６】また、電力利得Ｇ_maxは、図３のドレイン
コンダクタンスＧ_dsに依存しない。これは、出力エネル
ギのほとんどが出力線路４０のキャパシタンスとインダ
クタンスによる充放電によって運ばれることを意味す
る。出力線路４０は、

【００４７】

【数１４】ωＬ_d＞Ｒ_dかつ（１／ωＣ_d）＞Ｇ_ds となるように構成される。

【００４８】次に、伝送線路によって電力利得が得られ
る条件について説明する。式（４）においてｘ＝Ｗと
し、γ_dＷが十分大きい場合を考えると、

【００４９】

【数１５】Ｖ_d＝−（Ｚ_cＧ_m／γ_d）Ｖ_GO となる。直流信号に対する出力線路４０の特性インピー
ダンスＺ_c及び伝搬定数γ_dは、

【００５０】

【数１６】Ｚ_c＝（Ｒ_d／Ｇ_ds）^1/2 γ_d＝（Ｒ_dＧ_ds）^1/2 と表される。従って、直流信号に対する電力利得は、

【００５１】

【数１７】Ｇ_max＝（Ｇ_m／Ｇ_ds）² となる。なお、Ｚ_c＝Ｚ_d＝Ｚ_gと仮定している。

【００５２】直流信号に対する電力利得が１を超えるた
めには、相互コンダクタンスＧ_mとドレインコンダクタ
ンスＧ_dsとの間に、

【００５３】

【数１８】Ｇ_m＞Ｇ_ds の関係が成立しなければならない。これは、電力利得を
得るためにはトリガ線路で駆動される電力がドレインコ
ンダクタンスＧ_dsで消費される電力よりも大きくなけれ
ばならないことを意味する。すなわち、直流領域から高
い周波数までの広い周波数範囲で等価負性抵抗線路を実
現するためには、相互コンダクタンスＧ_mがドレインコ
ンダクタンスＧ_dsよりも大きいことが必要となる。

【００５４】次に、図２（Ａ）のｙ軸方向の信号遅延時
間τ₀の影響について説明する。ｙ軸方向の空間長を
ｌ₀、媒質（図２（Ｂ）の場合には、ＡｌＧａＡｓ層３
に相当）の波長短縮率をＫとすると、実効長ｌ_sは、ｌ_s
＝ｌ₀／Ｋとなる。ここで、媒質の実効比誘電率をεｅ
ｆｆとすると、波長短縮率Ｋは、ほぼ（ε_eff）１／２
で表される。従って、角速度をωとすると、

【００５５】

【数１９】ωτ₀＝β₀ｌ_s となる。電流源Ｉ_hによる電流Ｇ_mＶ_gは、

【００５６】

【数２０】Ｇ_mＶ_g＝Ｇ_m0Ｖ_g0ｅｘｐ（−α_gＷ） ×ｅｘｐ［−ｊβ_gＷ｛（β₀ｌ_s／β_gＷ）＋１｝］・・・（１０）となる。ここで、Ｗはゲート幅、β_gはトリガ線路６０
の波長定数、β₀は媒質中の波長定数である。通常ｌ_sは
１μｍを超えることはなく、Ｗは２００μｍ以上であ
る。このため、β₀ｌ_s／β_gＷは０．００５以下にな
る。従って、遅延時間τ₀は、電流源Ｉ_hの電流Ｇ_mＶ_gに
ほとんど影響を与えないと考えられる。

【００５７】また、｛（β₀ｌ_s／β_gＷ）＋１｝は虚数
項であり、実数部である利得には影響を及ぼさない。

【００５８】通常のＨＥＭＴでは、図２（Ｂ）において
ショットキゲート端からドレイン側の２次元電子ガスま
での遅れ時間τ₀が遮断周波数ｆ_Tの低下を招く。このた
め、図２（Ｂ）のＹ_pを長くすることは好ましくない。
また、Ｙ_pを短くすると、ゲートとドレイン間の容量Ｃ
_gdが大きくなり、ｆ_Tが低下する。このため、好ましい
長さＹ_pは、ある範囲に制限される。これに対し、上記
実施例の場合には、電力利得がＹ_pに無関係であるた
め、このような制限がない。

【００５９】従来のＨＥＭＴにおいては、ゲート幅Ｗ
は、位相回転による帯域制限と、ゲート抵抗Ｒ_gの増大
に伴う電力損失を低減するために、通常、短くなるよう
に設計される。これに対し、上記実施例の場合には、式
（９）に示すように、ゲート幅Ｗを大きくすると、電力
利得が大きくなる。

【００６０】以上説明したように、３端子素子、例えば
ＨＥＭＴ（Ｇ_m＞Ｇ_d）を用い、このＨＥＭＴの入出力端
子に接続するトリガ線路及び出力線路を分布定数化し、
トリガ線路と出力線路とを伝搬する信号の位相速度、及
び特性インピーダンスを整合させることにより、等価的
に負性抵抗線路を実現することができる。

【００６１】次に、図５〜図９を参照して、上記実施例
による負性抵抗線路の製造方法の一例について説明す
る。

【００６２】図５（Ａ）までの工程について説明する。
ノンドープのＧａＡｓ基板１の表面上に、ノンドープの
ＩｎＧａＡｓ層２、Ｓｉ濃度１〜２×１０¹⁸ｃｍ^-3のＡ
ｌＧａＡｓ層３、Ｓｉ濃度２×１０¹⁸ｃｍ^-3のｎ⁺Ｇａ
Ａｓ層４を形成する。これらの層は、例えば化学気相成
長（ＣＶＤ）または分子線エピタキシ（ＭＢＥ）により
形成する。

【００６３】ＧａＡｓ層４の、ゲートフィンガを配置す
べき領域に開口を形成し、その底面にＡｌＧａＡｓ層３
を露出させる。共通線路及び出力線路が配置される領域
よりも外側のＩｎＧａＡｓ層２、ＡｌＧａＡｓ層３、及
びＧａＡｓ層４を除去する。

【００６４】ゲートフィンガ６１及びゲート傘部６２を
形成する。ゲートフィンガ６１及びゲート傘部６２は、
例えばゲートフィンガ６１に対応する開口が形成された
電子線露光用レジスト膜と、ゲート傘部６２に対応する
開口が形成された紫外線露光用レジスト膜とを積層し、
リフトオフにより形成することができる。同様の形状の
ゲート電極の形成方法が、例えば特開平１１−４０５７
７号公報の図２に開示されている。

【００６５】基板全面をレジスト膜５で覆い、レジスト
膜５に、共通線路及び出力線路に対応する開口５ａを形
成する。

【００６６】図５（Ｂ）に示すように、レジスト膜５を
マスクとしてＧａＡｓ層４、ＡｌＧａＡｓ層３、及びＩ
ｎＧａＡｓ層２をエッチングし、ＧａＡｓ基板１に溝２
１及び４１を形成する。これらのエッチングは、例えば
ＳｉＣｌ₄を用いたドライエッチングにより行うことが
できる。溝２１及び４１を形成した後、図５（Ａ）のレ
ジスト膜５を除去する。基板全面を新たなレジスト膜６
で覆う。

【００６７】図５（Ｃ）に示すように、レジスト膜６の
選択露光及び現像を行い、溝２１及び４１の内面を露出
させる。溝２１と４１との間の基板上面を覆うレジスト
膜６の縁は、溝２１及び４１の側面よりもやや後退して
いる。

【００６８】図６（Ｄ）に示すように、ＡｕＧｅ層とＡ
ｕ層を蒸着する。溝２１及び４１の内面が、それぞれＡ
ｕＧｅ層とＡｕ層との２層からなる導電膜２２及び４２
で覆われる。また、ＩｎＧａＡｓ層２、ＡｌＧａＡｓ層
３、及びＧａＡｓ層４の端面、及びＧａＡｓ層４の上面
の一部も導電膜２１及び４１で覆われる。レジスト膜６
の上面にも、ＡｕＧｅ層とＡｕ層とが堆積する。レジス
ト膜６を除去する。

【００６９】図６（Ｅ）に示すように、溝２１及び４１
内を、レジスト膜７で埋め込む。レジスト膜７の埋め込
みは、基板全面にレジストを塗布した後、エッチバック
することにより行うことができる。

【００７０】図６（Ｆ）に示すように、基板全面を電子
線露光用のレジスト膜８で覆う。レジスト膜８に、溝２
１及び４１内を埋め込むレジスト膜７の上面の一部を露
出させる開口８ａを形成する。

【００７１】図７（Ｇ）に示すように、溝２１及び４１
内を埋め込んでいたレジスト膜７を除去する。窒素バブ
リングもしくは水洗により、溝２１及び４１内を洗浄す
る。

【００７２】図７（Ｈ）に示すように、溝２１及び４１
の内面に金メッキを行う。溝２１及び４１内が、それぞ
れＡｕからなる導電部材２３及び４３で埋め込まれる。
金メッキ後、レジスト膜８を除去する。

【００７３】図７（Ｉ）に示すように、導電部材２３の
上に、低誘電率材料からなる支柱６５を形成する。支柱
６５は、例えば感光性ポリイミドを基板全面に塗布し、
露光及び現像を行うことにより形成される。

【００７４】図８（Ｊ）に示すように、基板上にＸ線レ
ジストを塗布し、レジスト膜６７を形成する。図８
（Ｋ）に示すように、レジスト膜６７の露光及び現像を
行い、ゲート傘部６２の上面を露出させる開口６７ａを
形成するとともに、支柱６５の上面を露出させる。

【００７５】図８（Ｌ）に示すように、基板全面に、金
膜６０ａを蒸着する。このとき、開口６７ａの内面にも
金膜６０ａが付着するようにする。なお、スパッタリン
グにより金膜を形成してもよい。

【００７６】図９（Ｍ）に示すように、金膜６０ａの表
面上に、レジスト膜７０を形成する。レジスト膜７０を
露光、現像し、導電部材２３の上方から開口６７ａの上
方まで広がる開口７０ａを形成する。

【００７７】図９（Ｎ）に示すように、金メッキを行
い、開口７０ａ内を金からなる導電部材６０ｂで埋め込
む。その後、レジスト膜７０を剥離し、露出した金膜６
０ａをミリングにより除去し、レジスト膜６７を剥離す
る。以上の工程により、図２に示す負性抵抗線路が得ら
れる。

【００７８】図２及び図３にもどって、第１の実施例に
ついて説明する。図３のトリガ線路６０及び出力線路４
０の特性インピーダンスは、５０Ωに設定することが好
ましい。多くの電子機器の入出力インピーダンスは、５
０Ωに統一されている。トリガ線路及び出力線路の特性
インピーダンスを約５０Ωとすることにより、インピー
ダンス整合回路を介することなく、多くの電子機器と直
接接続することが可能になる。

【００７９】この特性インピーダンスは、図２（Ａ）の
ｙｚ平面内の幾何学的形状及び寸法によって規定され
る。例えば、図２（Ｂ）に示すＩｎＧａＡｓ層２及びＡ
ｌＧａＡｓ層３の比誘電率が約１２である場合、ゲート
長Ｙ_gと２層の合計膜厚ｄとの比Ｙ_g／ｄを約０．９６に
する。従来の単体素子では、フリンジング容量の影響を
緩和するため、Ｙ_g／ｄを２程度にしていた。この場
合、ゲート／ソース間容量Ｃ_gsが大きくなりすぎてトリ
ガ線路の特性インピーダンスを５０Ωにすることは不可
能である。なお、Ｙ_g／ｄを０．８〜１．２程度とする
ことが好ましい。

【００８０】図３に示すソース／ゲート間容量Ｃ_gs、調
整容量Ｃ_gsp、ソース／ドレイン容量Ｃ_ds、調整容量Ｃ
_dsp等の分布容量が、特性インピーダンスを決定する一
つのパラメータになる。これらの容量は、図２（Ａ）に
示すｙｚ断面内に形成される。このため、特性インピー
ダンスを規定する素子がｘｙ平面内の領域を占有する面
積を小さくすることができる。例えば、図１に示すよう
に、ｘ軸方向に延在する直線状の細い領域内に負性抵抗
線路を配置することができる。基板面内に占める面積
は、従来の分布型進行波増幅器の整合回路の面積の１／
４０〜１／５０程度になる。

【００８１】図２（Ｂ）に示す単体素子のソース／ドレ
イン間容量Ｃ_dsは、非常に小さいため、この容量のみで
出力線路４０の特性インピーダンスを５０Ωにすること
は困難である。図２（Ａ）に示すように、共通線路２０
と出力線路４０との間の調整容量Ｃ_dspを付加すること
により、出力線路４０の特性インピーダンスを５０Ωに
近づけることが可能になる。調整容量Ｃ_dspは、共通線
路２０と出力線路４０とのｙｚ断面における幾何学的形
状により規定される。具体的には、共通線路２０の厚さ
Ｔ_s、幅Ｌ_sw、出力線路４０の厚さＴ_d、幅Ｌ_dw、及び両
者の間隔Ｓ_sd等により規定される。

【００８２】共通線路２０及び出力線路４０を厚くする
ことにより、調整容量Ｃ_dspを大きくすることができ
る。また、両線路のｘ軸方向の電気抵抗が小さくなるた
め、信号の伝搬損失を小さくすることができる。調整容
量Ｃ_dspは、両線路の幅Ｌ_sw及びＬ_dwの自然対数関数で
ある。このため、調整容量Ｃ_dspは、両線路の幅Ｌ_sw及
びＬ_dwの変化に対して緩やかに変化する。両線路の幅Ｌ
_sw及びＬ_dwを調節することにより、調節容量Ｃ_dspの微
調整を容易に行うことができる。

【００８３】図２において、Ｙ_p＝０．２μｍ、ｄ＝４
０ｎｍ、ＩｎＧａＡｓ層２及びＡｌＧａＡｓ層３の比誘
電率を１２とした場合を考える。図３において、出力線
路４０の特性インピーダンスをトリガ線路のそれにほぼ
一致させるためには、ソース／ドレイン間容量Ｃ_dsと調
整容量Ｃ_dspとの合成容量を約１６６ｆＦ／ｍｍとすれ
ばよい。ソース／ドレイン間容量Ｃ_dsは約２０ｆＦ／ｍ
ｍであるから、必要な調整容量Ｃ_dspは約１４６ｆＦ／
ｍｍとなる。例えば、共通線路２０の厚さＴ_sと出力線
路４０の厚さＴ_dを共に４μｍとし、両線路の幅Ｌ_sw及
びＬ_dwを６μｍとすることにより、約１４６ｆＦ／ｍｍ
の調整容量Ｃ_dspを確保することができる。

【００８４】厚さ３００μｍ程度の基板上に１４６ｆＦ
／ｍｍ程度の容量を得るためには、幅２８０μｍ、長さ
１ｍｍ程度のマイクロストリップ線路が必要となる。代
表的な従来の分布型進行波増幅器の表面整合回路面積は
１×０．４ｍｍ²程度であり、その平面形状も複雑であ
る。上記実施例の場合の負性抵抗線路は、例えば幅１６
μｍ、長さ１ｍｍの一直線状になる。

【００８５】上記第１の実施例では、トリガ線路６０の
入力端に印加された信号が、トリガ線路６０に沿ってｘ
軸方向に伝搬する。この信号が、トリガ線路６０の幅方
向（ｙ軸方向）に伝搬し、ゲートフィンガ６１に到達す
る。幅方向の有効信号伝達長は短いため、ほとんど電圧
降下することなくゲートフィンガ６１まで信号が伝達さ
れる。このため、ゲート／ソース間容量Ｃ_gsを充放電す
るときの電力損失は、ほとんど無視できる量になる。

【００８６】トリガ線路６０の厚さＨ₂を３μｍ、幅を
６μｍ、金の比抵抗ρを２×１０^-6Ωｃｍとすると、ト
リガ線路６０の抵抗は１Ω以下になる。このときの線路
の減衰定数α_gは、０．０４ｍｍ^-1となる。従って、伝
搬損失は０．１ｄＢ／ｍｍ以下になる。これに対し、ゲ
ートフィンガ６１のみの抵抗Ｒ_gは、ゲート傘部６２の
高さを３００ｎｍ、幅を４００ｎｍとすると、Ｒ_g＝１
６５Ωとなる。このときの減衰定数α_gは１．６５ｍｍ
^-1となり、伝搬損失は７ｄＢｍｍ^-1となる。第１の実施
例の構成とすることにより、伝搬損失を低減できること
がわかる。

【００８７】また、トリガ線路６０は、能動素子（第１
の実施例の場合にはＨＥＭＴ）が形成された後に形成さ
れる。このため、能動素子の特性を確認した後に、線路
形状及び寸法を素子特性に適合させることが可能にな
る。

【００８８】トリガ線路６０は、支柱６５により安定し
て基板上に支持されている。このため、ゲートフィンガ
６１に加わる機械的な負荷を低減することができる。支
柱６５は、ｘ軸方向に離散的に配置されているため、支
柱６２によるトリガ線路６０と共通線路２０との間の容
量の増加は無視できる量である。

【００８９】第１の実施例によると、トリガ線路６０と
共通線路２０とに挟まれた空間内、及び共通線路２０と
出力線路６０とに挟まれた空間内に、電磁波エネルギの
ほとんどの成分が閉じこめられ、図２（Ａ）のｘ軸方向
に信号が伝搬する。これにより、電磁波エネルギの自由
空間への放射が抑制されるため、近接配置された複数の
線路間のアイソレーションを確保しやすくなる。また、
トリガ線路６０及び出力線路４０の減衰定数を小さくす
ることができる。

【００９０】第１の実施例によると、図２（Ａ）に示す
ように、出力線路４０の上面がｎ⁺ＧａＡｓ層４の上面
よりも低い位置に配置される。これにより、トリガ線路
６０と出力線路４０との間の浮遊容量を小さくすること
ができる。両線路間の浮遊容量を小さくすることによ
り、ＨＥＭＴの遮断周波数ｆ_Tの低下を抑制することが
できる。

【００９１】例えば、図２（Ａ）のＨ₁＝Ｈ₂＝３μｍ、
Ｓ_sd＝４μｍ、Ｌ_dw＝Ｔ_d＝３μｍの場合、トリガ線路
６０と出力線路４０との間の浮遊容量（約６．２ｆＦ／
ｍｍ）は、図２（Ｂ）においてＹ_p／ｄ＞２の条件の下
で、真性容量Ｃ_dsの約１／２０になる。

【００９２】図２（Ｂ）において、ゲートフィンガ６１
とドレイン側の２次元電子ガス層２ａとの間の距離をＹ
_pとし、ゲートフィンガ６１から２次元電子ガス層２ａ
までの厚さ方向の距離をｄとしたとき、両者の比Ｙ_p／
ｄを２以上とすることが好ましい。通常の単体ＨＥＭＴ
では、図のｙ軸方向の信号遅延時間τ₀が電力利得の帯
域特性を悪化させる。このため、一般的にはＹ_pをでき
るだけ短くする。第１の実施例の場合には、式（７）に
示したように、電力利得は遅延時間τ₀に無関係であ
る。このため、比Ｙ_p／ｄを大きくすることができる。

【００９３】比Ｙ_p／ｄを大きくすると、フリンジング
容量（ショットキゲートとドレイン側２次元電子ガス層
との間の容量）が減少する。このため、ゲート（トリガ
線路）とドレイン（出力線路）とのアイソレーションを
高くすることができる。両者のアイソレーションを高く
すると、トリガ線路と出力線路の特性インピーダンスを
独立に設計することが可能になる。

【００９４】図１０は、第２の実施例による負性抵抗線
路の概略斜視図を示す。ＧａＡｓ基板１、共通線路２
０、出力線路４０、及びトリガ線路６０の構成は、図２
に示す第１の実施例の場合の構成と同様である。第２の
実施例の場合には、さらに、出力線路４０の上の、ｘ軸
方向のある位置に、ポスト７０が配置されている。ポス
ト７０は、導電体または誘電体で形成される。ポスト７
０を介して、出力線路４０とトリガ線路６０とが、容量
的または誘導的に結合する。

【００９５】両者が容量的に結合するときは、出力線路
４０を伝搬する信号の一部が、トリガ線路６０に正帰還
される。これにより、特定の周波数で発振させることが
できる。また、両者の結合容量に、インダクタンスが並
列に挿入される場合には、結合容量とインダクタンスと
により並列共振回路が形成される。この共振回路によ
り、トリガ線路６０と出力線路４０との間の容量がキャ
ンセルされる。両者の間の容量を簡単にキャンセルする
ことができるため、フィードバックの少ない安定な中和
型狭帯域増幅器を構成することができる。

【００９６】図１１（Ａ）は、第３の実施例による負性
抵抗線路の平面図を示し、図１１（Ｂ）は、図１１
（Ａ）の一点鎖線Ｂ１１−Ｂ１１における断面図を示
す。出力線路４０Ａとトリガ線路６０Ａとを含む１段目
の負性抵抗線路、及び出力線路４０Ｂとトリガ線路６０
Ｂと支柱６５Ｂとを含む２段目の負性抵抗線路の各々
は、図２に示す第１の実施例による負性抵抗線路と同様
の構成である。

【００９７】１段目の負性抵抗線路の出力線路４０Ａの
出力端が、次段の負性抵抗線路のトリガ線路６０Ｂの入
力端に、キャパシタ８０を介して接続されている。同様
に、３段目以降の負性抵抗線路が配置されている。この
ように、複数の負性抵抗線路を多段接続することによ
り、原理的には、ひとつの負性抵抗線路の電力利得の段
数倍の電力利得を得ることが可能になる。

【００９８】大電力利得を得たい場合には、線路長を長
くする必要がある。ところが、減衰定数α_gが大きい場
合には、式（７）からわかるように、線路長Ｗを大きく
すると電力利得が低下する。多段構成とすることによ
り、減衰定数が大きい場合でも、大きな電力利得を得る
ことが可能になる。

【００９９】例えば、式（７）によると、減衰定数α_g
が０．６ｍｍ^-1の場合、線路長３ｍｍ程度で電力利得が
飽和する。長さ１ｍｍの単位負性抵抗線路を６段縦続接
続した多段負性抵抗線路の電力利得は、長さ６ｍｍの負
性抵抗線路の電力利得の約３倍になる。

【０１００】キャパシタ８０は、出力線路４０Ａ及びト
リガ線路６０Ｂの幅方向に関して、両線路の範囲内に配
置される。このような構成とすると、両線路の特性イン
ピーダンスが変化しない。このため、特性インピーダン
スの変化による伝搬定数の変化、電力反射、電力利得の
低下を防止することができる。

【０１０１】キャパシタ８０は、例えば、以下に説明す
る方法で形成することができる。第１の実施例の図７
（Ｈ）に示すように、溝２１及び４１内を導電部材２３
及び４３で埋め込んだ後、レジスト膜８を除去する。基
板全面に、Ｃｒ／Ａｕの積層膜を蒸着する。その上に、
ＳｉＯ₂膜もしくはＳｉＮ膜をスパッタリングにより形
成する。さらに、その上に、Ｃｒ／Ａｕの積層膜を蒸着
する。これらの膜をパターニングし、出力線路４０の出
力端近傍の表面上に、キャパシタ８０を残す。

【０１０２】次に、第１の実施例の図８（Ｋ）に示す工
程で開口６７ａを形成する時に、キャパシタ８０の上部
電極を露出させるように、他の開口を形成する。この開
口を介して、次段のトリガ線路の入力端が、キャパシタ
８０の上部電極に接続される。

【０１０３】図１２（Ａ）は、第４の実施例による負性
抵抗線路の断面図を示す。共通線路２０及び出力線路４
０の下面よりもやや深い位置に、２次元電子ガス層８５
が形成されている。２次元電子ガス層８５は、例えば、
下記の方法で形成することができる。

【０１０４】ＧａＡｓ基板１Ａの表面上に、ＩｎＧａＡ
ｓ層とｎ⁺型ＡｌＧａＡｓ層を、分子線エピタキシ（Ｍ
ＢＥ）により堆積する。その上に、ＧａＡｓ層１Ｂを堆
積する。ＩｎＧａＡｓ層とｎ⁺型ＡｌＧａＡｓ層との界
面に、２次元電子ガス層８５が形成される。ＧａＡｓ層
１Ｂは、ＭＢＥ、ＭＯ−ＣＶＤ、または液相結晶成長に
より形成される。厚いＧａＡｓ層を形成するためには、
液相結晶成長が好ましい。

【０１０５】共通線路２０と２次元電子ガス層８５との
間の空間、及び出力線路４０と２次元電子ガス層８５と
の間の空間に電磁波が閉じ込められる。このように、電
磁波の閉じ込め効率を高めることができる。特に、テラ
ヘルツを超える周波数の波長の電磁波に対し、電力伝搬
効率を高めるために有効となる。

【０１０６】図１２（Ｂ）は、出力線路４０の出力端近
傍の一部破断斜視図を示す。出力線路４０の出力端に信
号取出電極８６が連続している。信号取出電極８６と２
次元電子ガス層８５との間隔をＨ_sとする。この場合、
実効的な基板の厚さは、信号取出電極８６と２次元電子
ガス層８５との間隔Ｈ_sとなる。これにより、波長λと
基板厚さｈとの比の自乗、すなわち、（λ／ｈ）²に逆
比例して増加する放射電力損失を低減することができ
る。

【０１０７】図１３（Ａ）は、第５の実施例による負性
抵抗線路の平面図を示し、図１３（Ｂ）は、図１３
（Ａ）の一点鎖線Ｂ１３−Ｂ１３における断面図を示
す。

【０１０８】図１３（Ｂ）に示すように、基板１の表面
に形成された１本の出力線路４０の両側に共通線路２０
Ａ及び２０Ｂが配置されている。共通線路２０Ａ及び２
０Ｂの上方に、それぞれトリガ線路６０Ａ及び６０Ｂが
配置されている。トリガ線路６０Ａ及び６０Ｂは、それ
ぞれ支柱６５Ａ及び６５Ｂにより、共通線路２０Ａ及び
２０Ｂの上に支持されている。このように、第１の実施
例の負性抵抗線路と同様の構成の２本の負性抵抗線路
が、出力線路４０を共有している。

【０１０９】トリガ線路６０Ａ及び６０Ｂの信号入力端
Ｔ_i1及びＴ_i2に、それぞれ周波数ｆ ₁及びｆ₂の信号が印
加される。出力線路４０の出力端Ｔ_oには、周波数ｆ₁＋
ｆ₂の信号と周波数ｆ₁−ｆ₂の信号が出力される。２本
の負性抵抗線路からの出力電力が合成されるため、１本
の負性抵抗線路を用いる場合に比べて約２倍の電力利得
を得ることができる。

【０１１０】図１４は、第４の実施例によるバンドパス
フィルタの平面図を示す。第４の実施例によるバンドパ
スフィルタは、第１の実施例による負性抵抗線路を４本
配置して構成される。トリガ線路６０Ａ及び出力線路４
０Ａが第１の負性抵抗線路９０Ａを構成する。同様に、
トリガ線路６０Ｂ及び出力線路４０Ｂが第２の負性抵抗
線路９０Ｂを構成し、トリガ線路６０Ｃ及び出力線路４
０Ｃが第３の負性抵抗線路９０Ｃを構成し、トリガ線路
６０Ｄ及び出力線路４０Ｄが第４の負性抵抗線路９０Ｄ
を構成する。

【０１１１】第１の負性抵抗線路９０Ａの出力線路４０
Ａの出力端近傍の部分が、第２の負性抵抗線路９０Ｂの
トリガ線路６０Ｂの入力端近傍の部分と、間隔Ｓを隔て
て平行に配置されている。長さ方向に関して重なってい
る部分の長さは、Ｌ_cwである。このような構成とするこ
とにより、出力線路４０Ａとトリガ線路６０Ｂとが電磁
的に結合される。同様に、第２の負性抵抗線路９０Ｂか
ら第４の負性抵抗線路９０Ａまで、順次、電磁的に結合
されている。

【０１１２】第１の負性抵抗線路９０Ａのトリガ信号６
０Ａの入力端Ｔ_iに電気信号が印加される。第１の負性
抵抗線路９０Ａにより電力増幅された信号の特定の周波
数成分が、第２の負性抵抗線路９０Ｂのトリガ線路６０
Ｂに伝達される。これを繰り返し、第４の負性抵抗線路
９０Ｄの出力端Ｔ_oに電力増幅された信号が出力され
る。このフィルタのバンドパス帯域特性は、出力線路と
次段のトリガ線路との結合部分の間隔Ｓ及び長さＬ_cwに
より規定される。

【０１１３】従来の受動素子を用いたフィルタでは、素
子数とともに損失が大きくなる。第６の実施例によるバ
ンドパスフィルタでは、各負性抵抗線路が電力増幅を行
うため、素子数（この場合には、負性抵抗線路数）を増
加しても電力損失の問題は生じない。

【０１１４】図１５は、第７の実施例による方向性線路
の平面図を示す。第７の実施例による方向性線路は、第
１の実施例による負性抵抗線路９１Ａと９１Ｂとを、あ
る間隔を隔てて平行に配置した構成を有する。一方の負
性抵抗線路９１Ａの信号伝搬方向と他方の負性抵抗線路
９１Ｂの信号伝搬方向とは、相互に反対向きである。両
者の間隔を４μｍとすれば、両線路間のアイソレーショ
ンを十分高くすることができる。

【０１１５】図１６は、第８の実施例によるパルス発生
器を用いてパルスを発生させる方法を説明するためのド
レイン電圧電流特性を示すグラフである。このパルス発
生器は、第１の実施例による負性抵抗線路と同様の構成
を有する。図１６の横軸はドレイン電圧Ｖ_d、縦軸はド
レイン電流Ｉ_dを表す。図４では、負荷線ＬＤのほぼ中
央を動作点としたが、図１６では、負荷線ＬＤの下端を
動作点とする。

【０１１６】この場合、ゲート電極（トリガ線路）に正
弦波を印加すると、ドレイン電極（出力線路）には、パ
ルス状の電圧が現れる。負性抵抗線路により、パルス波
の発生と電力増幅を同時に実現できる。

【０１１７】図１７は、第９の実施例による帯域阻止回
路の平面図を示す。共通線路２０、出力線路４０、トリ
ガ線路６０等により、第１の実施例による負性抵抗線路
が構成される。出力線路４０の途中に、スタブ９５ａ、
９５ｂ、及び９５ｃが、ある間隔で設けられている。ス
タブ９５ａ、９５ｂ、及び９５ｃは、出力線路４０の形
成と同時に形成される。

【０１１８】図１７（Ｃ）は、図１７（Ａ）及び（Ｂ）
に示す帯域阻止回路の電力利得の周波数依存性を示す。
周波数ｆ₀近傍に谷をもつ３本の破線は、それぞれスタ
ブ９５ａ〜９５ｃによる電力利得の低下に対応する。各
破線の形状はスタブの長さにより規定され、各破線の中
心周波数のずれは、スタブの間隔により規定される。こ
の帯域阻止回路の電力利得は、３本の破線で示す電力利
得を合成したものになる。第９の実施例のように、負性
抵抗線路を用いて帯域阻止回路を構成すると、帯域阻止
と電力増幅とを同時に行うことができる。

【０１１９】以上の説明から、下記の（１）〜（１４）
に示す発明が導き出される。

【０１２０】（１）第１の領域と第２の領域と制御電
極とを含む能動素子であって、該第１の領域と第２の領
域との間をキャリアが移動し、該制御電極に印加される
電気信号によってキャリアの移動が制御され、該第１の
領域、第２の領域、及び制御電極が、前記第１の方向と
交差する第２の方向に、入力端から出力端まで延在して
いる能動素子と、前記第１の領域に、その入力端から出
力端にわたって電気的に接続された導電領域と、前記第
２の方向に延在し、電気信号を入力端から出力端まで前
記第２の方向に伝搬させるトリガ線路であって、該トリ
ガ線路を伝搬する電気信号が、前記制御端子の第２の方
向の対応する位置に印加される前記トリガ線路と、前記
第２の方向に延在し、電気信号を入力端から出力端まで
前記第２の方向に伝搬させる出力線路であって、前記能
動素子を前記第１の方向に移動したキャリアによって、
前記第２の方向に伝搬する電気信号が励起される前記出
力線路とを有する分布定数線路。

【０１２１】（２）前記出力線路の波長定数が、前記
トリガ線路の波長定数とほぼ等しい上記（１）に記載の
分布定数線路。

【０１２２】（３）前記能動素子が電界効果型トラン
ジスタであり、前記第１の領域がソース領域、第２の領
域がドレイン領域、制御電極がゲート電極に相当する上
記（１）または（２）に記載の分布定数線路。

【０１２３】（４）前記能動素子の相互コンダクタン
スがドレインコンダクタンスよりも大きい上記（３）に
記載の分布定数線路。

【０１２４】（５）前記トリガ線路が、前記導電領域
に対して一定の間隔を隔てて配置されている上記（１）
〜（４）のいずれかに記載の分布定数線路。

【０１２５】（６）さらに、前記トリガ線路と前記導
電領域との間に配置され、両者の間隔を一定に保つ複数
の支柱であって、該支柱が、前記第２の方向に離散的に
配置されている上記（５）に記載の分布定数線路。

【０１２６】（７）前記出力線路が、前記導電領域に
対して一定の間隔を隔てて配置されている上記（１）〜
（６）のいずれかに記載の分布定数線路。

【０１２７】（８）さらに、表面内に、前記導電領
域、出力線路、及び能動素子が配置された基板と、前記
基板の、前記導電領域及び出力線路の最深部よりも深い
位置に形成された２次元電子ガス層とを有する上記
（１）〜（７）のいずれかに記載の分布定数線路。

【０１２８】（９）前記能動素子が、高電子移動度ト
ランジスタであり、該高電子移動度トランジスタのゲー
ト電極からドレイン領域側の２次元電子ガス層の縁まで
の距離をＹ_p、ゲート電極と２次元電子ガス層との間の
深さ方向の距離をｄとしたとき、Ｙ_p／ｄが２以上であ
る上記（１）〜（８）のいずれかに記載の分布定数線
路。

【０１２９】（１０）さらに、前記出力線路の途中に
設けられたスタブを有する上記（１）〜（９）のいずれ
かに記載の分布定数線路。

【０１３０】（１１）前記分布定数線路が少なくとも
２つ配置され、第１の分布定数線路の出力線路の出力端
が、第２の分布定数線路のトリガ線路の入力端に電磁気
的に結合している上記（１）〜（１０）のいずれかに記
載の分布定数線路。

【０１３１】（１２）前記第１の分布定数線路の出力
線路の出力端が、キャパシタを介して前記第２の分布定
数線路のトリガ線路に接続され、該キャパシタの占める
領域が、該キャパシタが接続する出力線路とトリガ線路
の幅の範囲内に収まっている上記（１１）に記載の分布
定数線路。

【０１３２】（１３）前記分布定数線路が少なくとも
２つ配置され、第１の分布定数線路の出力線路のうち出
力端の近傍部分が、第２の分布定数線路のトリガ線路の
うち入力端の近傍部分に、その長さ方向に関して重な
り、幅方向に関してある間隔を隔てて配置されている上
記（１）〜（１０）のいずれかに記載の分布定数線路。

【０１３３】（１４）前記分布定数線路が少なくとも
２つ配置され、２つの分布定数線路が、その出力線路を
共有している上記（１）〜（１０）のいずれかに記載の
分布定数線路。

【０１３４】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１３５】

【発明の効果】以上説明したように、本発明によれば、
小型で周波数特性の優れた分布定数線路が得られる。分
布定数線路に含まれる能動素子の特性を適当に設定する
と、負性抵抗線路が得られる。

【図面の簡単な説明】

【図１】第１の実施例による負性抵抗線路の平面図であ
る。

【図２】第１の実施例による負性抵抗線路の断面図であ
る。

【図３】第１の実施例による負性抵抗線路の等価回路図
である。

【図４】第１の実施例による負性抵抗線路を構成するＨ
ＥＭＴのドレイン電流電圧特性を示すグラフである。

【図５】第１の実施例による負性抵抗線路の製造方法を
説明するための基板の断面図である。

【図６】第１の実施例による負性抵抗線路の製造方法を
説明するための基板の断面図である。

【図７】第１の実施例による負性抵抗線路の製造方法を
説明するための基板の断面図である。

【図８】第１の実施例による負性抵抗線路の製造方法を
説明するための基板の断面図である。

【図９】第１の実施例による負性抵抗線路の製造方法を
説明するための基板の断面図である。

【図１０】第２の実施例による負性抵抗線路の斜視図で
ある。

【図１１】第３の実施例による負性抵抗線路の平面図及
び断面図である。

【図１２】第４の実施例による負性抵抗線路の断面図及
び一部破断斜視図である。

【図１３】第５の実施例による負性抵抗線路の平面図及
び断面図である。

【図１４】第６の実施例による負性抵抗線路の平面図で
ある。

【図１５】第７の実施例による方向性線路の平面図であ
る。

【図１６】第８の実施例によるパルス発生器に使用され
る負性抵抗線路を構成するＨＥＭＴのドレイン電流電圧
特性を示すグラフである。

【図１７】第９の実施例による帯域阻止回路の平面図、
断面図、及び電力利得の周波数依存性を示すグラフであ
る。

【符号の説明】

１ＧａＡｓ基板２ＩｎＧａＡｓ層３ＡｌＧａＡｓ層４ｎ⁺ＧａＡｓ層５、６、７、８、６７、７０レジスト膜５ａ、８ａ、６７ａ、７０ａ開口２０共通線路２１、４１溝２２、４２導電膜２３、４３導電部材４０出力線路４５、６３バイアス回路６０トリガ線路６０ａＡｕ膜６０ｂ導電部材６１ゲートフィンガ６２ゲート傘部６５支柱８０キャパシタ８５２次元電子ガス層８６信号取出電極９０Ａ〜９０Ｄ、９１Ａ、９１Ｂ負性抵抗線路９５ａ〜９５ｃスタブ

Claims

【特許請求の範囲】

【請求項１】第１の領域と第２の領域と制御電極とを
含む能動素子であって、該第１の領域と第２の領域との
間をキャリアが移動し、該制御電極に印加される電気信
号によってキャリアの移動が制御され、該第１の領域、
第２の領域、及び制御電極が、前記第１の方向と交差す
る第２の方向に、入力端から出力端まで延在している能
動素子と、前記第１の領域に、その入力端から出力端にわたって電
気的に接続された導電領域と、前記第２の方向に延在し、電気信号を入力端から出力端
まで前記第２の方向に伝搬させるトリガ線路であって、
該トリガ線路を伝搬する電気信号が、前記制御端子の第
２の方向の対応する位置に印加される前記トリガ線路
と、前記第２の方向に延在し、電気信号を入力端から出力端
まで前記第２の方向に伝搬させる出力線路であって、前
記能動素子を前記第１の方向に移動したキャリアによっ
て、前記第２の方向に伝搬する電気信号が励起される前
記出力線路とを有する分布定数線路。
【請求項２】前記能動素子が電界効果型トランジスタ
であり、前記第１の領域がソース領域、第２の領域がド
レイン領域、制御電極がゲート電極に相当する請求項１
に記載の分布定数線路。
【請求項３】前記能動素子の相互コンダクタンスがド
レインコンダクタンスよりも大きい請求項２に記載の分
布定数線路。
【請求項４】前記トリガ線路が、前記導電領域に対し
て一定の間隔を隔てて配置されている請求項１〜３のい
ずれかに記載の分布定数線路。
【請求項５】前記能動素子が、高電子移動度トランジ
スタであり、該高電子移動度トランジスタのゲート電極
からドレイン領域側の２次元電子ガス層の縁までの距離
をＹ_p、ゲート電極と２次元電子ガス層との間の深さ方
向の距離をｄとしたとき、Ｙ_p／ｄが２以上である請求
項１〜４のいずれかに記載の分布定数線路。