JP2000340797A - Ｓｏｉ半導体装置の安定化方法及びｓｏｉ半導体装置 - Google Patents
Ｓｏｉ半導体装置の安定化方法及びｓｏｉ半導体装置Info
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- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
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- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
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Abstract
(57)【要約】
【課題】 基板温度を上昇させることなく、短時間で適
切な位置にのみ捕獲準位を導入することができる効率的
なＳＯＩ半導体装置の安定化方法を提供することを目的
とする。 【解決手段】 支持基板１上に埋め込み絶縁膜２及びソ
ース５、ドレイン４が形成された表面半導体層３が積層
されてなるＳＯＩ基板と、ソース５、ドレイン４間の表
面半導体層３上に形成されたゲート電極６とからなる半
導体装置における支持基板１とソース５又はドレイン４
との間に電気的ストレスを印加して表面半導体層３の埋
め込み絶縁膜２側にバックチャネル７を形成することに
より、少なくともソース５又はドレイン４−表面半導体
層３の界面近傍であってかつ埋め込み絶縁膜２側に捕獲
準位８が導入されるＳＯＩ半導体装置の安定化方法。
切な位置にのみ捕獲準位を導入することができる効率的
なＳＯＩ半導体装置の安定化方法を提供することを目的
とする。 【解決手段】 支持基板１上に埋め込み絶縁膜２及びソ
ース５、ドレイン４が形成された表面半導体層３が積層
されてなるＳＯＩ基板と、ソース５、ドレイン４間の表
面半導体層３上に形成されたゲート電極６とからなる半
導体装置における支持基板１とソース５又はドレイン４
との間に電気的ストレスを印加して表面半導体層３の埋
め込み絶縁膜２側にバックチャネル７を形成することに
より、少なくともソース５又はドレイン４−表面半導体
層３の界面近傍であってかつ埋め込み絶縁膜２側に捕獲
準位８が導入されるＳＯＩ半導体装置の安定化方法。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Semicond
uctor On Insulator）構造の半導体装置及びその製造方
法に関する。
uctor On Insulator）構造の半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】ポータブルシステムの普及に伴い、単一
電源でより長時間用いることのできるＬＳＩの開発が強
く要求されている。また、高速動作、低消費電力が期待
できるＳＯＩ−ＭＯＳＦＥＴの研究開発が進められてい
る。一般に、ＳＯＩ−ＭＯＳＦＥＴの低消費電力化を実
現するためには、リーク電流の低減が必要である。待機
時（スタンバイ時）の消費電力はＬＳＩレベルでは数百
μＡと大きくなり、深刻な問題となる。
電源でより長時間用いることのできるＬＳＩの開発が強
く要求されている。また、高速動作、低消費電力が期待
できるＳＯＩ−ＭＯＳＦＥＴの研究開発が進められてい
る。一般に、ＳＯＩ−ＭＯＳＦＥＴの低消費電力化を実
現するためには、リーク電流の低減が必要である。待機
時（スタンバイ時）の消費電力はＬＳＩレベルでは数百
μＡと大きくなり、深刻な問題となる。
【０００３】短チャネルＳＯＩ−ＮＭＯＳＦＥＴを例に
とって、その待機時の動作原理を図１０及び図１１に基
づいて説明する。ＳＯＩ−ＮＭＯＳＦＥＴの待機時にお
いては、例えば、ドレイン４には正の電圧が印加される
ことから、ソース５から電子が引き出され、その電子が
チャネル１１を走行してドレイン４に達する。この際、
電子は、微細なＳＯＩ−ＮＭＯＳＦＥＴのチャネル１１
を通って、電界強度が高いドレイン近傍を走行するた
め、高エネルギー状態となる。よって、ドレイン４に達
した電子は、インパクトイオン化現象を引き起こし、ホ
ット電子を生じさせる。インパクトイオン化現象で新た
に生じたホット電子は、ドレイン４に流れるが、正孔１
２は、ポテンシャルの低い表面シリコン層２のソース５
側の下方に集まる。このような、待機時におけるリーク
電流のモデルを図1１の等価回路に示す。図１１によれ
ば、オフリーク電流を支配する大きな要因として、イン
パクトイオン化現象によるフローティングボディ効果が
挙げられる。つまり、ソース５から出た電子は電流Ich
となる。この電子は、ドレイン４近傍において、ある確
率でインパクトイオン化現象を引き起こし、増倍係数
（Ｍ−１）倍され、電流Ii（インパクトイオン化現象に
よる電子と正孔による電流）となる。一方、ドレイン４
から出た正孔は、ボディ（表面シリコン層の下方）１３
に集まり、このボディ１３に集まった正孔１２は、基板
電位Ｖｂｓを上昇させ、フローティングボディ効果を生
じさせる。
とって、その待機時の動作原理を図１０及び図１１に基
づいて説明する。ＳＯＩ−ＮＭＯＳＦＥＴの待機時にお
いては、例えば、ドレイン４には正の電圧が印加される
ことから、ソース５から電子が引き出され、その電子が
チャネル１１を走行してドレイン４に達する。この際、
電子は、微細なＳＯＩ−ＮＭＯＳＦＥＴのチャネル１１
を通って、電界強度が高いドレイン近傍を走行するた
め、高エネルギー状態となる。よって、ドレイン４に達
した電子は、インパクトイオン化現象を引き起こし、ホ
ット電子を生じさせる。インパクトイオン化現象で新た
に生じたホット電子は、ドレイン４に流れるが、正孔１
２は、ポテンシャルの低い表面シリコン層２のソース５
側の下方に集まる。このような、待機時におけるリーク
電流のモデルを図1１の等価回路に示す。図１１によれ
ば、オフリーク電流を支配する大きな要因として、イン
パクトイオン化現象によるフローティングボディ効果が
挙げられる。つまり、ソース５から出た電子は電流Ich
となる。この電子は、ドレイン４近傍において、ある確
率でインパクトイオン化現象を引き起こし、増倍係数
（Ｍ−１）倍され、電流Ii（インパクトイオン化現象に
よる電子と正孔による電流）となる。一方、ドレイン４
から出た正孔は、ボディ（表面シリコン層の下方）１３
に集まり、このボディ１３に集まった正孔１２は、基板
電位Ｖｂｓを上昇させ、フローティングボディ効果を生
じさせる。
【０００４】フローティングボディ効果により、基板電
位Ｖｂｓが上昇すると、ドレイン４とソース５とのポテ
ンシャル障壁が減少するDIBL（Drain Induced Barrier
Lowering）効果が起こり、ＭＯＳＦＥＴの閾値Vthが低
下し、その結果、チャンネル１１にサブスレショルド電
流が流れやすくなる（図１１におけるγはＤＩＢＬに依
存する項である）。また、基板電位Ｖｂｓが上昇する
と、寄生バイポーラ効果が増大する。つまり、NMOSFEＴ
では、ソース／ドレイン領域とその間の基板とからＮＰ
Ｎ型のバイポーラ構造が形成されるため、基板電位が上
昇することにより、ソース５から電子が引き出されやす
くなり、基板を介してドレインに流れ込む電流Icが増加
する。この電流Icは電流Ｉｃｈと合流し、さらにインパ
クトイオン化現象を引き起こす。このように、寄生バイ
ポーラ効果は、オフリーク電流に対し、正のフィードバ
ックの要因となる（図１１中における電流Ｉｂはインパ
クトイオン化現象および寄生バイポーラ効果により発生
した正孔による電流を示し、βは寄生バイポーラ効果の
ゲインを示す）。
位Ｖｂｓが上昇すると、ドレイン４とソース５とのポテ
ンシャル障壁が減少するDIBL（Drain Induced Barrier
Lowering）効果が起こり、ＭＯＳＦＥＴの閾値Vthが低
下し、その結果、チャンネル１１にサブスレショルド電
流が流れやすくなる（図１１におけるγはＤＩＢＬに依
存する項である）。また、基板電位Ｖｂｓが上昇する
と、寄生バイポーラ効果が増大する。つまり、NMOSFEＴ
では、ソース／ドレイン領域とその間の基板とからＮＰ
Ｎ型のバイポーラ構造が形成されるため、基板電位が上
昇することにより、ソース５から電子が引き出されやす
くなり、基板を介してドレインに流れ込む電流Icが増加
する。この電流Icは電流Ｉｃｈと合流し、さらにインパ
クトイオン化現象を引き起こす。このように、寄生バイ
ポーラ効果は、オフリーク電流に対し、正のフィードバ
ックの要因となる（図１１中における電流Ｉｂはインパ
クトイオン化現象および寄生バイポーラ効果により発生
した正孔による電流を示し、βは寄生バイポーラ効果の
ゲインを示す）。
【０００５】一般に、ＭＯＳＦＥＴのオフリーク電流
は、図１２に示すような挙動を示す。ドレイン−ソース
間の電圧Vdsが小さいとき（領域Ｉ）は、ＳＯＩ−ＮＭ
ＯＳＦＥＴの閾値電圧がリーク電流を支配する。また、
電圧Vdsが若干大きくなると（領域ＩＩ）、電圧Vbsが大
きくなることがリーク電流の要因として加わる。すなわ
ち、寄生バイポーラ効果が大きくなったり、インパクト
イオン化現象の効果が現われたりする。このように複雑
な要因が絡んで領域ＩＩのリーク電流が増大する。さら
に、電圧Vdsが大きくなると（領域ＩＩＩ）、専らイン
パクトイオン化現象の効果が大きくなり、リーク電流が
急激に増大する。
は、図１２に示すような挙動を示す。ドレイン−ソース
間の電圧Vdsが小さいとき（領域Ｉ）は、ＳＯＩ−ＮＭ
ＯＳＦＥＴの閾値電圧がリーク電流を支配する。また、
電圧Vdsが若干大きくなると（領域ＩＩ）、電圧Vbsが大
きくなることがリーク電流の要因として加わる。すなわ
ち、寄生バイポーラ効果が大きくなったり、インパクト
イオン化現象の効果が現われたりする。このように複雑
な要因が絡んで領域ＩＩのリーク電流が増大する。さら
に、電圧Vdsが大きくなると（領域ＩＩＩ）、専らイン
パクトイオン化現象の効果が大きくなり、リーク電流が
急激に増大する。
【０００６】以上のことから、オフリーク電流の低減の
ためには、 閾値電圧を増加させること、 寄生バイポーラ効果を抑制すること、及び インパクトイオン化現象を抑制することが挙げられ
る。 従来から、オフリーク電流を低減させるために、種々の
工夫がなされている。例えば、ＩＥＥＥ．ＳＳＤＭ． T
ech． Dig．, pp627-630，１９９５には、ボディにＡｒ
イオンを注入し、意図的に結晶に欠陥を作成する方法が
提案されている。このような方法により導入された欠陥
は、捕獲準位として働き、キャリアの寿命を短くし、ひ
いては、寄生バイポーラ効果を抑制し、オフリーク電流
の低減を図ることに寄与する。
ためには、 閾値電圧を増加させること、 寄生バイポーラ効果を抑制すること、及び インパクトイオン化現象を抑制することが挙げられ
る。 従来から、オフリーク電流を低減させるために、種々の
工夫がなされている。例えば、ＩＥＥＥ．ＳＳＤＭ． T
ech． Dig．, pp627-630，１９９５には、ボディにＡｒ
イオンを注入し、意図的に結晶に欠陥を作成する方法が
提案されている。このような方法により導入された欠陥
は、捕獲準位として働き、キャリアの寿命を短くし、ひ
いては、寄生バイポーラ効果を抑制し、オフリーク電流
の低減を図ることに寄与する。
【０００７】しかし、このような、Ａｒイオンを注入す
る方法では、結晶欠陥がＳＯＩ構造基板の表面シリコン
層にも形成されるため、キャリア移動度の低下をもたら
し、トランジスタの駆動電流の低下を招く。また、この
方法は、工業的には製造工程の増加、さらに生産コスト
の増加をもたらすという課題がある。そこで、電気的ス
トレスにより捕獲準位の導入を図る技術が提案されてい
る（特開平９−８２５９号公報）。この方法によれば、
図１３に示すように、支持基板１を基板温度１００〜２
００℃に保持し、ゲート６、ドレイン４、ソース５のす
べてをＧＮＤに接地するとともに、支持基板１側に正の
電圧を印加する。これにより、埋め込酸化膜２と表面シ
リコン層６との界面に電気的ストレスによる欠陥を導入
することができる。この欠陥は、キャリアの捕獲準位と
して働き、結果として、待機時のリーク電流を減少させ
ることができる。なお、電気的ストレスによる欠陥の生
成は、チャージボンビング法で調べている。
る方法では、結晶欠陥がＳＯＩ構造基板の表面シリコン
層にも形成されるため、キャリア移動度の低下をもたら
し、トランジスタの駆動電流の低下を招く。また、この
方法は、工業的には製造工程の増加、さらに生産コスト
の増加をもたらすという課題がある。そこで、電気的ス
トレスにより捕獲準位の導入を図る技術が提案されてい
る（特開平９−８２５９号公報）。この方法によれば、
図１３に示すように、支持基板１を基板温度１００〜２
００℃に保持し、ゲート６、ドレイン４、ソース５のす
べてをＧＮＤに接地するとともに、支持基板１側に正の
電圧を印加する。これにより、埋め込酸化膜２と表面シ
リコン層６との界面に電気的ストレスによる欠陥を導入
することができる。この欠陥は、キャリアの捕獲準位と
して働き、結果として、待機時のリーク電流を減少させ
ることができる。なお、電気的ストレスによる欠陥の生
成は、チャージボンビング法で調べている。
【０００８】しかし、このような方法においては、基板
温度を２００℃程度まで加熱する必要があり、しかもス
トレス印加時間が数時間と長いため、効率が悪く、工業
的に実現が困難である。また、捕獲準位は、埋め込み絶
縁膜２と表面シリコン層３との界面において形成されや
すいが、電気的ストレスは表面シリコン層３にも印加さ
れているため、表面シリコン層の内部、さらに表面側に
も捕獲準位が導入されることとなる。よって、トランジ
スタの駆動電流が低下することがある。本発明は上記課
題に鑑みなされたものであり、従来技術とは根本的に異
なる原理による電気的ストレス印加方法を開発すること
により、基板温度を上昇させることなく、短時間（数秒
〜数百秒）で、適切な位置にのみ捕獲準位を導入するこ
とができる効率的なＳＯＩ半導体装置の安定化方法及び
この方法により得られた半導体装置を提供することを目
的とする。
温度を２００℃程度まで加熱する必要があり、しかもス
トレス印加時間が数時間と長いため、効率が悪く、工業
的に実現が困難である。また、捕獲準位は、埋め込み絶
縁膜２と表面シリコン層３との界面において形成されや
すいが、電気的ストレスは表面シリコン層３にも印加さ
れているため、表面シリコン層の内部、さらに表面側に
も捕獲準位が導入されることとなる。よって、トランジ
スタの駆動電流が低下することがある。本発明は上記課
題に鑑みなされたものであり、従来技術とは根本的に異
なる原理による電気的ストレス印加方法を開発すること
により、基板温度を上昇させることなく、短時間（数秒
〜数百秒）で、適切な位置にのみ捕獲準位を導入するこ
とができる効率的なＳＯＩ半導体装置の安定化方法及び
この方法により得られた半導体装置を提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明によれば、支持基
板上に埋め込み絶縁膜及びソース／ドレイン領域が形成
された表面半導体層が積層されてなるＳＯＩ基板と、前
記ソース／ドレイン領域間であって表面半導体層上ゲー
ト絶縁膜を介して形成されたゲート電極とからなる半導
体装置における支持基板とソース／ドレイン領域の一方
との間に電気的ストレスを印加して前記表面半導体層の
埋め込み絶縁膜側にバックチャネルを形成することによ
り、少なくとも前記ソース／ドレイン領域の一方と表面
半導体層との界面近傍であってかつ埋め込み絶縁膜側に
捕獲準位が導入されるＳＯＩ半導体装置の安定化方法が
提供される。また、本発明によれば、上記方法により安
定化されてなるＳＯＩ半導体装置が提供される。
板上に埋め込み絶縁膜及びソース／ドレイン領域が形成
された表面半導体層が積層されてなるＳＯＩ基板と、前
記ソース／ドレイン領域間であって表面半導体層上ゲー
ト絶縁膜を介して形成されたゲート電極とからなる半導
体装置における支持基板とソース／ドレイン領域の一方
との間に電気的ストレスを印加して前記表面半導体層の
埋め込み絶縁膜側にバックチャネルを形成することによ
り、少なくとも前記ソース／ドレイン領域の一方と表面
半導体層との界面近傍であってかつ埋め込み絶縁膜側に
捕獲準位が導入されるＳＯＩ半導体装置の安定化方法が
提供される。また、本発明によれば、上記方法により安
定化されてなるＳＯＩ半導体装置が提供される。
【００１０】
【発明の実施の形態】本発明のＳＯＩ半導体装置の安定
化方法において用いられるＳＯＩ半導体装置は、主とし
て、支持基板上に埋め込み絶縁膜及表面半導体層がこの
順に積層されてなるＳＯＩ基板の表面半導体層にソース
／ドレイン領域が形成され、さらにこれらソース／ドレ
イン領域間であって表面半導体層上にゲート絶縁膜を介
してゲート電極が形成されて構成される。
化方法において用いられるＳＯＩ半導体装置は、主とし
て、支持基板上に埋め込み絶縁膜及表面半導体層がこの
順に積層されてなるＳＯＩ基板の表面半導体層にソース
／ドレイン領域が形成され、さらにこれらソース／ドレ
イン領域間であって表面半導体層上にゲート絶縁膜を介
してゲート電極が形成されて構成される。
【００１１】ここで、ＳＯＩ基板としては、通常使用さ
れる材料、構造、膜厚等であれば特に限定されるもので
はなく、例えば、貼り合わせＳＯＩ（ＢＥＳＯＩ）、Ｓ
ＩＭＯＸ（Separation by Implantation of Oxygen）型
基板等として用いられるものが挙げられる。支持基板と
しては、例えば、シリコン、ゲルマニウム等の半導体基
板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体、サファ
イア、石英、ガラス、プラスチック等の絶縁性基板等、
種々の基板を使用することができる。埋め込み絶縁膜と
しては、例えばＳｉＯ2 膜、ＳｉＮ膜等が挙げられる。
この際の膜厚は、得ようとする半導体装置の特性、得ら
れた半導体装置を使用する際の印加電圧の高さ等を考慮
して適宜調整することができるが、例えば、５０〜５０
０ｎｍ程度が挙げられる。表面半導体層は、トランジス
タを形成するための活性層として機能する半導体薄膜で
あり、シリコン、ゲルマニウム等の半導体、ＧａＡｓ、
ＩｎＧａＡｓ等の化合物半導体等による薄膜で形成する
ことができる。なかでもシリコン薄膜が好ましい。表面
半導体層の膜厚は、得られる半導体装置の特性等を考慮
して、例えば、後述するトランジスタのソース／ドレイ
ン領域の接合深さ、表面半導体層表面のチャネル領域の
深さ、不純物濃度等の種々のパラメータによって、適宜
調整することができ、３０〜２００ｎｍ程度が挙げられ
る。なお、表面半導体層には、後述するようにソース／
ドレイン領域が形成される他、チャネル領域が形成され
ることとなるため、表面半導体層の不純物濃度（例え
ば、リン、砒素等のＮ型又はボロン等のＰ型）は、得よ
うとする半導体装置の閾値に対応するように、例えば、
１×１０15〜１×１０18ａｔｏｍｓ／ｃｍ3程度に設定
されていることが適切である。
れる材料、構造、膜厚等であれば特に限定されるもので
はなく、例えば、貼り合わせＳＯＩ（ＢＥＳＯＩ）、Ｓ
ＩＭＯＸ（Separation by Implantation of Oxygen）型
基板等として用いられるものが挙げられる。支持基板と
しては、例えば、シリコン、ゲルマニウム等の半導体基
板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体、サファ
イア、石英、ガラス、プラスチック等の絶縁性基板等、
種々の基板を使用することができる。埋め込み絶縁膜と
しては、例えばＳｉＯ2 膜、ＳｉＮ膜等が挙げられる。
この際の膜厚は、得ようとする半導体装置の特性、得ら
れた半導体装置を使用する際の印加電圧の高さ等を考慮
して適宜調整することができるが、例えば、５０〜５０
０ｎｍ程度が挙げられる。表面半導体層は、トランジス
タを形成するための活性層として機能する半導体薄膜で
あり、シリコン、ゲルマニウム等の半導体、ＧａＡｓ、
ＩｎＧａＡｓ等の化合物半導体等による薄膜で形成する
ことができる。なかでもシリコン薄膜が好ましい。表面
半導体層の膜厚は、得られる半導体装置の特性等を考慮
して、例えば、後述するトランジスタのソース／ドレイ
ン領域の接合深さ、表面半導体層表面のチャネル領域の
深さ、不純物濃度等の種々のパラメータによって、適宜
調整することができ、３０〜２００ｎｍ程度が挙げられ
る。なお、表面半導体層には、後述するようにソース／
ドレイン領域が形成される他、チャネル領域が形成され
ることとなるため、表面半導体層の不純物濃度（例え
ば、リン、砒素等のＮ型又はボロン等のＰ型）は、得よ
うとする半導体装置の閾値に対応するように、例えば、
１×１０15〜１×１０18ａｔｏｍｓ／ｃｍ3程度に設定
されていることが適切である。
【００１２】表面半導体層に形成されるソース／ドレイ
ン領域は、表面半導体層の膜厚に匹敵する接合深さで形
成されていることが好ましい。その不純物はＮ型又はＰ
型のいずれでもよく、不純物濃度は特に限定されるもの
ではない。例えば、Ｎ型の不純物を、１×１０20〜１×
１０21ａｔｏｍｓ／ｃｍ3程度含有することが挙げられ
る。また、ソース／ドレイン領域は、ＬＤＤ構造を有し
ていてもよい。ソース／ドレイン領域間であって表面半
導体層上に形成されるゲート絶縁膜及びゲート電極は、
通常、半導体装置において用いられる材料、膜厚等であ
れば特に限定されるものではなく、例えば、ゲート絶縁
膜は、シリコン酸化膜、シリコン窒化膜又はこれらの積
層膜等により、膜厚４５〜７０ｎｍ程度で形成すること
ができ、ゲート電極は、ポリシリコン；Ｗ、Ｔａ、Ｔ
ｉ、Ｍｏ等の高融点金属のシリサイド；これらシリサイ
ド（例えばＭｏＳｉ2、ＷＳＩ2）とポリシリコンとから
なるポリサイド；その他の金属等により、膜厚１５０〜
３００ｎｍ程度で形成することができる。なお、ゲート
電極は、ソース／ドレイン領域形成のための不純物の横
方向への拡散等を考慮して、絶縁膜によるサイドウォー
ルスペーサを有していてもよい。
ン領域は、表面半導体層の膜厚に匹敵する接合深さで形
成されていることが好ましい。その不純物はＮ型又はＰ
型のいずれでもよく、不純物濃度は特に限定されるもの
ではない。例えば、Ｎ型の不純物を、１×１０20〜１×
１０21ａｔｏｍｓ／ｃｍ3程度含有することが挙げられ
る。また、ソース／ドレイン領域は、ＬＤＤ構造を有し
ていてもよい。ソース／ドレイン領域間であって表面半
導体層上に形成されるゲート絶縁膜及びゲート電極は、
通常、半導体装置において用いられる材料、膜厚等であ
れば特に限定されるものではなく、例えば、ゲート絶縁
膜は、シリコン酸化膜、シリコン窒化膜又はこれらの積
層膜等により、膜厚４５〜７０ｎｍ程度で形成すること
ができ、ゲート電極は、ポリシリコン；Ｗ、Ｔａ、Ｔ
ｉ、Ｍｏ等の高融点金属のシリサイド；これらシリサイ
ド（例えばＭｏＳｉ2、ＷＳＩ2）とポリシリコンとから
なるポリサイド；その他の金属等により、膜厚１５０〜
３００ｎｍ程度で形成することができる。なお、ゲート
電極は、ソース／ドレイン領域形成のための不純物の横
方向への拡散等を考慮して、絶縁膜によるサイドウォー
ルスペーサを有していてもよい。
【００１３】上記のようなＳＯＩ半導体装置を用いて、
支持基板とソース／ドレイン領域の一方との間に電気的
ストレスを印加する。具体的には、ＮＭＯＳにおいて
は、ドレインを接地する場合、ソ−スに２．５〜３．５
Ｖ程度、基板に５〜２０Ｖ程度の電圧を印加するか、ソ
ースを接地する場合、ドレインに２．５〜３．５Ｖ程
度、基板に５〜２０Ｖ程度の電圧を印加する。また、ソ
ース接地、ドレイン接地の電気的ストレスのそれぞれの
場合、表面チャネルを形成しないようにするために、ゲ
ートは−０．５Ｖ程度の電圧を印加し、表面を若干蓄積
状態にすることが挙げられる。さらに、ＰＭＯＳにおい
ては、ドレインを接地する場合、ソ−スに２．５〜３．
５Ｖ程度、基板に−５〜−２０Ｖ程度の電圧を印加する
か、ソースを接地する場合、ドレインに２．５〜３．５
Ｖ程度、基板に−５〜−２０Ｖ程度の電圧を印加する。
ソース接地、ドレイン接地の電気的ストレスのそれぞれ
の場合、ＮＭＯＳと同様に、表面チャネルを形成しない
ようにするために、ゲートは０．５Ｖ程度の電圧を印加
することが挙げられる。
支持基板とソース／ドレイン領域の一方との間に電気的
ストレスを印加する。具体的には、ＮＭＯＳにおいて
は、ドレインを接地する場合、ソ−スに２．５〜３．５
Ｖ程度、基板に５〜２０Ｖ程度の電圧を印加するか、ソ
ースを接地する場合、ドレインに２．５〜３．５Ｖ程
度、基板に５〜２０Ｖ程度の電圧を印加する。また、ソ
ース接地、ドレイン接地の電気的ストレスのそれぞれの
場合、表面チャネルを形成しないようにするために、ゲ
ートは−０．５Ｖ程度の電圧を印加し、表面を若干蓄積
状態にすることが挙げられる。さらに、ＰＭＯＳにおい
ては、ドレインを接地する場合、ソ−スに２．５〜３．
５Ｖ程度、基板に−５〜−２０Ｖ程度の電圧を印加する
か、ソースを接地する場合、ドレインに２．５〜３．５
Ｖ程度、基板に−５〜−２０Ｖ程度の電圧を印加する。
ソース接地、ドレイン接地の電気的ストレスのそれぞれ
の場合、ＮＭＯＳと同様に、表面チャネルを形成しない
ようにするために、ゲートは０．５Ｖ程度の電圧を印加
することが挙げられる。
【００１４】このような電気的ストレスを印加する場合
には、基板温度は、室温（３０℃程度）程度の温度であ
ることが好ましい。ただし、本発明の方法においては、
特に基板温度を上昇させるような電気的ストレス印加方
法を用いていないので、基板温度を積極的に制御する必
要なない。また、電気的ストレスの印加時間は、数秒間
〜数百秒間、具体的には、１０秒間〜５００秒間程度が
挙げられる。なお、電気的ストレスを印加する方法は、
上記のような電圧印加を上記のような時間で行う工程を
１回のみ行ってもよいし、複数回行ってもよい。また、
上記のような電圧印加のパターンを変更して複数回行っ
てもよい。方法の簡素化の観点からは、所望の電圧の印
加を所望の時間で1回のみ行うことが好ましい。
には、基板温度は、室温（３０℃程度）程度の温度であ
ることが好ましい。ただし、本発明の方法においては、
特に基板温度を上昇させるような電気的ストレス印加方
法を用いていないので、基板温度を積極的に制御する必
要なない。また、電気的ストレスの印加時間は、数秒間
〜数百秒間、具体的には、１０秒間〜５００秒間程度が
挙げられる。なお、電気的ストレスを印加する方法は、
上記のような電圧印加を上記のような時間で行う工程を
１回のみ行ってもよいし、複数回行ってもよい。また、
上記のような電圧印加のパターンを変更して複数回行っ
てもよい。方法の簡素化の観点からは、所望の電圧の印
加を所望の時間で1回のみ行うことが好ましい。
【００１５】上記のように電気的ストレスを印加するこ
とにより、ＳＯＩ構造基板における表面半導体層を活性
層、埋め込み絶縁膜をゲート電極、支持基板をゲート電
極とみなして、表面半導体層の埋め込み絶縁膜側にバッ
クチャネルを形成することができ、それにより、少なく
ともソース／ドレイン領域の一方と表面半導体層との界
面近傍であってかつ埋め込み絶縁膜側に、捕獲準位が導
入されることとなる。なお、捕獲準位は、埋め込み絶縁
膜側であって、ソース／ドレイン領域間の表面半導体層
の全面にわたって導入されていてもよい。
とにより、ＳＯＩ構造基板における表面半導体層を活性
層、埋め込み絶縁膜をゲート電極、支持基板をゲート電
極とみなして、表面半導体層の埋め込み絶縁膜側にバッ
クチャネルを形成することができ、それにより、少なく
ともソース／ドレイン領域の一方と表面半導体層との界
面近傍であってかつ埋め込み絶縁膜側に、捕獲準位が導
入されることとなる。なお、捕獲準位は、埋め込み絶縁
膜側であって、ソース／ドレイン領域間の表面半導体層
の全面にわたって導入されていてもよい。
【００１６】本発明のＳＯＩ半導体装置においては、上
記方法により、所望の領域にのみ捕獲準位が導入されて
いるため、待機時のリーク電流の低減を図ることができ
る。また、単一の電気的ストレス印加によっても、順方
向及び逆方向のいずれの方向のリーク電流の低減をも図
ることができる。
記方法により、所望の領域にのみ捕獲準位が導入されて
いるため、待機時のリーク電流の低減を図ることができ
る。また、単一の電気的ストレス印加によっても、順方
向及び逆方向のいずれの方向のリーク電流の低減をも図
ることができる。
【００１７】以下に本発明のＳＯＩ半導体装置の安定化
方法及びＳＯＩ半導体装置の実施例を図面に基づいて説
明する。図1に示したように、シリコン基板１上に膜厚
１０００Å程度の埋め込み絶縁膜２、膜厚５７７Å程度
の表面シリコン層３が形成されたＳＯＩ基板上と、表面
シリコン層３に形成されたドレイン４及びソース５と、
表面シリコン層３上にゲート絶縁膜を介して形成された
ゲート電極６とからなるＮＭＯＳＦＥＴを用いた。この
ＮＭＯＳＦＥＴのドレイン４を接地するとともに、ソー
ス５に２．５Ｖの電圧を印加し、基板電圧を５Ｖ、スト
レス時間を１秒〜３００秒とした。この際の基板温度は
２０〜３０℃程度であった。これにより、表面シリコン
層３の埋め込み絶縁膜２側にバックチャネル７を形成
し、これにより、ソース５と表面シリコン層３との界面
近傍であって、埋め込み絶縁膜２側に捕獲準位８が導入
された。
方法及びＳＯＩ半導体装置の実施例を図面に基づいて説
明する。図1に示したように、シリコン基板１上に膜厚
１０００Å程度の埋め込み絶縁膜２、膜厚５７７Å程度
の表面シリコン層３が形成されたＳＯＩ基板上と、表面
シリコン層３に形成されたドレイン４及びソース５と、
表面シリコン層３上にゲート絶縁膜を介して形成された
ゲート電極６とからなるＮＭＯＳＦＥＴを用いた。この
ＮＭＯＳＦＥＴのドレイン４を接地するとともに、ソー
ス５に２．５Ｖの電圧を印加し、基板電圧を５Ｖ、スト
レス時間を１秒〜３００秒とした。この際の基板温度は
２０〜３０℃程度であった。これにより、表面シリコン
層３の埋め込み絶縁膜２側にバックチャネル７を形成
し、これにより、ソース５と表面シリコン層３との界面
近傍であって、埋め込み絶縁膜２側に捕獲準位８が導入
された。
【００１８】この半導体装置において、フロントチャン
ネルを形成する通常の電圧印加を行ない、電気的ストレ
スの効果を評価した。なお、この評価は、図２に示した
ように、ドレイン４に正電圧を印加し、ソース５及びシ
リコン基板１をＧＮＤ電位とした順方向バイアス、図３
に示したようにドレイン４及びシリコン基板１をＧＮＤ
電位に、ソース５に正電位を印加した逆方向バイアスの
それぞれの場合において行った。
ネルを形成する通常の電圧印加を行ない、電気的ストレ
スの効果を評価した。なお、この評価は、図２に示した
ように、ドレイン４に正電圧を印加し、ソース５及びシ
リコン基板１をＧＮＤ電位とした順方向バイアス、図３
に示したようにドレイン４及びシリコン基板１をＧＮＤ
電位に、ソース５に正電位を印加した逆方向バイアスの
それぞれの場合において行った。
【００１９】これらの結果を図４及び図５に示す。図４
は、電気的ストレスの印加時間を１０秒、２０秒、３０
秒、１２０秒及び３００秒とした半導体装置において、
順方向バイアスを印加した場合のオフリーク電流とドレ
イン−ソース間電圧Ｖｄｓとの関係を示している。電気
的ストレスの印加時間が増加するにしたがって、図１２
で示した領域Ｉ及び領域ＩＩのリーク電流が減少してい
る。特に、領域ＩＩにおけるリーク電流の減少が顕著で
ある。
は、電気的ストレスの印加時間を１０秒、２０秒、３０
秒、１２０秒及び３００秒とした半導体装置において、
順方向バイアスを印加した場合のオフリーク電流とドレ
イン−ソース間電圧Ｖｄｓとの関係を示している。電気
的ストレスの印加時間が増加するにしたがって、図１２
で示した領域Ｉ及び領域ＩＩのリーク電流が減少してい
る。特に、領域ＩＩにおけるリーク電流の減少が顕著で
ある。
【００２０】図５は、電気的ストレスの印加時間を２０
秒、３０秒、１２０秒及び３００秒とした半導体装置に
おいて、逆方向バイアスを印加した場合のオフリーク電
流とドレイン−ソース間電圧Ｖｄｓとの関係を示してい
る。電気的ストレスの印加時間が増加するにしたがっ
て、図４と同様にリーク電流の低減効果が見られる。こ
れらの結果に基づいて、図６及び図７に、順方向バイア
ス及び逆方向バイアスを印加した場合のリーク電流と電
気的ストレスの印加時間との関係を、それぞれ示す。
秒、３０秒、１２０秒及び３００秒とした半導体装置に
おいて、逆方向バイアスを印加した場合のオフリーク電
流とドレイン−ソース間電圧Ｖｄｓとの関係を示してい
る。電気的ストレスの印加時間が増加するにしたがっ
て、図４と同様にリーク電流の低減効果が見られる。こ
れらの結果に基づいて、図６及び図７に、順方向バイア
ス及び逆方向バイアスを印加した場合のリーク電流と電
気的ストレスの印加時間との関係を、それぞれ示す。
【００２１】図６及び図７によれば、電気的ストレスの
印加時間の増加により、順方向バイアス及び逆方向バイ
アスのいずれにおいても、リーク電流の減少が見られ
る。つまり、通常は、スタンバイ時のドレイン−ソース
電圧による（ゲート電圧は０）インパクトイオン化によ
り基板電位が上昇し、基板電位の上昇により、ソース５
からドレイン４へ電子が注入（バイポーラ効果）がされ
るが、本発明のような電気的ストレスの印加によってソ
ース５と表面シリコン層２との界面の下部に導入された
捕獲準位８が、正の固定電荷として働いて、この注入さ
れた電子を捕獲し、実効的な注入電子数を減少させる。
この現象は、ドレインが正電圧であっても、ソースが正
電圧であっても、いずれの場合でも電子を捕獲すること
ができるため、双方向のリーク電流を減少させることが
できる。よって、本発明のような単一の電気的ストレス
の印加で、実際の回路で使用される双方向の電圧印加に
おいても、リーク電流を減少させることができ、実効が
ある。
印加時間の増加により、順方向バイアス及び逆方向バイ
アスのいずれにおいても、リーク電流の減少が見られ
る。つまり、通常は、スタンバイ時のドレイン−ソース
電圧による（ゲート電圧は０）インパクトイオン化によ
り基板電位が上昇し、基板電位の上昇により、ソース５
からドレイン４へ電子が注入（バイポーラ効果）がされ
るが、本発明のような電気的ストレスの印加によってソ
ース５と表面シリコン層２との界面の下部に導入された
捕獲準位８が、正の固定電荷として働いて、この注入さ
れた電子を捕獲し、実効的な注入電子数を減少させる。
この現象は、ドレインが正電圧であっても、ソースが正
電圧であっても、いずれの場合でも電子を捕獲すること
ができるため、双方向のリーク電流を減少させることが
できる。よって、本発明のような単一の電気的ストレス
の印加で、実際の回路で使用される双方向の電圧印加に
おいても、リーク電流を減少させることができ、実効が
ある。
【００２２】また、順方向バイアス及び逆方向バイアス
を印加した場合の駆動電流の変化を測定したところ、図
８及び図９に示したように、駆動電流の減少はほとんど
見られなかった。これは、電気的ストレスの印加条件を
適切に選択することにより、表面シリコン層の表面に欠
陥を形成させずに、所定の部分にのみ捕獲準位を導入す
ることができたことを示している。さらに、本発明によ
れば、電気的ストレスを印加する場合、基板を加熱する
必要がないため、簡易な方法で、スタンバイ時のリーク
電流を減少させることが可能となる。
を印加した場合の駆動電流の変化を測定したところ、図
８及び図９に示したように、駆動電流の減少はほとんど
見られなかった。これは、電気的ストレスの印加条件を
適切に選択することにより、表面シリコン層の表面に欠
陥を形成させずに、所定の部分にのみ捕獲準位を導入す
ることができたことを示している。さらに、本発明によ
れば、電気的ストレスを印加する場合、基板を加熱する
必要がないため、簡易な方法で、スタンバイ時のリーク
電流を減少させることが可能となる。
【００２３】
【発明の効果】本発明によれば、支持基板上に埋め込み
絶縁膜及びソース／ドレイン領域が形成された表面半導
体層が積層されてなるＳＯＩ基板と、前記ソース／ドレ
イン領域間であって表面半導体層上ゲート絶縁膜を介し
て形成されたゲート電極とからなる半導体装置における
支持基板とソース／ドレイン領域の一方との間に電気的
ストレスを印加して前記表面半導体層の埋め込み絶縁膜
側にバックチャネルを形成することにより、少なくとも
前記ソース／ドレイン領域の一方と表面半導体層との界
面近傍であってかつ埋め込み絶縁膜側に捕獲準位が導入
されるため、簡便かつ実用的な方法により、駆動電流を
低下させることなく、寄生バイポーラ効果を抑制すると
ともに、閾値電圧の増加及びインパクトイオン化現象を
抑制することができ、ひいては待機時（スタンバイ時）
におけるリーク電流を低減することが可能となる。
絶縁膜及びソース／ドレイン領域が形成された表面半導
体層が積層されてなるＳＯＩ基板と、前記ソース／ドレ
イン領域間であって表面半導体層上ゲート絶縁膜を介し
て形成されたゲート電極とからなる半導体装置における
支持基板とソース／ドレイン領域の一方との間に電気的
ストレスを印加して前記表面半導体層の埋め込み絶縁膜
側にバックチャネルを形成することにより、少なくとも
前記ソース／ドレイン領域の一方と表面半導体層との界
面近傍であってかつ埋め込み絶縁膜側に捕獲準位が導入
されるため、簡便かつ実用的な方法により、駆動電流を
低下させることなく、寄生バイポーラ効果を抑制すると
ともに、閾値電圧の増加及びインパクトイオン化現象を
抑制することができ、ひいては待機時（スタンバイ時）
におけるリーク電流を低減することが可能となる。
【図１】本発明のＳＯＩ半導体装置の安定化方法を説明
するための、ＳＯＩ半導体装置の要部の模式的概略断面
図である。
するための、ＳＯＩ半導体装置の要部の模式的概略断面
図である。
【図２】図１の安定化されたＳＯＩ半導体装置に順方向
バイアスを印加した場合の動作を説明するためのＳＯＩ
半導体装置の要部の模式的概略断面図である。
バイアスを印加した場合の動作を説明するためのＳＯＩ
半導体装置の要部の模式的概略断面図である。
【図３】図１の安定化されたＳＯＩ半導体装置に逆方向
バイアスを印加した場合の動作を説明するためのＳＯＩ
半導体装置の要部の模式的概略断面図である。
バイアスを印加した場合の動作を説明するためのＳＯＩ
半導体装置の要部の模式的概略断面図である。
【図４】図1のＳＯＩ半導体装置に順方向バイアスを印
加した場合の電気的ストレス印加時間によるリーク電流
の変化を示す図である。
加した場合の電気的ストレス印加時間によるリーク電流
の変化を示す図である。
【図５】図1のＳＯＩ半導体装置に逆方向バイアスを印
加した場合にの電気的ストレス印加時間によるリーク電
流の変化を示す図である。
加した場合にの電気的ストレス印加時間によるリーク電
流の変化を示す図である。
【図６】図1のＳＯＩ半導体装置に順方向バイアスを印
加した場合の電気的ストレス印加時間によるリーク電流
の変化を示す図である。
加した場合の電気的ストレス印加時間によるリーク電流
の変化を示す図である。
【図７】図1のＳＯＩ半導体装置に逆方向バイアスを印
加した場合の電気的ストレス印加時間によるリーク電流
の変化を示す図である。
加した場合の電気的ストレス印加時間によるリーク電流
の変化を示す図である。
【図８】図1のＳＯＩ半導体装置に図1の電気的ストレス
を印加した後に図２に示す測定を行ったときの駆動電流
の変化を示す図である。
を印加した後に図２に示す測定を行ったときの駆動電流
の変化を示す図である。
【図９】図1のＳＯＩ半導体装置に図1の電気的ストレス
を印加した後に図３に示す測定を行ったときの駆動電流
の変化を示す図である。
を印加した後に図３に示す測定を行ったときの駆動電流
の変化を示す図である。
【図１０】従来の短チャネルＳＯＩ半導体装置の待機時
の動作原理を説明するための図である。
の動作原理を説明するための図である。
【図１１】図１０の半導体装置の待機時の電流を説明す
るための等価回路図である。
るための等価回路図である。
【図１２】半導体装置のリーク電流の挙動を説明するた
めの図である。
めの図である。
【図１３】従来のＳＯＩ半導体装置の安定化方法を説明
するための要部の概略断面図である。
するための要部の概略断面図である。
１ シリコン基板（支持基板） ２ 埋め込み絶縁膜 ３ 表面シリコン層（表面半導体層） ４ ドレイン ５ ソース ６ ゲート ７ バックチャネル ８ 捕獲準位 ９、１０ フロントチャネル
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 AA06 AA08 AA15 CC02 DD02 DD03 DD04 DD05 EE05 EE09 FF02 FF03 FF09 GG02 GG12 HJ04 HM15
Claims (5)
- 【請求項１】 支持基板上に埋め込み絶縁膜及びソース
／ドレイン領域が形成された表面半導体層が積層されて
なるＳＯＩ基板と、前記ソース／ドレイン領域間であっ
て表面半導体層上にゲート絶縁膜を介して形成されたゲ
ート電極とからなる半導体装置における支持基板とソー
ス／ドレイン領域の一方との間に電気的ストレスを印加
して前記表面半導体層の埋め込み絶縁膜側にバックチャ
ネルを形成することにより、少なくとも前記ソース／ド
レイン領域の一方と表面半導体層との界面近傍であって
かつ埋め込み絶縁膜側に捕獲準位が導入されることを特
徴とするＳＯＩ半導体装置の安定化方法。 - 【請求項２】 電気的ストレスの印加を、その時間を調
整することにより埋め込み絶縁膜側の表面半導体層の全
面に捕獲準位が導入される請求項１記載の方法。 - 【請求項３】 電気的ストレスの印加を、ソース／ドレ
イン領域の一方を接地電位に、他方を正電位に設定する
ことにより行う請求項１又は２に記載の方法。 - 【請求項４】 請求項１〜３のいずれか１つに記載の方
法により安定化されたＳＯＩ半導体装置。 - 【請求項５】 一方向のバックチャンネルが形成される
ように電気的ストレスが印加されてなり、双方向のリー
ク電流が低減される請求項４に記載のＳＯＩ半導体装
置。
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| JP15212499A JP3454752B2 (ja) | 1999-05-31 | 1999-05-31 | Ｓｏｉ半導体装置の安定化方法及びｓｏｉ半導体装置 |
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