JPH11243210A - 半導体デバイス及びその製造方法 - Google Patents

半導体デバイス及びその製造方法

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JPH11243210A JP10348276A JP34827698A JPH11243210A JP H11243210 A JPH11243210 A JP H11243210A JP 10348276 A JP10348276 A JP 10348276A JP 34827698 A JP34827698 A JP 34827698A JP H11243210 A JPH11243210 A JP H11243210A
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Abstract

(57)【要約】 【課題】 ＳＯＩ構造の半導体基板がフローティングさ
れる問題及び短チャネル効果を改善することができる半
導体デバイス及びその製造方法を提供する。 【解決手段】 半導体基板２１の表面部に形成された窪
みを有する第１絶縁膜２２のその窪みに第１半導体層２
３を形成させ、その第１半導体層２３の上側にはチャネ
ル領域となる第３半導体層２６とその第３半導体層に埋
め込まれるようにゲート電極２８を形成し、一方、第１
半導体層２３の両側の第１絶縁層２２の表面に第２絶縁
層、第２半導体層及びチャネル領域の第３半導体層と同
じ第３半導体層２６が形成されている。第３半導体層２
６はチャネル領域とその両側のソース／ドレイン領域と
なる部分とでは別の導電型のイオンが注入される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス及
びその製造方法に関し、特にＳＯＩ構造の基板がフロー
ティングされている問題と短チャネル効果とを改善する
ことができる半導体デバイス及びその製造方法に関す
る。
【０００２】
【従来の技術】ＭＯＳ技術は、シリコン半導体の表面を
良質の絶縁特性のシリコン酸化膜にて処理することによ
り、トランジスタの特性及び製造方法に革新的な改良を
もたらした技術である。このようなＭＯＳ技術の発明に
より半導体表面のデバイスの実用化に拍車が掛けられ、
１９６２年にテキサスインスツルメント社から最初の電
界効果トランジスタ（ＦＥＴ）が発表された。この類の
ＭＯＳＦＥＴ素子としては、周知のようにｐＭＯＳ、ｎ
ＭＯＳ、ＣＭＯＳがある。初期には消費電力及び集積回
路製造時のプロセス制御が比較的に容易なｐＭＯＳを主
として使用したが、デバイスのスピードを重要視するに
従って正孔の移動度より約２．５倍程度速い電子を用い
るｎＭＯＳ素子を使用するようになった。ＣＭＯＳ素子
は集積密度及び製造プロセスの複雑性の面でｐＭＯＳや
ｎＭＯＳ素子より落ちるが、消費電力が遥かに小さいと
いう特徴がある。現在は、デバイスのメモリ部ではｎＭ
ＯＳを使用し、周辺回路部ではＣＭＯＳを使用する方式
に変わっている。
【０００３】このＣＭＯＳは、半導体デバイスの構成が
半導体基板をも利用するバルクＣＭＯＳと、絶縁層上に
シリコンＳｉ単結晶薄膜を形成しその上にデバイスを形
成するＳＯＩＣＭＯＳとに分けられる。ＳＯＩ構造は、
各素子が基板から分離されて形成されるので基板に係る
一切の容量や寄生効果を無視でき、素子分離構造から現
れるラッチアップ現象やソフトエラー現象の無いＣＭＯ
Ｓ回路を構成できるという利点がある。ＳＯＩを技術的
に分類すると、サファイア等の単結晶絶縁層上に単結晶
を成長させるエピタキシャル成長法、絶縁膜である酸化
膜上に多結晶又は非晶質シリコン薄膜を堆積し、そのシ
リコン薄膜を横方向に溶融再結晶又は固相成長させる堆
積膜再結晶化法、及び半導体基板の中に酸化膜等の絶縁
層を埋め込む単結晶分離法等がある。そのうち、エピタ
キシャル成長法としてサファイアに成長させるＳＯＳが
代表的である。そして、堆積膜再結晶化法中の溶融再結
晶化法とは酸化膜上にＣＶＤ法等により堆積した多結晶
シリコン薄膜の一部を、レーザビームや電子ビーム等の
エネルギービームで加熱し、溶融して、その溶融領域を
ウェハ上で再結晶化して単結晶薄膜を得る方法である。
また、固相成長法とは基板上で絶縁膜の多種の結晶領域
に非晶質シリコン膜を堆積し、熱処理してエピタキシャ
ル成長させる方法である。最後に、単結晶分離法は、単
結晶シリコン基板の中に酸素イオン又は窒素イオンを注
入して表面層に単結晶シリコン層を残し且つ内部に酸化
膜層又は窒化膜層を埋め込むＳＯＩ構造の方法である。
特に、酸素イオンをイオン注入する方式をＳＩＭＯＸ(S
eparation by Implanted Oxygen)という。このように、
完全分離構造を有するＳＯＩ構造はいくつかの利点があ
るが、特にＳＯＩＣＭＯＳはバルクＣＭＯＳに比べて低
消費電力、高集積度、耐ソフトエラー、耐ラッチアッ
プ、高速動作の点で優れている。
【０００４】以下、従来のＳＯＩ構造の半導体デバイス
を添付図面に基づき説明する。図１ａは従来のＳＯＩ構
造の一例の半導体デバイスのチャネル長方向の断面構造
図であり、図１ｂはそのチャネルの幅方向の断面構造図
である。従来のＳＯＩ構造の半導体デバイスは、図１ａ
及び図１ｂに示すように、半導体基板１に酸化膜２を埋
め込んである。半導体基板１の表面部分の活性領域はそ
の埋込酸化膜が除かれている。また、図１ｂに示すよう
に、ボディ接触領域Ａで基板１の内部と活性領域とが連
結されている。この基板の活性領域にゲート酸化膜３を
介してゲート電極４を形成させ、その両側をソース／ド
レイン領域５としている。
【０００５】上記ＳＯＩ構造の半導体デバイスはＳＩＭ
ＯＸ方式によるＭＯＳＦＥＴを形成したものであり、半
導体基板１内に酸素イオン又は窒素イオンを注入して半
導体基板１の表面の単結晶シリコン層はそのまま残し、
基板内に酸化膜又は窒化膜を埋め込むことが特徴があ
る。このＳＯＩ構造の半導体デバイスは、マスク（図示
せず）を用いて選択的に基板に酸素イオンを注入する
が、酸素イオンが注入されない基板の内部は熱処理後に
も埋込酸化膜２が形成されなくなり、その部分をボディ
コンタクト領域Ａとして用いる。
【０００６】このようなボディ接触領域Ａを形成する理
由を以下に説明する。ゲート電極４に電圧を印加する
と、ソース／ドレイン領域５間のチャネル領域中のキャ
リヤがドレイン付近の高電界により加速され、そのエネ
ルギーが基板及びゲート酸化膜のバリヤを通過するとホ
ットキャリヤとなってゲート酸化膜内へ注入される。こ
の注入されるキャリヤである電子をチャネルホット電子
という。又、高電界の中で十分に大きなエネルギーを得
たキャリヤは衝突によってイオン化させ、新たな電子・
正孔を生成する。新たに発生した電子はほとんどドレイ
ン電界に沿ってドレインに吸い込まれ、一部はアバラン
シェホット電子となってゲート酸化膜内へ注入される。
そして、正孔は基板内を流れて基板電流となるが、一部
はゲート酸化膜へも注入される。一方、正孔により生成
された基板電流は、基板電位が上昇すると、いわば寄生
バイポーラブレークダウンを起こしてドレイン耐圧を低
下させる。
【０００７】このような問題を解決するため、上記ＳＯ
Ｉ構造の半導体デバイスでは、ドレイン領域近傍での衝
突イオン化により発生した正孔をボディ接触領域を通じ
て除去するようにした。それによりＳＯＩ構造の半導体
デバイスがフローティングされる問題を防止した。上記
したように基板がフローティングされることをフローテ
ィングボディ効果というが、上記したようなフローティ
ングボディ効果によってしきい値電圧が変わったり、電
流−電圧曲線が通常とは異なった曲線となったりする等
の問題を引き起こすようになる。この問題はＰＭＯＳよ
りはＮＭＯＳにおいて一層深刻な問題である。その理由
は、デバイス動作中又はα−粒子等によりボディ（チャ
ネル領域や半導体基板）に発生した正孔がボディに蓄積
されるからである。
【０００８】図２は従来の他のＳＯＩ構造の半導体デバ
イスの断面構造図である。従来の他のＳＯＩ構造の半導
体デバイスは、図２に示すように、ｐ型シリコン基板の
内部に形成された埋込酸化膜１２により下部及び上部半
導体基板１３、１１に分離されるＳＯＩ構造の基板と、
上部半導体基板１３に互いに異なる間隙をおいて形成さ
れる第１トレンチ１４と、上部半導体基板１３の第１ト
レンチ１４の間の広い間隔の箇所に形成される第２トレ
ンチ１５と、第１トレンチ１４内に形成される絶縁膜１
６と、第２トレンチ１５内及び第２トレンチ１５に隣接
したｐ型半導体基板１３上にゲート酸化膜１７を介在し
て形成されるゲート電極１８と、上部半導体基板１３の
ゲート電極１８の両側に形成されるｎ型ソース／ドレイ
ン領域１９と、ソース／ドレイン領域１９の一方側の第
１トレンチ１４のゲート電極１８とは反対側、すなわち
第１トレンチ１４の間の狭い箇所に形成されるボディコ
ンタクト領域２０とを備える。
【０００９】この際、上記したような構造のＭＯＳ素子
はいわばＣＯＳＭＯＳ(Concave SOI-MOSFET)構造であ
り、ｐ型半導体基板１３をエッチングして深さ及び間隙
が互いに異なるよう第１、第２トレンチ１４、１５を形
成した後、トレンチ１４、１５が形成されていないｐ型
上部半導体基板１３の厚い領域はソース／ドレイン領域
１９及びボディコンタクト領域２０として使用し、第１
トレンチの下側の薄い領域をチャネル領域として使用す
る。
【００１０】かかる従来の他のＳＯＩ構造の半導体デバ
イスは、ゲート電極１８にしきい値電圧（ＶT ）以上の
電圧が印加されると、ソース／ドレイン領域１９間のチ
ャネルを介して電子が移動してドレインからソースに向
かって電流が流れる。そして、その際に発生した正孔は
埋込酸化膜１２によって基板１１へ流れずにボディ接触
領域２０を介して除去される。これにより、基板がフロ
ーティングされる問題を除去でき、その構造的な特徴の
ために短チャネル効果及び寄生ソース／ドレイン抵抗の
抑制、及びしきい値電圧の信頼度を向上することができ
る。
【００１１】
【発明が解決しようとする課題】しかし、従来のＳＯＩ
構造の半導体デバイスでは以下の問題点があった。従来
の一つのＳＯＩ構造の半導体デバイスにおいてはボディ
接触領域を形成するために、埋込酸化膜の形成時に選択
的なイオン注入工程を行うが、その際局部的に酸化膜が
形成される。このため、その酸化膜が形成される部分に
おける体積増加によるストレスが、埋込酸化膜形成部分
及びボディ接触領域に集中して漏洩電流発生の原因とな
り、デバイス特性を低下させる。従来の他のＳＯＩ構造
の半導体デバイスにおいては、ゲート電極を形成する工
程が基板をエッチングした後であるため、短チャネル効
果を抑制することができる。しかしながら、ＳＯＩ構造
に形成した上部基板（ｐ型半導体基板）にゲート電極形
成領域と隔離膜形成領域とを分けるときに、エッチング
深さを正確に調節しなければならないという問題点があ
り、さらに、隔離領域を形成するためのトレンチのエッ
チング工程時にトレンチの深さを適切に調節しなければ
ならず、かつ、ボディ接触領域及びソース／ドレイン領
域を形成するためにトレンチ間の距離を広い領域と狭い
領域とに分けて形成するため工程が複雑になる。また、
正孔が移動し得るようにトレンチが埋込酸化膜まで形成
されてないため、完全な隔離効果を得られない。よっ
て、半導体デバイスの信頼度もやはり低下する。
【００１２】本発明は上記の従来のＳＯＩ構造の半導体
デバイスの問題点を解決するためになされたものであ
り、半導体デバイスの微細化のために発生する短チャネ
ル効果を改善すると共に、基板がフローティングする問
題を防止し得る半導体デバイス及びその製造方法を提供
することに目的がある。
【００１３】
【課題を解決するための手段】本発明の半導体デバイス
は、トレンチが形成された半導体基板と、半導体基板の
全面に形成された第１絶縁膜と、トレンチ内の第１絶縁
膜上に形成された第１半導体層と、第１半導体層の両側
の位置で第１絶縁膜上に形成された第２絶縁膜と、第２
絶縁膜上に形成された第２半導体層と、第１半導体層の
表面、第２半導体層の表面と側面及び第２絶縁膜の側面
に形成された第３半導体層と、トレンチ上側の第３半導
体層上に形成された第３絶縁膜と、第３絶縁膜上に形成
された導電層とを備えることを特徴とする。
【００１４】更に、上記の半導体デバイスの製造方法
は、半導体基板の内部に絶縁膜を形成して、その絶縁膜
によって半導体基板を上下部半導体基板に分ける段階
と、チャネル領域を定めてそのチャネル領域の上部半導
体基板と絶縁膜を選択的に除去する段階と、下部半導体
基板のチャネル領域と残された上部半導体基板とに第１
導電型ウェル領域を形成する段階と、下部半導体基板の
チャネル領域の表面、絶縁膜の側面及び上部半導体基板
の表面にエピタキシャル層を形成する段階と、エピタキ
シャル層を形成させた基板の全面に不純物イオンを注入
して下部半導体基板内に新たな絶縁膜を形成する段階
と、チャネル領域の上側のエピタキシャル層上にゲート
絶縁膜を形成する段階と、ゲート絶縁膜上に導電層を形
成する段階と、導電層の両側のエピタキシャル層及び上
部半導体基板の第１導電型ウェル領域に第２導電型不純
物領域を形成する段階とを備えることを特徴とする
【００１５】
【発明の実施の形態】以下、本発明実施形態の半導体デ
バイス及びその製造方法を添付図面に基づき説明する。
図３は本発明実施形態のＳＯＩ構造の半導体デバイスの
断面構造図である。本実施形態は、半導体基板２１にそ
の表面から内側に窪んだ浅いトレンチを形成させ、その
表面に第１絶縁膜２２を形成させる。この第１絶縁膜２
２はトレンチに沿っても形成され、そのトレンチの窪ん
だ箇所は同様に窪むようにしている。その窪んだ箇所に
第１半導体層２３が形成されている。その第１半導体層
２３の表面は第１絶縁層２２の表面と一致する高さとす
る。第１絶縁膜２２を形成させた基板のトレンチの箇所
以外の箇所に第２絶縁層２４と第２半導体層２５とが順
次形成されてある。第１、第２半導体層２３、２５の表
面及び第２絶縁膜２４の側面に第３半導体層２６を形成
させる。この第３半導体層２６は第２絶縁層と第２半導
体層の形状によってトレンチの上側の部分が凹んだ状態
になる。第３半導体層のその凹んだ部分に第３絶縁膜２
７を介してゲート電極としての導電層２８が形成されて
いる。
【００１６】第１、第２絶縁膜２２、２４は窒化膜及び
酸化膜のうち何れか一つで形成され、第１、第２半導体
層２３、２５は単結晶シリコン層であり、第３半導体層
２６はエピタキシャル層である。上記のように、本実施
形態は第１〜第３半導体層が形成されるが、導電層２８
の下側の第３、第１半導体層には同じ導電型の不純物イ
オンがドープされ、導電層２８の両側の部分はそれとは
反対の導電側の不純物が注入されている。このとき、導
電層２８の下の第３半導体層２６は、不純物イオンがド
ープされてないアンドープシリコン層としてもよい。そ
して、特に図示しないが、第１半導体層２３を半導体基
板２２に電気的に接続するボディ接触領域が形成されて
いる。
【００１７】図４〜図８は、上記ＳＯＩ構造の半導体デ
バイスの製造工程を示す断面図である。まず、図４ａに
示すように、半導体基板３１の内部に通常のＳＩＭＯＸ
(Separation by Implanted Oxygen)工程で酸素イオンを
注入した後、熱処理して埋込酸化膜である第１酸化膜と
なる絶縁膜３２を形成する。これにより、半導体基板３
１は上部及び下部半導体基板３１ａ、３１ｂに分離され
る。絶縁膜３２を形成するとき、ＳＩＭＯＸ法を用いる
だけでなく、窒素イオンを注入した後熱処理して埋込窒
化膜を形成してもよい。この基板の上部部分３１ａが前
記第２半導体層となる部分である。
【００１８】図４ｂに示すように、上部半導体基板３１
ａ上に感光膜ＰＲ３１を塗布した後、露光及び現像工程
でチャネル領域を定め、そのチャネル領域の感光膜ＰＲ
３１が除去されるよう選択的にパターニングする。次い
で、パターニングされた感光膜ＰＲ３１をマスクに用い
てエッチング工程でチャネル領域の部分の上部半導体基
板３１ａ及び第１絶縁膜３２を選択的に除去する。
【００１９】感光膜ＰＲ３１を除去した後、図５ｃに示
すように、上部半導体基板３１ａ及び露出された下部半
導体基板３１ｂに不純物イオンを注入してウェル領域３
３を形成する。すなわち、上部半導体基板３１ａの伝導
度を向上するため、ｎ型及びｐ型のうち何れか一つの不
純物イオンを注入してウェル領域３３を形成する。
【００２０】図５ｄに示すように、ウェル領域３３、下
部半導体基板３１ｂの表面及び絶縁膜３２の側面にエピ
タキシャル層３４を形成する。このエピタキシャル層３
４はＳＥＧ(Selective Epitaxial Growth)を用いて均一
の厚さに形成する。これによりウェル領域３３と絶縁膜
３２間では、中央部分に窪みを有する凹状に形成され
る。このエピタキシャル層３４を成長させるに際して、
しきい値電圧を調節するための不純物イオンをドープす
る工程を施す。すなわち、絶縁膜３２間のエピタキシャ
ル層３４はチャネル領域であり、その上側にはゲート電
極が形成される。このエピタキシャル層３４に対する不
純物イオンドープ工程は、ｉｎ−ｓｉｔｕドープ、固相
拡散（ＳＰＤ）、及びイオン注入工程のうち何れか一つ
を施す。
【００２１】図６ｅに示すように、下部半導体基板３１
ｂにイオン注入法で酸素イオンを注入する。この際、イ
オンが全面にわたって同エネルギーで注入されるが、絶
縁膜３２が開けられている箇所の下部半導体基板３１ｂ
ではウェル領域３３に隣接した下部半導体基板３１ｂに
注入され、絶縁膜３２の下側面でも絶縁膜３２に隣接し
た下部半導体基板３１ｂに注入されるようにする。この
酸素イオンの代わりに窒素イオンを注入してもよい。そ
して、酸素又は窒素イオンのドーズ量は１０15〜１０17
／ｃｍ2 程度である。
【００２２】図６ｆに示すように、下部半導体基板３１
ｂに注入された酸素イオンを熱処理して第２埋込酸化膜
である絶縁膜３５を新たに形成する。このとき、半導体
基板３１の全面に対する酸素イオン注入工程時のイオン
注入エネルギーが同一なので、絶縁膜３５の形状は、絶
縁膜３２が切れている箇所の下部半導体基板３１ｂに浅
い溝又はトレンチができたものと同じ形状に形成され
る。一方絶縁膜３２の下に形成される絶縁膜３５は絶縁
膜３２に接して形成される。結局、下部半導体基板３１
ｂが絶縁膜３５によりウェル領域３３と完全に隔離され
る。そして、窒素イオンを注入した場合には、絶縁膜３
５はいうまでもなく埋込酸化膜でなく埋込窒化膜であ
る。
【００２３】図７ｇに示すように、エピタキシャル層３
４の全面にゲート絶縁膜となる薄い絶縁膜３６、導電層
３７を順次に形成し、導電層３７上に感光膜ＰＲ３２を
塗布する。次いで、露光及び現像工程で感光膜ＰＲを選
択的にパターニングして絶縁膜３２が切れている箇所、
すなわちトレンチが形成された箇所にのみ残す。図７ｈ
に示すように、感光膜ＰＲ３２をマスクに用いたエッチ
ング工程で導電層３７を選択的にエッチングしてゲート
電極３７ａを形成する。次いで、感光膜ＰＲ３２を除去
する。
【００２４】図８に示すように、ゲート電極３７ａをマ
スクに用いてゲート電極３７ａの両側のエピタキシャル
層３４及びウェル領域３３に下部半導体基板３１ｂに形
成されたウェル領域３３と反対導電型の不純物イオンを
注入した後、熱処理してソース／ドレイン領域３８を形
成する。その際、低濃度不純物イオン、高濃度不純物イ
オンを順次に注入してＬＤＤ構造のソース／ドレイン領
域３８に形成してもよい。すなわち、低濃度不純物イオ
ンをエピタキシャル層３４及びウェル領域３３に所定の
深さに注入した後、低濃度不純物イオンよりも高濃度の
不純物イオンを注入してソース／ドレイン領域をＬＤＤ
構造に形成してもよい。そして、ゲート電極３７ａの下
部のウェル領域３３が基板と接触されるボディ接触領域
（図示せず）を形成する工程を追加する。このボディ接
触領域はウェル領域３３に垂直な方向に形成される。
【００２５】ゲート電極３７ａの下部のウェル領域３３
は、ゲート電極３７ａにしきい値電圧以上の電圧を印加
してソース／ドレイン領域３８間のチャネル領域を介し
てソースからドレインに向かって電子が移動するにとき
に発生する正孔を除去するための領域である。つまり、
ウェル領域３３は電子移動時に発生する正孔を集めるた
めの領域である。すなわち、電子が移動しながら発生し
た正孔がウェル領域３３の下の絶縁膜３５のために下部
半導体基板３１ｂへ流れることなくウェル領域３３に集
まり、ウェル領域３３に集まった正孔はウェル領域３３
の図示しないある箇所に形成されたボディ接触領域を通
じて除去される。したがって、基板のフローティングを
防止することができる。かかる本発明のＳＯＩ構造の半
導体デバイスの製造方法においては、上記のような方法
を用いてｎＭＯＳやｐＭＯＳはもちろん、ＣＭＯＳ素子
を形成する際、基板がフローティングすることなく形成
することができる。
【００２６】
【発明の効果】請求項１、２の発明、及び請求項５によ
って製造された半導体デバイスは、デバイスが形成され
る半導体層と基板とが第２絶縁膜により完全に分離され
るためラッチアップを防止することができる。そして、
第２半導体層の側面にチャネル領域となる第３半導体層
を形成させ、そのチャネル領域の上側にゲート電極とな
る導電層を構成したので、チャネル領域に垂直な部分が
形成され、チャネル領域が短くなっても短チャネル効果
を防止することができる。導電層の下側の第１半導体層
が基板と接触するボディ接触領域を形成したので、基板
がフローティングされる問題を防止できる。請求項３の
発明によれば、導電層の両側の第２、第３半導体層は同
導電型の不純物イオンがドープされた層なので、ＭＯＳ
素子のソース／ドレイン領域を構成することができる。
【００２７】請求項４の発明によれば、第１半導体層及
び第３半導体層のゲート電極の下側の部分はそれ以外の
ソース／ドレイン領域として使用する第３半導体層及び
第２半導体層とは互いに反対の導電型の不純物イオンが
注入されているので、第２半導体層及びゲート電極の両
側の部分の第３半導体層をソース／ドレイン領域のチャ
ネルとして用いることができる。請求項５の発明によれ
ば、ソース／ドレイン領域を二つの半導体層で形成させ
ているのでその厚さの調節が可能となり、ソース／ドレ
イン領域が薄くなるに従う抵抗問題が減少し、ウェル領
域を介して正孔を除去して基板のフローティング問題を
防止することができる。
【図面の簡単な説明】
【図１】 従来の一つのＳＯＩ構造の半導体デバイスの
チャネル長方向と幅方向の断面構造図、
【図２】 従来の他のＳＯＩ構造の半導体デバイスの断
面構造図。
【図３】 本発明実施形態のＳＯＩ構造の半導体デバイ
スの断面構造図。
【図４】〜
【図８】 本発明実施形態のＳＯＩ構造の半導体デバイ
スの製造工程を示す断面図。
【符号の説明】
２１、３１ 半導体基板 ２２、３２ 第１
絶縁膜 ２３ 第１半導体層 ２４、３５ 第２
絶縁膜 ２５ 第２半導体層 ２６ 第３半導体
層 ２７、３６ 第３絶縁膜 ２８ 導電層 ３３ ウェル領域 ３４ エピタキシ
ャル層 ３７ａ ゲート電極 ３８ ソース／ド
レイン領域

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 トレンチが形成された半導体基板と、 前記半導体基板の全面に形成された第１絶縁膜と、 前記トレンチ内の前記第１絶縁膜上に形成された第１半
    導体層と、 前記第１半導体層の両側に対応する位置で前記第１絶縁
    膜上に形成された第２絶縁膜と、 前記第２絶縁膜上に形成された第２半導体層と、 前記第１半導体層の表面、第２半導体層の表面と側面及
    び第２絶縁膜の側面に形成された第３半導体層と、 前記トレンチの上側であって前記第３半導体層上に形成
    された第３絶縁膜と、 前記第３絶縁膜上に形成された導電層と、を備えること
    を特徴とする半導体デバイス。
  2. 【請求項２】 前記第１半導体層に接触されるボディ接
    触領域が更に形成されることを特徴とする請求項１記載
    の半導体デバイス。
  3. 【請求項３】 前記導電層の両側に位置する第２、第３
    半導体層には同じ導電型の不純物イオンがドープされる
    ことを特徴とする請求項１記載の半導体デバイス。
  4. 【請求項４】 前記導電層の下に位置する第１、第３半
    導体層には導電層の両側の第２、第３半導体層にドープ
    された不純物イオンと反対導電型の不純物イオンがドー
    プされることを特徴とする請求項１記載の半導体デバイ
    ス。
  5. 【請求項５】 半導体基板の内部に絶縁膜を形成して、
    その絶縁膜によって半導体基板を上下部半導体基板に分
    ける段階と、 チャネル領域を定めてそのチャネル領域の上部半導体基
    板と絶縁膜を選択的に除去する段階と、 下部半導体基板のチャネル領域と残された上部半導体基
    板とに第１導電型ウェル領域を形成する段階と、 下部半導体基板のチャネル領域の表面、絶縁膜の側面及
    び上部半導体基板の表面にエピタキシャル層を形成する
    段階と、 前記エピタキシャル層を形成させた基板の全面に不純物
    イオンを注入して下部半導体基板内に新たな絶縁膜を形
    成する段階と、 前記チャネル領域の上側の前記エピタキシャル層上にゲ
    ート絶縁膜を形成する段階と、 前記ゲート絶縁膜上に導電層を形成する段階と、 前記導電層の両側のエピタキシャル層及び上部半導体基
    板の第１導電型ウェル領域に第２導電型不純物領域を形
    成する段階と、を備えることを特徴とする半導体デバイ
    スの製造方法。
  6. 【請求項６】 前記エピタキシャル層は均一の厚さに形
    成することを特徴とする請求項５記載の半導体デバイス
    の製造方法。
  7. 【請求項７】 前記新たに形成させた絶縁膜のうち下部
    半導体基板の第１導電型ウェルの箇所に形成されたもの
    はその下側に、先に形成されていた絶縁膜間の下部に形
    成されるのはそれらの絶縁膜が接触するように形成する
    ことを特徴とする請求項５記載の半導体デバイスの製造
    方法。
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