JP2000341092A - クロック信号発生回路及びそのクロック周波数調整方法 - Google Patents
クロック信号発生回路及びそのクロック周波数調整方法Info
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 比較的周波数精度の低い発振回路を用いてい
ても、所望周波数のクロック信号を発生させることが出
来るクロック信号発生回路及びそのクロック周波数調整
方法を提供することを目的とする。 【解決手段】 複数の分周データが記憶されているメモ
リから分周データの各々を順次繰り返し読み出し、この
読み出された分周データと、発振回路が発生した定周波
数信号のパルス数とが一致する度に論理レベルの反転す
る信号をクロック信号として出力する。ここで、上記定
周波数信号の周波数が所望の要求周波数よりも低い場合
にはメモリに記憶されている少なくとも１の分周データ
の値を小さくし、高い場合にはメモリに記憶されている
少なくとも１の分周データの値を大きくすべき調整を施
す。
ても、所望周波数のクロック信号を発生させることが出
来るクロック信号発生回路及びそのクロック周波数調整
方法を提供することを目的とする。 【解決手段】 複数の分周データが記憶されているメモ
リから分周データの各々を順次繰り返し読み出し、この
読み出された分周データと、発振回路が発生した定周波
数信号のパルス数とが一致する度に論理レベルの反転す
る信号をクロック信号として出力する。ここで、上記定
周波数信号の周波数が所望の要求周波数よりも低い場合
にはメモリに記憶されている少なくとも１の分周データ
の値を小さくし、高い場合にはメモリに記憶されている
少なくとも１の分周データの値を大きくすべき調整を施
す。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号を発
生するクロック信号発生回路に関する。
生するクロック信号発生回路に関する。
【０００２】
【従来の技術】通信機器の如き、周波数精度の高いクロ
ック信号を必要とする装置では、そのクロック信号を発
生する為の源となる発振回路(例えば、水晶発振器)とし
て、周波数精度の高いデバイスが用いられる。しかしな
がら、このような周波数精度の高い発振回路は高価であ
る為、製品価格もそれに応じて高くなるという問題があ
った。
ック信号を必要とする装置では、そのクロック信号を発
生する為の源となる発振回路(例えば、水晶発振器)とし
て、周波数精度の高いデバイスが用いられる。しかしな
がら、このような周波数精度の高い発振回路は高価であ
る為、製品価格もそれに応じて高くなるという問題があ
った。
【０００３】
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、比較的周波数精度の
低い発振回路を用いていても、所望周波数のクロック信
号を発生させることが出来るクロック信号発生回路及び
そのクロック周波数調整方法を提供することを目的とす
る。
を解決すべくなされたものであり、比較的周波数精度の
低い発振回路を用いていても、所望周波数のクロック信
号を発生させることが出来るクロック信号発生回路及び
そのクロック周波数調整方法を提供することを目的とす
る。
【０００４】
【課題を解決するための手段】本発明によるクロック信
号発生回路は、定周波数信号の周波数を分周した周波数
のクロック信号を出力するクロック信号発生回路であっ
て、複数の分周データが記憶されているメモリと、前記
メモリに記憶されている前記分周データの各々を順次繰
り返し読み出すべく制御するメモリ制御回路と、前記定
周波数信号のパルス数を計数して計数値を得てこの計数
値が前記メモリから読み出された前記分周データと一致
した時に前記計数値を初期値にリセットする分周カウン
タと、前記メモリから読み出された前記分周データと前
記計数値とが一致する度に論理レベルが反転する信号を
生成しこれを前記クロック信号として出力する回路と、
からなる。
号発生回路は、定周波数信号の周波数を分周した周波数
のクロック信号を出力するクロック信号発生回路であっ
て、複数の分周データが記憶されているメモリと、前記
メモリに記憶されている前記分周データの各々を順次繰
り返し読み出すべく制御するメモリ制御回路と、前記定
周波数信号のパルス数を計数して計数値を得てこの計数
値が前記メモリから読み出された前記分周データと一致
した時に前記計数値を初期値にリセットする分周カウン
タと、前記メモリから読み出された前記分周データと前
記計数値とが一致する度に論理レベルが反転する信号を
生成しこれを前記クロック信号として出力する回路と、
からなる。
【０００５】又、本発明によるクロック周波数調整方法
は、前記定周波数信号の周波数が所望の要求周波数より
も低い場合には前記メモリに記憶されている少なくとも
１の前記分周データの値を小さくする一方、前記定周波
数信号の周波数が前記要求周波数よりも高い場合には前
記メモリに記憶されている少なくとも１の前記分周デー
タの値を大きくする。
は、前記定周波数信号の周波数が所望の要求周波数より
も低い場合には前記メモリに記憶されている少なくとも
１の前記分周データの値を小さくする一方、前記定周波
数信号の周波数が前記要求周波数よりも高い場合には前
記メモリに記憶されている少なくとも１の前記分周デー
タの値を大きくする。
【０００６】
【作用】本発明においては、複数の分周データが記憶さ
れているメモリから上記分周データの各々を順次繰り返
し読み出し、この読み出された分周データと、発振回路
が発生した定周波数信号のパルス数とが一致する度に論
理レベルの反転する信号をクロック信号として出力する
ようにしている。よって、上記定周波数信号の周波数が
所望の要求周波数よりも低い場合にはメモリに記憶され
ている少なくとも１の分周データの値を小さくし、高い
場合にはメモリに記憶されている少なくとも１の分周デ
ータの値を大きくすべき調整を行えば、上記発振回路の
周波数精度が低くても、要求精度を満たした所望周波数
のクロック信号を発生させることが出来る。
れているメモリから上記分周データの各々を順次繰り返
し読み出し、この読み出された分周データと、発振回路
が発生した定周波数信号のパルス数とが一致する度に論
理レベルの反転する信号をクロック信号として出力する
ようにしている。よって、上記定周波数信号の周波数が
所望の要求周波数よりも低い場合にはメモリに記憶され
ている少なくとも１の分周データの値を小さくし、高い
場合にはメモリに記憶されている少なくとも１の分周デ
ータの値を大きくすべき調整を行えば、上記発振回路の
周波数精度が低くても、要求精度を満たした所望周波数
のクロック信号を発生させることが出来る。
【０００７】
【発明の実施の形態】図１は、本発明によるクロック信
号発生回路の構成を示す図である。図１において、ＰＬ
Ｌ(phase locked loop）回路１は、発振回路としての水
晶発振器２が発生した所定の定周波数を有する定周波数
信号の周波数を逓倍したクロック信号ＣＬＫを生成して
これを出力する。
号発生回路の構成を示す図である。図１において、ＰＬ
Ｌ(phase locked loop）回路１は、発振回路としての水
晶発振器２が発生した所定の定周波数を有する定周波数
信号の周波数を逓倍したクロック信号ＣＬＫを生成して
これを出力する。
【０００８】分周回路３は、かかるクロック信号ＣＬＫ
の周波数を１／Ｎに分周したクロック信号を出力クロッ
ク信号として出力する。尚、分周回路３は、出力すべき
上記出力クロック信号の周波数を、後述する各種分周設
定信号に応じて微調整可能な構成となっている。図２
は、かかる分周回路３の内部構成を示す図である。
の周波数を１／Ｎに分周したクロック信号を出力クロッ
ク信号として出力する。尚、分周回路３は、出力すべき
上記出力クロック信号の周波数を、後述する各種分周設
定信号に応じて微調整可能な構成となっている。図２
は、かかる分周回路３の内部構成を示す図である。
【０００９】図２において、分周カウンタ３１は、上記
クロック信号ＣＬＫのパルス数を計数して得たカウント
値を比較器２１に供給する。尚、分周カウンタ３１は、
かかる比較器２１から、比較一致を示す例えば論理レベ
ル"１"の比較結果信号ＣＭＰが供給されたときには、ク
ロック信号ＣＬＫのエッジタイミングでそのカウント値
を"０"にリセットする。アドレスカウンタ３３は、かか
る比較器２１から、比較一致を示す論理レベル"１"の比
較結果信号ＣＭＰが供給される度にそのカウント値を"
１"だけカウントアップする。アドレスカウンタ３３
は、そのカウント値が"ｎ−１"に到達したら、次のカウ
ントアップ動作にてカウント値を初期値、例えば"０"に
戻し、そこから再びカウントを続ける。セレクタ３４
は、論理レベル"０"の分周設定イネーブル信号が供給さ
れた場合は上記アドレスカウンタ３３のカウント値をメ
モリアドレスＡＤとしてメモリ３５に供給する一方、論
理レベル"１"の分周設定イネーブル信号が供給された場
合には、外部供給された分周設定アドレスを上記メモリ
アドレスＡＤとしてメモリ３５に供給する。メモリ３５
は、分周データ書込信号に応じて、上記メモリアドレス
ＡＤにて示される番地に上記分周データを書き込む。更
に、メモリ３５は、上記メモリアドレスＡＤにて示され
る番地に記憶されている分周データを読み出してこれを
比較器３２に供給する。尚、メモリ３５は、電源ＯＦＦ
時においてもその記憶内容が保持される不揮発性のメモ
リである。比較器３２は、上記メモリ３５から読み出さ
れた分周データと、上記分周カウンタ３１のカウント値
とを比較して、両者が一致した場合には論理レベル"
１"、不一致である場合には論理レベル"０"の比較結果
信号ＣＭＰを発生し、これを上記分周カウンタ３１、上
記アドレスカウンタ３３、及びイネーブルラッチ３６の
各々に供給する。イネーブルラッチ３６及びインバータ
３７は、論理レベル"１"の比較結果信号ＣＭＰが供給さ
れる度に、クロック信号ＣＬＫのエッジタイミングにて
その論理レベルが反転する信号を生成し、これを出力ク
ロック信号として出力する。
クロック信号ＣＬＫのパルス数を計数して得たカウント
値を比較器２１に供給する。尚、分周カウンタ３１は、
かかる比較器２１から、比較一致を示す例えば論理レベ
ル"１"の比較結果信号ＣＭＰが供給されたときには、ク
ロック信号ＣＬＫのエッジタイミングでそのカウント値
を"０"にリセットする。アドレスカウンタ３３は、かか
る比較器２１から、比較一致を示す論理レベル"１"の比
較結果信号ＣＭＰが供給される度にそのカウント値を"
１"だけカウントアップする。アドレスカウンタ３３
は、そのカウント値が"ｎ−１"に到達したら、次のカウ
ントアップ動作にてカウント値を初期値、例えば"０"に
戻し、そこから再びカウントを続ける。セレクタ３４
は、論理レベル"０"の分周設定イネーブル信号が供給さ
れた場合は上記アドレスカウンタ３３のカウント値をメ
モリアドレスＡＤとしてメモリ３５に供給する一方、論
理レベル"１"の分周設定イネーブル信号が供給された場
合には、外部供給された分周設定アドレスを上記メモリ
アドレスＡＤとしてメモリ３５に供給する。メモリ３５
は、分周データ書込信号に応じて、上記メモリアドレス
ＡＤにて示される番地に上記分周データを書き込む。更
に、メモリ３５は、上記メモリアドレスＡＤにて示され
る番地に記憶されている分周データを読み出してこれを
比較器３２に供給する。尚、メモリ３５は、電源ＯＦＦ
時においてもその記憶内容が保持される不揮発性のメモ
リである。比較器３２は、上記メモリ３５から読み出さ
れた分周データと、上記分周カウンタ３１のカウント値
とを比較して、両者が一致した場合には論理レベル"
１"、不一致である場合には論理レベル"０"の比較結果
信号ＣＭＰを発生し、これを上記分周カウンタ３１、上
記アドレスカウンタ３３、及びイネーブルラッチ３６の
各々に供給する。イネーブルラッチ３６及びインバータ
３７は、論理レベル"１"の比較結果信号ＣＭＰが供給さ
れる度に、クロック信号ＣＬＫのエッジタイミングにて
その論理レベルが反転する信号を生成し、これを出力ク
ロック信号として出力する。
【００１０】尚、図１及び図２に示されるクロック信号
発生回路では、所望周波数の出力クロック信号を発生さ
せるべく、予め、分周回路３におけるクロック分周数を
任意の数に初期設定しておく。例えば、上記クロック信
号ＣＬＫとして要求される要求周波数ｆPの1/6の周波
数、すなわち(1/6)・ｆPなる周波数の出力クロック信号
を発生させたい場合には、図３に示されるが如く、メモ
リ３５の番地０〜番地３各々に、クロック分周数"６"を
決定する分周データとして"２"を書き込んでおくのであ
る。
発生回路では、所望周波数の出力クロック信号を発生さ
せるべく、予め、分周回路３におけるクロック分周数を
任意の数に初期設定しておく。例えば、上記クロック信
号ＣＬＫとして要求される要求周波数ｆPの1/6の周波
数、すなわち(1/6)・ｆPなる周波数の出力クロック信号
を発生させたい場合には、図３に示されるが如く、メモ
リ３５の番地０〜番地３各々に、クロック分周数"６"を
決定する分周データとして"２"を書き込んでおくのであ
る。
【００１１】かかる初期設定が終了したら、次に、クロ
ック信号発生回路に対してクロック周波数の微調整を行
う。尚、かかる微調整は、例えば、工場出荷時における
検査・調整工程において実施する。図４は、かかる微調
整を実施する際のシステム構成の一例を示す図である。
図４に示されるように、図１及び図２に示されるが如き
内部構成を有するクロック信号発生回路１００に、本発
明によるクロック周波数調整方法に従ってクロック周波
数の調整を行うクロック周波数調整装置２００が接続さ
れる。
ック信号発生回路に対してクロック周波数の微調整を行
う。尚、かかる微調整は、例えば、工場出荷時における
検査・調整工程において実施する。図４は、かかる微調
整を実施する際のシステム構成の一例を示す図である。
図４に示されるように、図１及び図２に示されるが如き
内部構成を有するクロック信号発生回路１００に、本発
明によるクロック周波数調整方法に従ってクロック周波
数の調整を行うクロック周波数調整装置２００が接続さ
れる。
【００１２】先ず、クロック周波数調整装置２００は、
論理レベル"１"の分周設定イネーブル信号をクロック信
号発生回路１００に供給する。これにより、クロック信
号発生回路１００のセレクタ３４は、クロック周波数調
整装置２００から供給された分周設定アドレスをメモリ
アドレスＡＤとしてメモリ３５に供給することになる。
論理レベル"１"の分周設定イネーブル信号をクロック信
号発生回路１００に供給する。これにより、クロック信
号発生回路１００のセレクタ３４は、クロック周波数調
整装置２００から供給された分周設定アドレスをメモリ
アドレスＡＤとしてメモリ３５に供給することになる。
【００１３】次に、クロック周波数調整装置２００は、
クロック信号発生回路１００のＰＬＬ回路１から出力さ
れたクロック信号ＣＬＫを取り込んで、その周波数を測
定する。この際、測定されたクロック信号ＣＬＫの周波
数が要求周波数ｆPと略一致した場合には、周波数の調
整をする必要が無いので、クロック周波数調整装置２０
０は、その動作を終了する。
クロック信号発生回路１００のＰＬＬ回路１から出力さ
れたクロック信号ＣＬＫを取り込んで、その周波数を測
定する。この際、測定されたクロック信号ＣＬＫの周波
数が要求周波数ｆPと略一致した場合には、周波数の調
整をする必要が無いので、クロック周波数調整装置２０
０は、その動作を終了する。
【００１４】一方、測定されたクロック信号ＣＬＫの周
波数が要求周波数ｆPよりも低い、例えば要求周波数ｆP
の１１／１２である場合には、クロック周波数調整装置
２００は、図５に示されるが如くメモリ３５の番地３に
記憶されている分周データのみを"１"に書き換えるべ
く、分周データ、分周設定アドレス及び分周データ書込
信号各々を分周回路３に供給する。すなわち、メモリ３
５に記憶されている分周データの値を"２"から"１"に減
少させるのである。
波数が要求周波数ｆPよりも低い、例えば要求周波数ｆP
の１１／１２である場合には、クロック周波数調整装置
２００は、図５に示されるが如くメモリ３５の番地３に
記憶されている分周データのみを"１"に書き換えるべ
く、分周データ、分周設定アドレス及び分周データ書込
信号各々を分周回路３に供給する。すなわち、メモリ３
５に記憶されている分周データの値を"２"から"１"に減
少させるのである。
【００１５】又、測定されたクロック信号ＣＬＫの周波
数が要求周波数ｆPよりも高い、例えば要求周波数ｆPの
１３／１２である場合には、クロック周波数調整装置２
００は、図６に示されるが如くメモリ３５の番地３に記
憶されている分周データのみを"３"に書き換えるべく、
分周データ、分周設定アドレス及び分周データ書込信号
各々を分周回路３に供給する。すなわち、メモリ３５に
記憶されている分周データの値を"２"から"３"に増大さ
せるのである。
数が要求周波数ｆPよりも高い、例えば要求周波数ｆPの
１３／１２である場合には、クロック周波数調整装置２
００は、図６に示されるが如くメモリ３５の番地３に記
憶されている分周データのみを"３"に書き換えるべく、
分周データ、分周設定アドレス及び分周データ書込信号
各々を分周回路３に供給する。すなわち、メモリ３５に
記憶されている分周データの値を"２"から"３"に増大さ
せるのである。
【００１６】上述した如きクロック周波数の微調整が終
了すると、クロック周波数調整装置２００がはずされ、
分周回路３のセレクタ３４には論理レベル"０"の分周設
定イネーブル信号が固定供給される。つまり、セレクタ
３４は、アドレスカウンタ３３のカウント値をメモリア
ドレスＡＤとしてメモリ３５に供給するようになるので
ある。
了すると、クロック周波数調整装置２００がはずされ、
分周回路３のセレクタ３４には論理レベル"０"の分周設
定イネーブル信号が固定供給される。つまり、セレクタ
３４は、アドレスカウンタ３３のカウント値をメモリア
ドレスＡＤとしてメモリ３５に供給するようになるので
ある。
【００１７】以下に、かかるクロック周波数の微調整が
為されたクロック信号発生回路の動作について説明す
る。尚、アドレスカウンタ３３は、"０"〜"３"を循環し
てカウントする４進カウンタであるとする。図７は、水
晶発振器２及びＰＬＬ回路１にて生成されたクロック信
号ＣＬＫの周波数が要求周波数ｆPと略一致している場
合での分周回路３の内部動作タイミングを示す図であ
る。
為されたクロック信号発生回路の動作について説明す
る。尚、アドレスカウンタ３３は、"０"〜"３"を循環し
てカウントする４進カウンタであるとする。図７は、水
晶発振器２及びＰＬＬ回路１にて生成されたクロック信
号ＣＬＫの周波数が要求周波数ｆPと略一致している場
合での分周回路３の内部動作タイミングを示す図であ
る。
【００１８】クロック信号ＣＬＫの周波数が要求周波数
ｆPと略一致している場合には、図３に示される形態に
てメモリ３５内に分周データが書き込まれているので、
図７に示されるように、メモリ３５から読み出される分
周データは常に"２"である。よって、比較器３２は、分
周カウンタ３１のカウント値が"２"に到達する度に論理
レベル"０"から"１"へと推移する比較結果信号ＣＭＰを
図７に示されるように出力する。従って、イネーブルラ
ッチ３６は、図７に示されるように、その２周期分の長
さがクロック信号ＣＬＫの１２パルス分、つまり１周期
の長さがクロック信号ＣＬＫの６パルス分となる出力ク
ロック信号を出力することになる。
ｆPと略一致している場合には、図３に示される形態に
てメモリ３５内に分周データが書き込まれているので、
図７に示されるように、メモリ３５から読み出される分
周データは常に"２"である。よって、比較器３２は、分
周カウンタ３１のカウント値が"２"に到達する度に論理
レベル"０"から"１"へと推移する比較結果信号ＣＭＰを
図７に示されるように出力する。従って、イネーブルラ
ッチ３６は、図７に示されるように、その２周期分の長
さがクロック信号ＣＬＫの１２パルス分、つまり１周期
の長さがクロック信号ＣＬＫの６パルス分となる出力ク
ロック信号を出力することになる。
【００１９】このように、クロック信号ＣＬＫの周波数
が要求周波数ｆPと略一致している場合には、このクロ
ック信号ＣＬＫをそのまま６分周すれば、(1/6)・ｆPな
る周波数の出力クロック信号を発生させることが出来
る。一方、図８は、上記クロック信号ＣＬＫの周波数が
要求周波数ｆPの11/12、すなわち、(ｆP・11/12)である
場合における分周回路３の内部動作タイミングを示す図
である。
が要求周波数ｆPと略一致している場合には、このクロ
ック信号ＣＬＫをそのまま６分周すれば、(1/6)・ｆPな
る周波数の出力クロック信号を発生させることが出来
る。一方、図８は、上記クロック信号ＣＬＫの周波数が
要求周波数ｆPの11/12、すなわち、(ｆP・11/12)である
場合における分周回路３の内部動作タイミングを示す図
である。
【００２０】この際、メモリ３５内には図５に示される
形態にて分周データが書き込まれているので、このメモ
リ３５から読み出される分周データは、図８に示される
ように、アドレスカウンタ３３のカウント値(メモリア
ドレスＡＤ)が"０"〜"２"である場合は"２"、そのカウ
ント値が"３"である場合には"１"となる。よって、比較
器３２は、メモリ３５から読み出される分周データが"
２"である期間中は、分周カウンタ３１のカウント値が"
２"に到達する度に論理レベル"０"から"１"へと推移す
る比較結果信号ＣＭＰを出力する。ところが、メモリ３
５から読み出された分周データが"１"である期間中は、
比較結果信号ＣＭＰは、図８に示されるが如く分周カウ
ンタ３１のカウント値が"１"に到達した時点で論理レベ
ル"０"から"１"へと推移する。従って、イネーブルラッ
チ３６は、図８に示されるように、その２周期分の長さ
がクロック信号ＣＬＫの１１パルス分となる出力クロッ
ク信号を生成することになる。この際、クロック信号Ｃ
ＬＫの周波数は、その要求周波数ｆPよりも低い周波数
(ｆP・11/12)なので、出力クロック信号の１周期の平均
長ＴAは、 ＴA＝｛１／(ｆP・11/12)｝・(11/2) ＝ １／(ｆP・1/6) となり、その周波数は、(1/6)・ｆPとなる。
形態にて分周データが書き込まれているので、このメモ
リ３５から読み出される分周データは、図８に示される
ように、アドレスカウンタ３３のカウント値(メモリア
ドレスＡＤ)が"０"〜"２"である場合は"２"、そのカウ
ント値が"３"である場合には"１"となる。よって、比較
器３２は、メモリ３５から読み出される分周データが"
２"である期間中は、分周カウンタ３１のカウント値が"
２"に到達する度に論理レベル"０"から"１"へと推移す
る比較結果信号ＣＭＰを出力する。ところが、メモリ３
５から読み出された分周データが"１"である期間中は、
比較結果信号ＣＭＰは、図８に示されるが如く分周カウ
ンタ３１のカウント値が"１"に到達した時点で論理レベ
ル"０"から"１"へと推移する。従って、イネーブルラッ
チ３６は、図８に示されるように、その２周期分の長さ
がクロック信号ＣＬＫの１１パルス分となる出力クロッ
ク信号を生成することになる。この際、クロック信号Ｃ
ＬＫの周波数は、その要求周波数ｆPよりも低い周波数
(ｆP・11/12)なので、出力クロック信号の１周期の平均
長ＴAは、 ＴA＝｛１／(ｆP・11/12)｝・(11/2) ＝ １／(ｆP・1/6) となり、その周波数は、(1/6)・ｆPとなる。
【００２１】よって、例え、クロック信号ＣＬＫの周波
数が要求周波数ｆPよりも低い周波数(ｆP・11/12)であっ
ても、(1/6)・ｆPなる周波数を有する出力クロック信号
を得ることが出来るのである。又、図９は、上記クロッ
ク信号ＣＬＫの周波数が要求周波数ｆPの13/12、すなわ
ち、(ｆP・13/12)である場合における分周回路３の内部
動作タイミングを示す図である。
数が要求周波数ｆPよりも低い周波数(ｆP・11/12)であっ
ても、(1/6)・ｆPなる周波数を有する出力クロック信号
を得ることが出来るのである。又、図９は、上記クロッ
ク信号ＣＬＫの周波数が要求周波数ｆPの13/12、すなわ
ち、(ｆP・13/12)である場合における分周回路３の内部
動作タイミングを示す図である。
【００２２】この際、メモリ３５内には図６に示される
形態にて分周データが書き込まれているので、このメモ
リ３５から読み出される分周データは、図９に示される
が如くアドレスカウンタ３３のカウント値(メモリアド
レスＡＤ)が"０"〜"２"である場合は"２"、そのカウン
ト値が"３"である場合には"３"となる。よって、比較器
３２は、メモリ３５から読み出される分周データが"２"
である期間中は、図９に示されるように、分周カウンタ
３１のカウント値が"２"に到達する度に論理レベル"０"
から"１"へと推移する比較結果信号ＣＭＰを出力する。
ところが、メモリ３５から読み出された分周データが"
３"である期間中は、図９に示されるように、分周カウ
ンタ３１のカウント値が"３"に到達するまで論理レベ
ル"０"から"１"へと推移しない。従って、イネーブルラ
ッチ３６は、図９に示されるように、その２周期分の長
さがクロック信号ＣＬＫの１３パルス分となる出力クロ
ック信号を生成することになる。この際、クロック信号
ＣＬＫの周波数は、その要求周波数ｆPよりも高い周波
数(ｆP・13/12)なので、出力クロック信号の１周期の平
均長ＴAは、 ＴA＝｛１／(ｆP・13/12)｝・(13/2) ＝１／(ｆP・1/6) となり、その周波数は、(1/6)・ｆPとなる。
形態にて分周データが書き込まれているので、このメモ
リ３５から読み出される分周データは、図９に示される
が如くアドレスカウンタ３３のカウント値(メモリアド
レスＡＤ)が"０"〜"２"である場合は"２"、そのカウン
ト値が"３"である場合には"３"となる。よって、比較器
３２は、メモリ３５から読み出される分周データが"２"
である期間中は、図９に示されるように、分周カウンタ
３１のカウント値が"２"に到達する度に論理レベル"０"
から"１"へと推移する比較結果信号ＣＭＰを出力する。
ところが、メモリ３５から読み出された分周データが"
３"である期間中は、図９に示されるように、分周カウ
ンタ３１のカウント値が"３"に到達するまで論理レベ
ル"０"から"１"へと推移しない。従って、イネーブルラ
ッチ３６は、図９に示されるように、その２周期分の長
さがクロック信号ＣＬＫの１３パルス分となる出力クロ
ック信号を生成することになる。この際、クロック信号
ＣＬＫの周波数は、その要求周波数ｆPよりも高い周波
数(ｆP・13/12)なので、出力クロック信号の１周期の平
均長ＴAは、 ＴA＝｛１／(ｆP・13/12)｝・(13/2) ＝１／(ｆP・1/6) となり、その周波数は、(1/6)・ｆPとなる。
【００２３】よって、例え、クロック信号ＣＬＫの周波
数が要求周波数ｆPよりも高い周波数(ｆP・13/12)であっ
ても、(1/6)・ｆPなる周波数を有する出力クロック信号
を得ることが出来るのである。以上の如く、本発明によ
れば、発振回路の精度が低い為に、この発振回路が発生
する定周波数信号の周波数が要求周波数に対してズレて
いても、かかる定周波数信号に基づいて所望周波数のク
ロック信号を発生させることが可能となる。
数が要求周波数ｆPよりも高い周波数(ｆP・13/12)であっ
ても、(1/6)・ｆPなる周波数を有する出力クロック信号
を得ることが出来るのである。以上の如く、本発明によ
れば、発振回路の精度が低い為に、この発振回路が発生
する定周波数信号の周波数が要求周波数に対してズレて
いても、かかる定周波数信号に基づいて所望周波数のク
ロック信号を発生させることが可能となる。
【００２４】尚、上記実施例においては、アドレスカウ
ンタ３３を４進カウンタとして、メモリ３５の番地０〜
３に分周データを記憶させるようにしているが、かかる
構成に限定されるものではない。要するに、アドレスカ
ウンタを用いて、メモリ３５の番地０〜番地(ｎ−１)の
各々に分周データを記憶するようにすれば良いのであ
る。この際、分周データを記憶すべく用意されるメモリ
３５の番地の数、並びに、その番地各々に記憶する分周
データを適切に設定すれば、発振回路の周波数精度に拘
わらず、この発振回路が発生した定周波数信号に基づい
て様々な周波数のクロック信号を生成することが可能に
なる。
ンタ３３を４進カウンタとして、メモリ３５の番地０〜
３に分周データを記憶させるようにしているが、かかる
構成に限定されるものではない。要するに、アドレスカ
ウンタを用いて、メモリ３５の番地０〜番地(ｎ−１)の
各々に分周データを記憶するようにすれば良いのであ
る。この際、分周データを記憶すべく用意されるメモリ
３５の番地の数、並びに、その番地各々に記憶する分周
データを適切に設定すれば、発振回路の周波数精度に拘
わらず、この発振回路が発生した定周波数信号に基づい
て様々な周波数のクロック信号を生成することが可能に
なる。
【００２５】又、上記実施例においては、メモリ３５の
番地３に記憶されている分周データのみを増大又は減少
させるようにしているが、クロック信号ＣＬＫの精度に
応じて複数の分周データの値を増大又は減少させるよう
にしても良い。要するに、クロック信号ＣＬＫの周波数
が所望の要求周波数ｆPよりも低い場合にはメモリ３５
に記憶されている少なくとも１の分周データの値を小さ
くし、クロック信号ＣＬＫの周波数が要求周波数ｆPよ
りも高い場合には、メモリ３５に記憶されている少なく
とも１の分周データの値を大きくすれば良いのである。
番地３に記憶されている分周データのみを増大又は減少
させるようにしているが、クロック信号ＣＬＫの精度に
応じて複数の分周データの値を増大又は減少させるよう
にしても良い。要するに、クロック信号ＣＬＫの周波数
が所望の要求周波数ｆPよりも低い場合にはメモリ３５
に記憶されている少なくとも１の分周データの値を小さ
くし、クロック信号ＣＬＫの周波数が要求周波数ｆPよ
りも高い場合には、メモリ３５に記憶されている少なく
とも１の分周データの値を大きくすれば良いのである。
【００２６】又、上記実施例においては、クロック周波
数の微調整を、工場出荷時での検査・調整行程において
のみで実施するようにしているが、通常の動作時におい
て定期的に実施するようにしても構わない。図１０は、
かかる点に鑑みて為されたネットワークシステムの構成
を示す図である。
数の微調整を、工場出荷時での検査・調整行程において
のみで実施するようにしているが、通常の動作時におい
て定期的に実施するようにしても構わない。図１０は、
かかる点に鑑みて為されたネットワークシステムの構成
を示す図である。
【００２７】図１０において、インターネット又はＬＡ
Ｎ(local area network)等からなるネットワーク２００
上には、標準時刻を提供する時計サーバ３００、並び
に、上記図１及び図２に示される内部構成を有するクロ
ック信号発生回路１００を搭載した端末装置４００が接
続されている。端末装置４００には、上記クロック信号
発生回路１００で発生した出力クロック信号に基づいて
時刻の計時を行う時計回路１０１、各種端末機能を実施
させる為の入出力装置１０２、及び上記ネットワーク２
００との双方向通信を確立するインターフェース回路１
０３が設けられている。更に、かかる端末装置４００に
は、ＲＯＭ１０４に記憶されているソフトウェアに従っ
て上記クロック信号発生回路１００、時計回路１０１、
入出力装置１０２及び接続インターフェース回路１０３
各々を制御するＣＰＵ１０５が設けられている。
Ｎ(local area network)等からなるネットワーク２００
上には、標準時刻を提供する時計サーバ３００、並び
に、上記図１及び図２に示される内部構成を有するクロ
ック信号発生回路１００を搭載した端末装置４００が接
続されている。端末装置４００には、上記クロック信号
発生回路１００で発生した出力クロック信号に基づいて
時刻の計時を行う時計回路１０１、各種端末機能を実施
させる為の入出力装置１０２、及び上記ネットワーク２
００との双方向通信を確立するインターフェース回路１
０３が設けられている。更に、かかる端末装置４００に
は、ＲＯＭ１０４に記憶されているソフトウェアに従っ
て上記クロック信号発生回路１００、時計回路１０１、
入出力装置１０２及び接続インターフェース回路１０３
各々を制御するＣＰＵ１０５が設けられている。
【００２８】端末装置４００は、上記時計回路１０１に
て計時された時刻を絶対時間として用いることにより、
各種の情報管理を行うようにしている。この際、端末装
置４００では、上記時計回路１０１自体の計時の"遅れ"
又は"進み"具合を定期的に微調整する。図１１は、かか
る微調整を行うべく、ＲＯＭ１０４に記憶されているソ
フトウェアに従ってＣＰＵ１０５が実行する時計調整サ
ブルーチンを示す図である。
て計時された時刻を絶対時間として用いることにより、
各種の情報管理を行うようにしている。この際、端末装
置４００では、上記時計回路１０１自体の計時の"遅れ"
又は"進み"具合を定期的に微調整する。図１１は、かか
る微調整を行うべく、ＲＯＭ１０４に記憶されているソ
フトウェアに従ってＣＰＵ１０５が実行する時計調整サ
ブルーチンを示す図である。
【００２９】図１１において、先ず、ＣＰＵ１０５は、
ネットワーク２００にアクセスを行うことにより時計サ
ーバ３００から標準時刻の提供を受け、これを内蔵レジ
スタＸ(図示せぬ)に記憶させる(ステップＳ１)。次に、
ＣＰＵ１０５は、時計回路１０１が計時した時刻を取り
込み、これを内蔵レジスタＹ(図示せぬ)に記憶させる
(ステップＳ２)。次に、ＣＰＵ１０５は、これら内蔵レ
ジスタＸ及びＹ各々に記憶されている時刻が互いに同一
であるか否かの判定を行う(ステップＳ３)。ステップＳ
３において、両者が同一時刻ではないと判定されると、
ＣＰＵ１０５は、メモリ３５の例えば番地３に記憶され
ている分周データを読み出し、これを内蔵レジスタＺ
(図示せぬ)に記憶させる(ステップＳ４)。次に、ＣＰＵ
１０５は、内蔵レジスタＸに記憶されている時刻が、内
蔵レジスタＹに記憶されている時刻よりも大であるか否
かの判定を行う(ステップＳ５)。すなわち、ステップＳ
５では、時計サーバ３００から提供された標準時刻に対
して時計回路１０１の計時時刻が遅れているか否かの判
定が為されるのである。
ネットワーク２００にアクセスを行うことにより時計サ
ーバ３００から標準時刻の提供を受け、これを内蔵レジ
スタＸ(図示せぬ)に記憶させる(ステップＳ１)。次に、
ＣＰＵ１０５は、時計回路１０１が計時した時刻を取り
込み、これを内蔵レジスタＹ(図示せぬ)に記憶させる
(ステップＳ２)。次に、ＣＰＵ１０５は、これら内蔵レ
ジスタＸ及びＹ各々に記憶されている時刻が互いに同一
であるか否かの判定を行う(ステップＳ３)。ステップＳ
３において、両者が同一時刻ではないと判定されると、
ＣＰＵ１０５は、メモリ３５の例えば番地３に記憶され
ている分周データを読み出し、これを内蔵レジスタＺ
(図示せぬ)に記憶させる(ステップＳ４)。次に、ＣＰＵ
１０５は、内蔵レジスタＸに記憶されている時刻が、内
蔵レジスタＹに記憶されている時刻よりも大であるか否
かの判定を行う(ステップＳ５)。すなわち、ステップＳ
５では、時計サーバ３００から提供された標準時刻に対
して時計回路１０１の計時時刻が遅れているか否かの判
定が為されるのである。
【００３０】かかるステップＳ５において、内蔵レジス
タＸに記憶されている時刻の方が大である、すなわち、
時計サーバ３００から提供された標準時刻に対して時計
回路１０１の計時時刻が遅れていると判定された場合、
ＣＰＵ１０５は、内蔵レジスタＺに記憶されている分周
データの値から１を減算した値を、この内蔵レジスタＺ
に上書きする(ステップＳ６)。
タＸに記憶されている時刻の方が大である、すなわち、
時計サーバ３００から提供された標準時刻に対して時計
回路１０１の計時時刻が遅れていると判定された場合、
ＣＰＵ１０５は、内蔵レジスタＺに記憶されている分周
データの値から１を減算した値を、この内蔵レジスタＺ
に上書きする(ステップＳ６)。
【００３１】一方、上記ステップＳ５において、内蔵レ
ジスタＸに記憶されている時刻の方が小である、すなわ
ち、時計サーバ３００から提供された標準時刻に対して
時計回路１０１の計時時刻が進んでいると判定された場
合、ＣＰＵ１０５は、上記内蔵レジスタＺに記憶されて
いる分周データの値に１を加算した値を、この内蔵レジ
スタＺに上書きする(ステップＳ７)。
ジスタＸに記憶されている時刻の方が小である、すなわ
ち、時計サーバ３００から提供された標準時刻に対して
時計回路１０１の計時時刻が進んでいると判定された場
合、ＣＰＵ１０５は、上記内蔵レジスタＺに記憶されて
いる分周データの値に１を加算した値を、この内蔵レジ
スタＺに上書きする(ステップＳ７)。
【００３２】上記ステップＳ６又はＳ７の実行後、ＣＰ
Ｕ１０５は、上記内蔵レジスタＺに記憶されている内容
を新たな分周データとして、上記ステップＳ４にて読み
出しを行ったメモリ３５の番地(例えば、メモリ３５の
番地３)に上書きする(ステップＳ８)。このように、時
計回路１０１の計時時刻が標準時刻に対して進んでいる
場合には、上記ステップＳ７及びＳ８の実行により、メ
モリ３５に記憶されている分周データの値を増加させて
いる。これにより、クロック信号発生回路１００が発生
する出力クロック信号の周波数は低くなり、結果とし
て、時計回路１０１での"計時進み"が補正されるのであ
る。
Ｕ１０５は、上記内蔵レジスタＺに記憶されている内容
を新たな分周データとして、上記ステップＳ４にて読み
出しを行ったメモリ３５の番地(例えば、メモリ３５の
番地３)に上書きする(ステップＳ８)。このように、時
計回路１０１の計時時刻が標準時刻に対して進んでいる
場合には、上記ステップＳ７及びＳ８の実行により、メ
モリ３５に記憶されている分周データの値を増加させて
いる。これにより、クロック信号発生回路１００が発生
する出力クロック信号の周波数は低くなり、結果とし
て、時計回路１０１での"計時進み"が補正されるのであ
る。
【００３３】一方、時計回路１０１の計時時刻が標準時
刻に対して遅れている場合には、上記ステップＳ６及び
Ｓ８の実行により、メモリ３５に記憶されている分周デ
ータの値を減少させている。これにより、クロック信号
発生回路１００が発生する出力クロック信号の周波数が
高くなり、結果として時計回路１０１の"計時遅れ"が補
正されるのである。
刻に対して遅れている場合には、上記ステップＳ６及び
Ｓ８の実行により、メモリ３５に記憶されている分周デ
ータの値を減少させている。これにより、クロック信号
発生回路１００が発生する出力クロック信号の周波数が
高くなり、結果として時計回路１０１の"計時遅れ"が補
正されるのである。
【００３４】上記ステップＳ８の実行後、又は、上記ス
テップＳ３において内蔵レジスタＸ及びＹ各々に記憶さ
れている時刻が互いに同一であると判定された場合、Ｃ
ＰＵ１０５は、この時計調整サブルーチンを抜けて、端
末装置の主動作を制御するメインフローの実行に戻る。
図１１に示される時計調整サブルーチンは、上記メイン
フローの実行中において所定時間経過毎に定期的に実施
される。
テップＳ３において内蔵レジスタＸ及びＹ各々に記憶さ
れている時刻が互いに同一であると判定された場合、Ｃ
ＰＵ１０５は、この時計調整サブルーチンを抜けて、端
末装置の主動作を制御するメインフローの実行に戻る。
図１１に示される時計調整サブルーチンは、上記メイン
フローの実行中において所定時間経過毎に定期的に実施
される。
【００３５】よって、例え、クロック信号発生回路１０
０に搭載されている発振回路(水晶発振器２)の周波数精
度が低いものであっても、このクロック信号発生回路１
００から出力される出力クロック信号の周波数精度は高
くなり、それ故に、時計回路１０１からは正確な時刻計
時が為されるようになる。尚、上記実施例においては、
分周回路３のメモリ３５として不揮発性メモリを用いる
ようにしているが、本発明によるクロック信号発生回路
を搭載する装置によっては、必ずしも不揮発性メモリを
使用する必要はない。要するに、電源がＯＮ状態になる
度に、図３に示されるが如き初期設定、並びに図５又は
図６に示されるが如き微調整を実施するような装置に搭
載するならば、メモリ３５をレジスタ等で代用しても構
わないのである。
０に搭載されている発振回路(水晶発振器２)の周波数精
度が低いものであっても、このクロック信号発生回路１
００から出力される出力クロック信号の周波数精度は高
くなり、それ故に、時計回路１０１からは正確な時刻計
時が為されるようになる。尚、上記実施例においては、
分周回路３のメモリ３５として不揮発性メモリを用いる
ようにしているが、本発明によるクロック信号発生回路
を搭載する装置によっては、必ずしも不揮発性メモリを
使用する必要はない。要するに、電源がＯＮ状態になる
度に、図３に示されるが如き初期設定、並びに図５又は
図６に示されるが如き微調整を実施するような装置に搭
載するならば、メモリ３５をレジスタ等で代用しても構
わないのである。
【００３６】
【発明の効果】以上、詳述したように本発明によるクロ
ック信号発生回路は、定周波数信号の周波数を分周した
周波数のクロック信号を出力するクロック信号発生回路
であって、複数の分周データが記憶されているメモリ
と、かかるメモリに記憶されている分周データの各々を
順次繰り返し読み出すべく制御するメモリ制御回路と、
上記定周波数信号のパルス数を計数して計数値を得てこ
の計数値が上記メモリから読み出された分周データと一
致したらその計数値を初期値にリセットする分周カウン
タと、上記メモリから読み出された分周データと上記計
数値とが一致する度に論理レベルが反転する信号をクロ
ック信号として出力する回路と、からなる構成となって
いる。
ック信号発生回路は、定周波数信号の周波数を分周した
周波数のクロック信号を出力するクロック信号発生回路
であって、複数の分周データが記憶されているメモリ
と、かかるメモリに記憶されている分周データの各々を
順次繰り返し読み出すべく制御するメモリ制御回路と、
上記定周波数信号のパルス数を計数して計数値を得てこ
の計数値が上記メモリから読み出された分周データと一
致したらその計数値を初期値にリセットする分周カウン
タと、上記メモリから読み出された分周データと上記計
数値とが一致する度に論理レベルが反転する信号をクロ
ック信号として出力する回路と、からなる構成となって
いる。
【００３７】従って、上記定周波数信号が所望の要求周
波数よりも低い場合には上記メモリに記憶されている少
なくとも１の分周データの値を小さくし、かかる要求周
波数よりも高い場合にはメモリに記憶されている少なく
とも１の分周データの値を大きくすべき調整を行えば、
例え、上記定周波数信号を発生する発振回路として周波
数精度の低いものが用いられていても、要求精度を満た
した所望周波数のクロック信号を発生させることが出来
る。
波数よりも低い場合には上記メモリに記憶されている少
なくとも１の分周データの値を小さくし、かかる要求周
波数よりも高い場合にはメモリに記憶されている少なく
とも１の分周データの値を大きくすべき調整を行えば、
例え、上記定周波数信号を発生する発振回路として周波
数精度の低いものが用いられていても、要求精度を満た
した所望周波数のクロック信号を発生させることが出来
る。
【００３８】よって、本発明によれば、クロック発生源
である発振回路として比較的精度の低い安価なものを用
いることが可能となるので、製品の低価格化が図れるよ
うになる。
である発振回路として比較的精度の低い安価なものを用
いることが可能となるので、製品の低価格化が図れるよ
うになる。
【図１】本発明によるクロック信号発生回路の構成を示
す図である。
す図である。
【図２】本発明によるクロック信号発生回路における分
周回路３の内部構成を示す図である。
周回路３の内部構成を示す図である。
【図３】初期設定によって分周回路３のメモリ３５に書
き込まれた分周データの一例を示す図である。
き込まれた分周データの一例を示す図である。
【図４】本発明によるクロック信号発生回路１００に対
して微調整を実施する際のシステム構成の一例を示す図
である。
して微調整を実施する際のシステム構成の一例を示す図
である。
【図５】クロック信号ＣＬＫの周波数が要求周波数ｆP
よりも低い場合に、クロック周波数の微調整によって書
き換えられたメモリ３５の記憶内容の一例を示す図であ
る。
よりも低い場合に、クロック周波数の微調整によって書
き換えられたメモリ３５の記憶内容の一例を示す図であ
る。
【図６】クロック信号ＣＬＫの周波数が要求周波数ｆP
よりも高い場合に、クロック周波数の微調整によって書
き換えられたメモリ３５の記憶内容の一例を示す図であ
る。
よりも高い場合に、クロック周波数の微調整によって書
き換えられたメモリ３５の記憶内容の一例を示す図であ
る。
【図７】クロック信号ＣＬＫの周波数が要求周波数ｆP
と一致している場合における、分周回路３の内部動作を
示すタイムチャートである。
と一致している場合における、分周回路３の内部動作を
示すタイムチャートである。
【図８】クロック信号ＣＬＫの周波数が要求周波数ｆP
よりも低い場合における、分周回路３の内部動作を示す
タイムチャートである。
よりも低い場合における、分周回路３の内部動作を示す
タイムチャートである。
【図９】クロック信号ＣＬＫの周波数が要求周波数ｆP
よりも高い場合における、分周回路３の内部動作を示す
タイムチャートである。
よりも高い場合における、分周回路３の内部動作を示す
タイムチャートである。
【図１０】本発明によるクロック信号発生回路１００を
搭載した端末装置４００を含むネットワークシステムの
構成を示す図である。
搭載した端末装置４００を含むネットワークシステムの
構成を示す図である。
【図１１】図１０に示される端末装置４００のＣＰＵ１
０５によって実行される時計調整サブルーチンを示す図
である。
０５によって実行される時計調整サブルーチンを示す図
である。
１ ＰＬＬ回路 ２ 水晶発振器 ３ 分周回路 ３１ 分周カウンタ ３２ 比較器 ３３ アドレスカウンタ ３４ セレクタ ３５ メモリ ３６ イネーブルラッチ １００ クロック信号発生回路
Claims (3)
- 【請求項１】 定周波数信号の周波数を分周した周波数
のクロック信号を出力するクロック信号発生回路であっ
て、 複数の分周データが記憶されているメモリと、 前記メモリに記憶されている前記分周データの各々を順
次繰り返し読み出すべく制御するメモリ制御回路と、 前記定周波数信号のパルス数を計数して計数値を得てこ
の計数値が前記メモリから読み出された前記分周データ
と一致した時に前記計数値を初期値にリセットする分周
カウンタと、 前記メモリから読み出された前記分周データと前記計数
値とが一致する度に論理レベルが反転する信号を生成し
これを前記クロック信号として出力する回路と、からな
ることを特徴とするクロック信号発生回路。 - 【請求項２】 前記メモリ制御回路は、前記メモリから
読み出された前記分周データと前記計数値とが一致した
時に前記メモリから読み出すべき前記分周データを変更
することを特徴とする請求項１記載のクロック信号発生
回路。 - 【請求項３】 定周波数にて発振する定周波数信号を発
生する発振回路と、複数の分周データが記憶されている
メモリと、前記メモリに記憶されている前記分周データ
の各々を順次繰り返し読み出すべく制御するメモリ制御
回路と、前記定周波数信号のパルス数を計数して計数値
を得てこの計数値が前記メモリから読み出された前記分
周データと一致した時に前記計数値を初期値にリセット
する分周カウンタと、前記メモリから読み出された前記
分周データと前記計数値とが一致する度に論理レベルの
反転する信号をクロック信号として出力する回路と、か
らなるクロック信号発生回路のクロック周波数を調整す
る方法であって、 前記定周波数信号の周波数が所望の要求周波数よりも低
い場合には前記メモリに記憶されている少なくとも１の
前記分周データの値を小さくする一方、前記定周波数信
号の周波数が前記要求周波数よりも高い場合には前記メ
モリに記憶されている少なくとも１の前記分周データの
値を大きくすることを特徴とするクロック周波数調整方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15130199A JP3970474B2 (ja) | 1999-05-31 | 1999-05-31 | クロック信号発生回路及びそのクロック周波数調整方法 |
| US09/534,632 US6323713B1 (en) | 1999-05-31 | 2000-03-27 | Clock signal generating circuit and clock frequency adjusting method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15130199A JP3970474B2 (ja) | 1999-05-31 | 1999-05-31 | クロック信号発生回路及びそのクロック周波数調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000341092A true JP2000341092A (ja) | 2000-12-08 |
| JP3970474B2 JP3970474B2 (ja) | 2007-09-05 |
Family
ID=15515697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15130199A Expired - Lifetime JP3970474B2 (ja) | 1999-05-31 | 1999-05-31 | クロック信号発生回路及びそのクロック周波数調整方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6323713B1 (ja) |
| JP (1) | JP3970474B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014010704A (ja) * | 2012-06-29 | 2014-01-20 | Renesas Electronics Corp | クロック補正回路及びクロック補正方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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