JPH0733467Y2 - ディジタル位相同期ループ回路 - Google Patents
ディジタル位相同期ループ回路Info
- Publication number
- JPH0733467Y2 JPH0733467Y2 JP1987201308U JP20130887U JPH0733467Y2 JP H0733467 Y2 JPH0733467 Y2 JP H0733467Y2 JP 1987201308 U JP1987201308 U JP 1987201308U JP 20130887 U JP20130887 U JP 20130887U JP H0733467 Y2 JPH0733467 Y2 JP H0733467Y2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- circuit
- output
- digital
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】 産業上の利用分野 本考案はディジタル位相同期ループ回路に係り、特にチ
ューナの局部発振器、音楽シンセサイザ等に利用される
ディジタル位相同期ループ回路に関する。
ューナの局部発振器、音楽シンセサイザ等に利用される
ディジタル位相同期ループ回路に関する。
従来の技術 第３図は従来の位相同期ループ（PLL）回路の一例のブ
ロック図を示す。同図において電圧制御発振器（VCO）
１は入力電圧によってその出力周波数ｆVCOが可変の発
振器である。VCO1の出力はPLL回路全体の出力として取
り出されるとともにプリスケーラ２に供給されパルス信
号とされるとともに周波数がＰ分の１（Ｐの値は例えば
128）に分周される。
ロック図を示す。同図において電圧制御発振器（VCO）
１は入力電圧によってその出力周波数ｆVCOが可変の発
振器である。VCO1の出力はPLL回路全体の出力として取
り出されるとともにプリスケーラ２に供給されパルス信
号とされるとともに周波数がＰ分の１（Ｐの値は例えば
128）に分周される。
プリスケーラ２の出力は分周回路３において更にＮ分の
１に分周されるが、このＮの値は可変であり、このＮの
値を変化させることにより後述の如く、VCO1の出力周波
数を任意の値に設定することが可能である。
１に分周されるが、このＮの値は可変であり、このＮの
値を変化させることにより後述の如く、VCO1の出力周波
数を任意の値に設定することが可能である。
基準周波数発振器（ｆref発振器）４は基準周波数（ｆ
ref）の信号を発振する高精度の水晶発振回路であり、
この出力が分周回路５によってＲ分の１に分周された後
位相比較回路６に入力される。
ref）の信号を発振する高精度の水晶発振回路であり、
この出力が分周回路５によってＲ分の１に分周された後
位相比較回路６に入力される。
位相比較回路６は分周回路３及び５の出力信号の位相を
比較し、この比較結果に応じた幅のパルス（位相誤差信
号）を出力する。この位相比較回路６は例えば排他的論
理和ゲートを中心とする回路であり、分周回路３及び５
の出力が同レベルの時はハイレベルの信号を出力し、分
周回路３及び５の出力が異なったレベルの時はローレベ
ルの信号を出力する。
比較し、この比較結果に応じた幅のパルス（位相誤差信
号）を出力する。この位相比較回路６は例えば排他的論
理和ゲートを中心とする回路であり、分周回路３及び５
の出力が同レベルの時はハイレベルの信号を出力し、分
周回路３及び５の出力が異なったレベルの時はローレベ
ルの信号を出力する。
低域フィルタ（LPF）７は位相比較回路６の出力パルス
信号を積分してVCO1に供給する。従って位相比較回路６
の出力パルス信号のパルス幅の変化を電圧値の変化とし
てVCO1に供給し、VCO1はこの電圧値に応じた周波数の信
号を発振して出力する。
信号を積分してVCO1に供給する。従って位相比較回路６
の出力パルス信号のパルス幅の変化を電圧値の変化とし
てVCO1に供給し、VCO1はこの電圧値に応じた周波数の信
号を発振して出力する。
以上よりVCO1の出力周波数ｆVCOは で表わされる周波数で安定に発振が継続され、この出力
周波数ｆVCOは上述のようにＮを変化させることにより
希望の周波数に設定することが可能である。
周波数ｆVCOは上述のようにＮを変化させることにより
希望の周波数に設定することが可能である。
考案が解決しようとする問題点 しかしながら第３図に示す従来回路はハードウエアのみ
によって構成されているため、周囲の温度が変化した場
合や回路素子の経時変化等によって位相雑音（ｆVCOの
ゆらぎ現象）が生じて安定度が充分とはいえず、また周
波数を変化させる場合に、その周波数の信号が安定に出
力されるまでの時間（ロックアップタイム）を短くする
ことが困難であるという問題点があった。
によって構成されているため、周囲の温度が変化した場
合や回路素子の経時変化等によって位相雑音（ｆVCOの
ゆらぎ現象）が生じて安定度が充分とはいえず、また周
波数を変化させる場合に、その周波数の信号が安定に出
力されるまでの時間（ロックアップタイム）を短くする
ことが困難であるという問題点があった。
本考案は上記の点に鑑みてなされたものであり、位相雑
音を改善し、ロックアツプタイムを短縮し得るディジタ
ル位相同期ループ回路を提供することを目的とする。
音を改善し、ロックアツプタイムを短縮し得るディジタ
ル位相同期ループ回路を提供することを目的とする。
問題点を解決するための手段 本考案は可変周波数発振回路と、可変周波数発振回路の
出力信号を分周する可変分周回路と、ソフトウエアプロ
グラムを格納されており、可変周波数発振回路の発振周
波数に関する第１のディジタル信号を予め記憶し、可変
分周回路の分周比に応じてアドレス値が可変され所定の
第１のディジタル信号を読み出す記憶手段と、記憶手段
より読み出された第１のディジタル信号が供給された上
で、外部からの第２のディジタル信号が供給されること
により可変周波数発振回路の発振周波数を変化させるア
ナログ信号を出力するディジタル／アナログ変換手段
と、上記ソフトウエアプログラムに基づいて動作し、可
変分周回路の出力パルス数をカウントすることでその周
波数を検出し、その周波数と基準周波数との差に応じた
上記第２のディジタル信号を発生するとともに、可変分
周回路の分周比が変化された後は記憶手段のアドレス値
に基づいてその分周比に応じた第１のディジタル信号を
記憶手段より読み出してディジタル／アナログ変換手段
へ供給し、かつ、可変分周回路の出力周波数が基準周波
数と異なるときは可変分周回路の出力周波数が基準周波
数と等しくなるような第２のディジタル信号をディジタ
ル／アナログ変換手段へ供給するように制御する制御手
段とを具備してなる。
出力信号を分周する可変分周回路と、ソフトウエアプロ
グラムを格納されており、可変周波数発振回路の発振周
波数に関する第１のディジタル信号を予め記憶し、可変
分周回路の分周比に応じてアドレス値が可変され所定の
第１のディジタル信号を読み出す記憶手段と、記憶手段
より読み出された第１のディジタル信号が供給された上
で、外部からの第２のディジタル信号が供給されること
により可変周波数発振回路の発振周波数を変化させるア
ナログ信号を出力するディジタル／アナログ変換手段
と、上記ソフトウエアプログラムに基づいて動作し、可
変分周回路の出力パルス数をカウントすることでその周
波数を検出し、その周波数と基準周波数との差に応じた
上記第２のディジタル信号を発生するとともに、可変分
周回路の分周比が変化された後は記憶手段のアドレス値
に基づいてその分周比に応じた第１のディジタル信号を
記憶手段より読み出してディジタル／アナログ変換手段
へ供給し、かつ、可変分周回路の出力周波数が基準周波
数と異なるときは可変分周回路の出力周波数が基準周波
数と等しくなるような第２のディジタル信号をディジタ
ル／アナログ変換手段へ供給するように制御する制御手
段とを具備してなる。
作用 可変分周回路の分周比が変化されると記憶手段より出力
される第１のディジタル信号も所定の信号に変化され、
それに伴うディジタル／アナログ変換手段の出力アナロ
グ信号の変化によって可変周波数発振回路の発振周波数
が変化する。
される第１のディジタル信号も所定の信号に変化され、
それに伴うディジタル／アナログ変換手段の出力アナロ
グ信号の変化によって可変周波数発振回路の発振周波数
が変化する。
その後可変分周回路の出力信号の周波数は周波数検出手
段において検出され、基準周波数と比較される。この周
波数が基準周波数と異なるときは更に第２のディジタル
信号によってディジタル／アナログ変換手段の出力レベ
ルを変化させ、これによって可変周波数発振回路の発振
周波数を変化させる。可変分周回路の周波数が基準周波
数と等しくなると可変周波数発振回路の発振周波数が所
定の周波数と判断され、この周波数が維持される。
段において検出され、基準周波数と比較される。この周
波数が基準周波数と異なるときは更に第２のディジタル
信号によってディジタル／アナログ変換手段の出力レベ
ルを変化させ、これによって可変周波数発振回路の発振
周波数を変化させる。可変分周回路の周波数が基準周波
数と等しくなると可変周波数発振回路の発振周波数が所
定の周波数と判断され、この周波数が維持される。
上記第１のディジタル信号が記憶手段より読み出されて
ディジタル／アナログ変換手段へ供給される動作、可変
分周回路の出力周波数が基準周波数と等しくなるような
第２のディジタル信号がディジタル／アナログ変換手段
へ供給される動作は記憶手段に格納されるソフトウエア
プログラムに基づいて動作する制御手段によって制御さ
れる。
ディジタル／アナログ変換手段へ供給される動作、可変
分周回路の出力周波数が基準周波数と等しくなるような
第２のディジタル信号がディジタル／アナログ変換手段
へ供給される動作は記憶手段に格納されるソフトウエア
プログラムに基づいて動作する制御手段によって制御さ
れる。
実施例 第１図は本考案の一実施例のブロック図を示す。同図に
おいて第３図と同一構成部分には同一符号を付し、その
説明を省略する。電圧制御発振器（VCO）１により発振
され、プリスケーラ２によってパルス信号とされて周波
数をＰ分の１にされたパルス信号は、分周回路３によっ
て更に周波数をＮ分の１とされる。この分周回路３の分
周比Ｎは可変であり、このＮの値が変化すると、中央演
算回路（CPU）10によってリード・オンリ・メモリ（RO
M）11のアドレスが変化されてROM11に供給され、ROM11
はこのアドレスに対応するディジタルデータを出力して
ディジタル／アナログ変換回路（D/Aコンバータ）12に
供給する。
おいて第３図と同一構成部分には同一符号を付し、その
説明を省略する。電圧制御発振器（VCO）１により発振
され、プリスケーラ２によってパルス信号とされて周波
数をＰ分の１にされたパルス信号は、分周回路３によっ
て更に周波数をＮ分の１とされる。この分周回路３の分
周比Ｎは可変であり、このＮの値が変化すると、中央演
算回路（CPU）10によってリード・オンリ・メモリ（RO
M）11のアドレスが変化されてROM11に供給され、ROM11
はこのアドレスに対応するディジタルデータを出力して
ディジタル／アナログ変換回路（D/Aコンバータ）12に
供給する。
本実施例ではROM11には上記のディジタルデータの他にC
PU10を動作させるためのソフトウエアも記憶されてお
り、このソフトウエアプログラムによってCPU10は第２
図に示すフローチャートに沿った動作を行う。このソフ
トウエアプログラムとCPU10によって制御手段が構成さ
れる。
PU10を動作させるためのソフトウエアも記憶されてお
り、このソフトウエアプログラムによってCPU10は第２
図に示すフローチャートに沿った動作を行う。このソフ
トウエアプログラムとCPU10によって制御手段が構成さ
れる。
CPU10に接続されたクロック発振器13のクロックパルス
信号はCPU10のクロックパルスとなるだけでなく、分周
回路３の出力パルス信号のパルス幅すなわち周波数を検
出する基準信号ともなっている。ランダム・アクセス・
メモリ（RAM）14はCPU10の動作中に現れるデータを一時
的に記憶するとともに必要に応じて読み出すことのでき
る記憶装置であり、インターフェース回路（I/O）15は
各種スイッチや表示装置等とCPU10とのインターフェー
スを行う。
信号はCPU10のクロックパルスとなるだけでなく、分周
回路３の出力パルス信号のパルス幅すなわち周波数を検
出する基準信号ともなっている。ランダム・アクセス・
メモリ（RAM）14はCPU10の動作中に現れるデータを一時
的に記憶するとともに必要に応じて読み出すことのでき
る記憶装置であり、インターフェース回路（I/O）15は
各種スイッチや表示装置等とCPU10とのインターフェー
スを行う。
分周回路３の出力パルス信号はCPU10のインターラプト
端子INTに供給され、この出力パルス信号の１パルス中
に発生するクロックパルスをカウントすることにより分
周回路３の出力パルス幅、あるいはこれから周波数を検
出する。この検出された周波数に対応するディジタルデ
ータがD/Aコンバータ12へ供給され、D/Aコンバータ12は
入力されるディジタルデータに対応する電圧値のアナロ
グデータを出力する。このD/Aコンバータの出力電圧は
低域フィルタ（LPF）７によって平滑化されてVCO1に供
給され、この電圧値の変化によってVCO1は所定の周波数
の信号を出力する。
端子INTに供給され、この出力パルス信号の１パルス中
に発生するクロックパルスをカウントすることにより分
周回路３の出力パルス幅、あるいはこれから周波数を検
出する。この検出された周波数に対応するディジタルデ
ータがD/Aコンバータ12へ供給され、D/Aコンバータ12は
入力されるディジタルデータに対応する電圧値のアナロ
グデータを出力する。このD/Aコンバータの出力電圧は
低域フィルタ（LPF）７によって平滑化されてVCO1に供
給され、この電圧値の変化によってVCO1は所定の周波数
の信号を出力する。
第２図は本実施例の動作を示したフローチャートであ
り、第１図のROM11に記憶されたソフトウエアプログラ
ムとCPU10とによって構成される制御手段によりこのフ
ローチャートの動作が実行される。以下このフローチャ
ートについて説明する。
り、第１図のROM11に記憶されたソフトウエアプログラ
ムとCPU10とによって構成される制御手段によりこのフ
ローチャートの動作が実行される。以下このフローチャ
ートについて説明する。
ステップ１（以下S1等と略記する）では予め設定された
初期値のデータがROM11よりD/Aコンバータ12に送られ、
VCO1はこのD/Aコンバータの出力電圧に対応する周波数
で発振する。
初期値のデータがROM11よりD/Aコンバータ12に送られ、
VCO1はこのD/Aコンバータの出力電圧に対応する周波数
で発振する。
S2では周波数の変更が行なわれたか否かの判断を行い、
周波数の変更がない場合にはS3において、周波数変更以
外の処理が行われる。この周波数変更以外の処理とは、
例えばこの装置がテレビ受像機のチューナに用いられた
場合にはチャンネル入力の検出等である。
周波数の変更がない場合にはS3において、周波数変更以
外の処理が行われる。この周波数変更以外の処理とは、
例えばこの装置がテレビ受像機のチューナに用いられた
場合にはチャンネル入力の検出等である。
S2で周波数変更があったと判断された場合には分周回路
３の新しいＮの値に対応するディジタルデータがROM11
より読み出されD/Aコンバータ12に供給される。このＮ
の値に対応するディジタルデータは、VCO1の発振周波数
を最終的に決定するディジタルデータではなく、希望す
る周波数に速やかに近づけるための近似的なデータであ
る。
３の新しいＮの値に対応するディジタルデータがROM11
より読み出されD/Aコンバータ12に供給される。このＮ
の値に対応するディジタルデータは、VCO1の発振周波数
を最終的に決定するディジタルデータではなく、希望す
る周波数に速やかに近づけるための近似的なデータであ
る。
S4では、分周回路３の出力パルス信号の１パルス中に発
生するクロックパルス数をカウントし、クロックパルス
数が所定の数より多い時（周波数が低い時）はS6におい
てD/Aコンバータ12の出力レベルを上昇させ、分周回路
３の出力パルス信号の１パルス中に発するクロックパル
ス数が所定の数より少い時（周波数が高い時）はS7にお
いてD/Aコンバータ12の出力レベルを減少させる。又、
分周回路３の出力パルス信号の１パルス中のクロックパ
ルス数が所定の数となった時はD/Aコンバータの出力は
一定のままとする。
生するクロックパルス数をカウントし、クロックパルス
数が所定の数より多い時（周波数が低い時）はS6におい
てD/Aコンバータ12の出力レベルを上昇させ、分周回路
３の出力パルス信号の１パルス中に発するクロックパル
ス数が所定の数より少い時（周波数が高い時）はS7にお
いてD/Aコンバータ12の出力レベルを減少させる。又、
分周回路３の出力パルス信号の１パルス中のクロックパ
ルス数が所定の数となった時はD/Aコンバータの出力は
一定のままとする。
以上の動作を繰り返して行うことにより分周回路３の出
力パルス信号のパルス幅は直ちに所定のパルス幅とされ
（すなわち所定の周波数とされ）VCO1からは所定の周波
数の出力パルス信号が出力されることとなる。
力パルス信号のパルス幅は直ちに所定のパルス幅とされ
（すなわち所定の周波数とされ）VCO1からは所定の周波
数の出力パルス信号が出力されることとなる。
本実施例では分周回路３の分周比Ｎを変化させることに
よって周波数を変化させる構成としたが、その他にもプ
リスケーラ２の分周比を変化させる（例えば1/P→1/
（Ｐ＋１）というように変化させる）いわゆるパルスス
ワロー方式に関しても、CPU10より直接プリスケーラ２
の分周比をコントロールする事により上記と同様の効果
が得られる。
よって周波数を変化させる構成としたが、その他にもプ
リスケーラ２の分周比を変化させる（例えば1/P→1/
（Ｐ＋１）というように変化させる）いわゆるパルスス
ワロー方式に関しても、CPU10より直接プリスケーラ２
の分周比をコントロールする事により上記と同様の効果
が得られる。
又、テレビ受像機のチューナに使用されている重畳型AF
Cに本考案を適用する場合には、まずシンセサイザによ
りセンター周波数を決め、その後に重畳型AFCを動作さ
せるという構成も可能である。このような構成にした場
合には、従来の電圧制御型シンセサイザとAFCとを組み
合わせた場合に比べて高い安定度を実現できる。
Cに本考案を適用する場合には、まずシンセサイザによ
りセンター周波数を決め、その後に重畳型AFCを動作さ
せるという構成も可能である。このような構成にした場
合には、従来の電圧制御型シンセサイザとAFCとを組み
合わせた場合に比べて高い安定度を実現できる。
考案の効果 上述の如く、本考案によれば、周波数の比較結果に応じ
てソフトウエア的に所定の周波数に対応するデータを選
択するよう構成したため、周囲の温度が変化したり回路
素子が経時変化した場合であっても、位相雑音が少なく
安定であり、かつロックアップタイムを短縮することが
でき、回路構成を簡単なものにすることができる。さら
に、記憶手段に格納されるソフトウエアプログラムを書
き換えることによって、中心周波数の変更などの計画変
更も容易に行えるなどの特長を有する。
てソフトウエア的に所定の周波数に対応するデータを選
択するよう構成したため、周囲の温度が変化したり回路
素子が経時変化した場合であっても、位相雑音が少なく
安定であり、かつロックアップタイムを短縮することが
でき、回路構成を簡単なものにすることができる。さら
に、記憶手段に格納されるソフトウエアプログラムを書
き換えることによって、中心周波数の変更などの計画変
更も容易に行えるなどの特長を有する。
第１図は本考案の一実施例の回路のブロック図、第２図
は第１図の回路の動作を示すフローチャート、第３図は
従来回路のブロック図である。 １……電圧制御発振器（VCO）、２……プリスケーラ、
3,5……分周回路、７……ローパスフィルタ（LPF）、10
……中央演算回路（CPU）、11……リードオンリメモリ
（ROM）、12……D/Aコンバータ、14……ランダムアクセ
スメモリ（RAM）。
は第１図の回路の動作を示すフローチャート、第３図は
従来回路のブロック図である。 １……電圧制御発振器（VCO）、２……プリスケーラ、
3,5……分周回路、７……ローパスフィルタ（LPF）、10
……中央演算回路（CPU）、11……リードオンリメモリ
（ROM）、12……D/Aコンバータ、14……ランダムアクセ
スメモリ（RAM）。
Claims (1)
- 【請求項１】可変周波数発振回路と、 該可変周波数発振回路の出力信号を分周する可変分周回
路と、 ソフトウエアプログラムを格納されており、該可変周波
数発振回路の発振周波数に関する第１のディジタル信号
を予め記憶し、該可変分周回路の分周比に応じてアドレ
ス値が可変され所定の該第１のディジタル信号を読み出
す記憶手段と、 該記憶手段より読み出された該第１のディジタル信号が
供給された上で、外部からの第２のディジタル信号が供
給されることにより該可変周波数発振回路の発振周波数
を変化させるアナログ信号を出力するディジタル／アナ
ログ変換手段と、 上記ソフトウエアプログラムに基づいて動作し、該可変
分周回路の出力パルス数をカウントすることでその周波
数を検出し、その周波数と基準周波数との差に応じた上
記第２のディジタル信号を発生するとともに、 該可変分周回路の分周比が変化された後は該記憶手段の
アドレス値に基づいてその分周比に応じた該第１のディ
ジタル信号を該記憶手段より読み出して該ディジタル／
アナログ変換手段へ供給し、かつ、該可変分周回路の出
力周波数が該基準周波数と異なるときは該可変分周回路
の出力周波数が該基準周波数と等しくなるような該第２
のディジタル信号を該ディジタル／アナログ変換手段へ
供給するように制御する制御手段とを具備するディジタ
ル位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987201308U JPH0733467Y2 (ja) | 1987-12-29 | 1987-12-29 | ディジタル位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987201308U JPH0733467Y2 (ja) | 1987-12-29 | 1987-12-29 | ディジタル位相同期ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01105227U JPH01105227U (ja) | 1989-07-14 |
| JPH0733467Y2 true JPH0733467Y2 (ja) | 1995-07-31 |
Family
ID=31491676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987201308U Expired - Lifetime JPH0733467Y2 (ja) | 1987-12-29 | 1987-12-29 | ディジタル位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0733467Y2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160227A (en) * | 1981-03-30 | 1982-10-02 | Fujitsu Ltd | Frequency synthesizer |
| JPS6014531A (ja) * | 1983-07-04 | 1985-01-25 | Mitsubishi Electric Corp | Ｓｃｐｃ方式を用いた衛星通信における音声接続装置 |
| JPS6048618A (ja) * | 1983-08-29 | 1985-03-16 | Nippon Telegr & Teleph Corp <Ntt> | 周波数シンセサイザ回路 |
| JPS6074728A (ja) * | 1983-09-30 | 1985-04-27 | Toshiba Corp | Ｐｌｌシンセサイザ回路のチャネル設定方式 |
| JPS6231861A (ja) * | 1985-08-01 | 1987-02-10 | Konishiroku Photo Ind Co Ltd | 感光体 |
-
1987
- 1987-12-29 JP JP1987201308U patent/JPH0733467Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01105227U (ja) | 1989-07-14 |
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