JP2000347941A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】ＬＲＵ優先度が適当な優先度になるように設定
することを可能にすることにより，キャッシュメモリの
有効性を高めることを目的とする。 【解決手段】キャッシュメモリ装置１は，キャッシュメ
モリ２０にデータを記録または再記録する際に，そのデ
ータのＬＲＵ優先度を無条件に最高にするのではなく，
データの現在のＬＲＵ優先度，そのデータの属性，その
データへのアクセス手段，プロセッサの状態，またはこ
れらのすべてもしくは一部の情報を用いて，次のＬＲＵ
優先度を導出するＬＲＵ優先度決定手段１３を備え，キ
ャッシュ制御手段１１は，このＬＲＵ優先度決定手段１
３が決定したＬＲＵ優先度を持つデータとして，キャッ
シュメモリ２０にデータを記録または再記録する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，キャッシュメモリ
を制御する装置に関するものである。特に，キャッシュ
メモリから追い出すデータを決定する際に使用される，
ＬＲＵ (Least Recently Used)方式によるＬＲＵ優先度
を積極的に操作することにより，キャッシュメモリの有
効性を高めることに貢献する装置に関する。

【０００２】

【従来の技術】一般に，キャッシュメモリはプロセッサ
と主記憶との間に位置し，主記憶に記録されているデー
タのうち，過去にプロセッサが使用したデータを記録し
ておき，プロセッサが再度そのデータを使用するとき
に，主記憶に代わってプロセッサへデータを転送する。
キャッシュメモリは，動作が高速であるため，プロセッ
サへのデータ転送を短時間で済ませることができるが，
主記憶に比べ小容量である。したがって，データがキャ
ッシュメモリに記録されており，キャッシュメモリから
データを転送できれば，主記憶からデータを転送する場
合と比べて，プロセッサのデータ待ち時間を短縮するこ
とができ，処理時間を短縮し，処理性能を向上すること
ができる。

【０００３】キャッシュメモリの容量を有効に活用する
ため，キャッシュメモリに記録されるデータはＬＲＵ方
式により管理されることが多い。ＬＲＵ方式は，「最近
使用されたデータは，そうでないデータに比べ近い将来
再度使用される確率が高い」という経験則に基づく方式
である。

【０００４】キャッシュメモリは，主記憶より小容量で
あるため，既に記録されているデータを削除しないと新
たにデータを記録することができない場合がよく発生す
る。図１７に，キャッシュメモリに新たにデータを記録
する場合の例を示す。新たにデータＥをキャッシュメモ
リに記録する場合に，ＬＲＵ優先度が最も低いデータＡ
がキャッシュメモリから追い出され，新データＥはＬＲ
Ｕ優先度が最高のデータとしてキャッシュメモリに記録
される。

【０００５】近年では，このキャッシュメモリに，これ
までプロセッサが使用したデータだけではなく，これか
らプロセッサが使用するであろうデータを記録すること
で，キャッシュメモリからプロセッサへデータを転送で
きる機会をさらに増やす方法が採用されている。

【０００６】この方法の代表的なものがプリフェッチで
ある。プリフェッチとは，プロセッサが実際にデータを
使用するよりも前に，主記憶からデータをキャッシュメ
モリに転送させ，そのデータをキャッシュメモリに記録
する方式のことである。

【０００７】プリフェッチを行わない場合には，プロセ
ッサがこれまでに使用したことのないデータを使用する
ときには，キャッシュメモリにデータが記録されている
ことはなく，主記憶からデータが転送されるのを待つほ
かない。しかし，プリフェッチを用いれば，このような
ときでも，キャッシュメモリにデータを記録させておく
ことが可能となる。このプリフェッチにより事前にキャ
ッシュメモリにデータを記録させておけば，主記憶から
データが転送されるのを待つ必要がなくなるので，プロ
セッサのデータ待ち時間をさらに短縮し，性能を向上さ
せることができる。

【０００８】

【発明が解決しようとする課題】しかし，従来の技術に
は，以下のような問題がある。

【０００９】（１）プリフェッチによる問題 例えばプリフェッチなどのように，プロセッサが実際に
使用する際にキャッシュメモリにデータを記録するので
はなく，使用の可能性に基づいてデータをキャッシュメ
モリに記録する方式では，プロセッサが実際にはそのデ
ータを使用しない可能性もあり，このような場合には，
キャッシュメモリに記録されたデータは，キャッシュメ
モリの容量を無駄に使用することになる。

【００１０】図１８に，プリフェッチによりキャッシュ
メモリの有効性が損なわれる例を示す。図１８では，キ
ャッシュメモリに，ＬＲＵ優先度の高い順に，データ
Ｄ，データＣ，データＢ，データＡが記録されている状
態で，データＥをプリフェッチした後，プロセッサが順
番にデータＡ，データＢ，データＣ，データＤを操作し
た場合の様子を示している。

【００１１】データＥのプリフェッチにより，ＬＲＵ優
先度が最も低いデータＡがキャッシュメモリから追い出
されてしまい，次のデータＡの操作では，データＡはキ
ャッシュミスヒットしてしまう。さらに，この操作のた
めのデータＡのフェッチの際に，ＬＲＵ優先度の最も低
いデータＢをキャッシュから追い出すことになり，次の
データＢの操作においても，キャッシュミスヒットが生
じてしまう。このようにして，データＣ，データＤの操
作も，キャッシュミスヒットを発生させる結果となって
しまう。これは，データＥのプリフェッチにより，次に
操作されるべきデータが次々と追い出されて，キャッシ
ュメモリが汚されてしまったからである。

【００１２】一方，図１９は，プリフェッチなしでキャ
ッシュメモリが有効に利用される例を示す。図１９の例
では，ＬＲＵ優先度の高い順に，データＤ，データＣ，
データＢ，データＡがキャッシュメモリに記録されてい
る状態で，データＥをプリフェッチすることなく，プロ
セッサが順番にデータＡ，データＢ，データＣ，データ
Ｄを操作した場合の様子を示している。データＡ，デー
タＢ，データＣ，データＤを操作した結果は，すべてキ
ャッシュヒットを発生させる結果となっている。

【００１３】このように，プリフェッチ等で得たデータ
を単純にキャッシュメモリに記録すると，キャッシュメ
モリの容量を無駄使いするだけでなく，キャッシュメモ
リの有効性をも損ねてしまうことがある。

【００１４】これを回避する方法としては，キャッシュ
メモリに記録するデータを厳選し，プロセッサが使用す
る可能性の低いデータを記録しないという方法がある。
この方法によれば，キャッシュメモリの有効性を損ねる
可能性は低くなるものの，投機処理による性能向上の機
会を逃すことになる。

【００１５】また，キャッシュメモリに直接データを記
録するのではなく，いったん小容量の専用バッファに記
録しておき，実際にプロセッサがそのデータを使った段
階でキャッシュメモリにデータを記録する方式もある。
この方式によれば，キャッシュメモリの容量を無駄にす
ることはなくなるものの，キャッシュメモリの制御が複
雑になるという問題がある。

【００１６】（２）投機的実行による問題 さらに別の状況として，投機的実行を行うプロセッサで
のキャッシュメモリ更新の問題がある。近年のプロセッ
サが実行の高速化のため採用する投機的実行方式は，前
述したプリフェッチの場合と同様の問題が起こる。

【００１７】投機的実行方式は，実行しないかもしれな
いメモリ操作命令を投機的に実行し，後に実行するべき
ではなかったことが判明した際に，実行結果により生じ
た影響を残さないように元の状態に復帰させるものであ
る。しかし，キャッシュメモリのＬＲＵ優先度に関して
は，投機的実行により更新された優先度を復元しなくて
も論理的な間違いが起きるわけではないので，間違った
投機的実行を行なった場合であっても，ＬＲＵ優先度を
復元しない場合がほとんどである。

【００１８】その結果，実際に使用しないデータによ
り，不必要にキャッシュメモリ領域が占有される，ある
いは，他の必要なデータのＬＲＵ優先度が下がるという
問題がある。

【００１９】この問題を解決する方法として，投機的実
行前の状態を保存しておき，投機的実行が誤りであった
と判明したら，状態を投機的実行前に戻す，いわゆるロ
ールバック方式が知られている。しかし，この方式には
状態を元に戻す制御が複雑であるという問題がある。

【００２０】（３）データの属性による問題 さらに別の状況として，データアクセスの性質として，
キャッシュメモリ制御方式を変更した方がよい場合があ
る。例えば，データ処理の内容によっては，メモリが順
次参照される場合がある。典型的な例としては，メモリ
領域のデータの消去である。消去すべきデータの量がキ
ャッシュメモリの容量を越える場合，ＬＲＵ方式による
キャッシュメモリでは，消去を開始する前にキャッシュ
メモリに記録されていた他のデータは，この消去が進む
につれてキャッシュメモリから次々と追い出され，最終
的にキャッシュメモリから全て追い出されてしまう。

【００２１】このような場合に，キャッシュメモリにデ
ータを経由せずにアクセスを行うことで回避する手法も
ある。しかし，小量のデータ消去の場合と，大量のデー
タ消去の場合とでは，キャッシュメモリを使うか使わな
いかの条件を変えた方がよいことが多いにもかかわら
ず，その制御が困難であるという問題がある。

【００２２】また，このような順次アクセスを認識し，
キャッシュメモリに記録されたデータに特殊な印をつ
け，キャッシュメモリからデータを追い出す際に，ＬＲ
Ｕ制御と合わせてこの印の情報をもとに，追い出すデー
タを決定する方法も知られているが，印をつけるための
領域が必要であること，単純なＬＲＵ制御に比べ制御が
複雑になることが問題となる。

【００２３】本発明は上記問題点の解決を図り，キャッ
シュメモリから追い出すデータを決めるのに使われるＬ
ＲＵ優先度が，キャッシュメモリへのデータの記録また
は再記録の際に，適当な優先度になるように設定するこ
とを可能にすることにより，キャッシュメモリの有効性
を高めることを目的とする。

【００２４】

【課題を解決するための手段】図１は，本発明の概要を
説明するためのブロック構成例を示す図である。１は本
発明に係るキャッシュメモリ装置，１０はキャッシュコ
ントローラ，２０はデータを保持するキャッシュメモ
リ，３０はデータを操作（読み書き）するプロセッサ，
４０はシステムバスを表す。また，１１はキャッシュメ
モリ２０へのデータの記録および再記録を制御するキャ
ッシュ制御手段，１２は導出方式設定手段，１３はＬＲ
Ｕ優先度決定手段を表す。

【００２５】キャッシュメモリ装置１は，キャッシュメ
モリ２０に新たにデータを記録する際に，もしくは，キ
ャッシュヒットしてデータを再記録する際に，そのデー
タのＬＲＵ優先度を無条件に最高にするのではなく，デ
ータの現在のＬＲＵ優先度，そのデータの属性，そのデ
ータへのアクセス手段，プロセッサの状態，またはこれ
らのすべてもしくは一部の情報を用いて，次のＬＲＵ優
先度を導出するＬＲＵ優先度決定手段１３を備え，キャ
ッシュ制御手段１１は，このＬＲＵ優先度決定手段１３
が決定したＬＲＵ優先度を持つデータとして，キャッシ
ュメモリ２０にデータを記録または再記録する。

【００２６】ここで，データのＬＲＵ優先度は，キャッ
シュメモリ２０からデータを追い出すことが必要になっ
た場合に，どの順番で追い出すかを決めるためのもの
で，最低のＬＲＵ優先度を持つデータが最初に追い出さ
れる。また，データの現在のＬＲＵ優先度として，キャ
ッシュメモリ２０上にないデータは「優先度なし」とい
うＬＲＵ優先度を持つデータであるとする。

【００２７】通常の場合，データのＬＲＵ優先度が最高
であるとは，他のデータに比べて最も最近に使用された
データであることを意味し，データのＬＲＵ優先度が最
低であるとは，他のデータに比べて最も過去に使用され
たデータあることを意味するが，ここでは必ずしもそう
ではない。本明細書では，従来技術との対比において説
明をわかりやすくするために，従来技術におけるＬＲＵ
優先度と多少意味が異なるが，機能としては同様である
ので，ＬＲＵ優先度という言葉を用いる。

【００２８】また，本発明は，ＬＲＵ優先度決定手段１
３において，次のＬＲＵ優先度を導出するのに使用する
方式を任意に変更・設定することができる導出方式設定
手段１２を備え，キャッシュメモリ２０にデータを記録
する際に，そのデータのＬＲＵ優先度が，キャッシュメ
モリ装置１を使用するシステムまたはそのときに動作し
ているプログラムに応じて適当な優先度になるようにす
る。

【００２９】キャッシュメモリ装置１のキャッシュコン
トローラ１０は，具体的には以下のような構成からな
る。

【００３０】第１の例では，特に，データのアドレスか
らデータのプライオリティを決定するアドレス解析部を
備え，ＬＲＵ優先度決定手段１３は，キャッシュメモリ
にデータを記録（再記録を含む。以下，同様）する際
に，このアドレス解析部が出力するデータのプライオリ
ティと，データの現在のＬＲＵ優先度とを用いて，デー
タの次のＬＲＵ優先度を決定する。

【００３１】第２の例では，特に，プロセッサ３０がプ
リフェッチ命令を持つプロセッサである場合に，プロセ
ッサ３０からキャッシュメモリ２０へのアクセスが，プ
リフェッチ命令によるアクセスであるか否かを識別する
プリフェッチ識別部を備え，ＬＲＵ優先度決定手段１３
は，キャッシュメモリ２０にデータを記録する際に，こ
のプリフェッチ識別部の識別結果とデータの現在のＬＲ
Ｕ優先度とを用いて，データの次のＬＲＵ優先度を決定
する。

【００３２】第３の例では，特に，プロセッサ３０から
キャッシュメモリ２０へのこれまでのアクセス履歴に基
づき，プロセッサ３０が使用する可能性の高いデータの
アドレスを予測し，そのアドレスのデータを先読みする
プリフェッチ制御部を備え，ＬＲＵ優先度決定手段１３
は，キャッシュメモリ２０にデータを記録する際に，こ
のプリフェッチ制御部がロードしたデータであるか否か
と，データの現在のＬＲＵ優先度とを用いて，データの
次のＬＲＵ優先度を決定する。

【００３３】第４の例では，特に，プロセッサ３０から
キャッシュメモリ２０へのアクセスを発した命令の種類
を識別する命令識別部を備え，ＬＲＵ優先度決定手段１
３は，キャッシュメモリ２０にデータを記録する際に，
この命令識別部の識別結果とデータの現在のＬＲＵ優先
度とを用いて，データの次のＬＲＵ優先度を決定する。

【００３４】第５の例では，特に，プロセッサ３０が投
機的命令実行機能を持ったものである場合に，プロセッ
サ３０からキャッシュメモリ２０へのアクセスが，プロ
セッサ３０が投機的命令実行中に発したアクセスである
か否かを識別する投機実行識別部を備え，ＬＲＵ優先度
決定手段１３は，キャッシュメモリ２０にデータを記録
する際に，この投機実行識別部の識別結果と，データの
現在のＬＲＵ優先度とを用いて，データの次のＬＲＵ優
先度を決定する。

【００３５】第６の例では，バス結合された並列計算機
である場合に，ＬＲＵ優先度決定手段１３は，他プロセ
ッサがバスに要求を出した際に，その他プロセッサが出
した要求の種類と，そのスヌーピングの結果と，データ
の現在のＬＲＵ優先度とを用いて，データの次のＬＲＵ
優先度を決定し，キャッシュメモリ２０にデータを記録
する。

【００３６】以上の例において，ＬＲＵ優先度決定手段
１３がデータの次のＬＲＵ優先度を決定する際には，導
出方式設定手段１２によって設定された方式によってＬ
ＲＵ優先度を決定するように構成することができる。

【００３７】このように，本発明では，プリフェッチや
投機処理により，使用しないかもしれないデータがキャ
ッシュメモリ２０に記録される場合に，本当に必要なデ
ータがキャッシュメモリ２０上から追い出されることを
防ぐことが可能となり，キャッシュメモリ２０の有効性
が向上する。さらに，キャッシュメモリ２０においてＬ
ＲＵ優先度を記録する手法は従来と同様であるため，Ｌ
ＲＵ優先度を記録するために必要な記憶容量は増加する
ことはない。

【００３８】例えば，キャッシュメモリ２０に新たにデ
ータを記録する際，従来の手法では，そのデータをＬＲ
Ｕ優先度が最高のデータとして記録するが，そのデータ
がプリフェッチにより得られたデータであれば，ＬＲＵ
優先度が最低のデータとして記録するのである。これに
より，たとえプリフェッチで得たデータをプロセッサ３
０が実際には使用しなかったとしても，データはキャッ
シュメモリ２０から追い出され易い状態で記録してある
ため，キャッシュメモリ２０の容量を無駄にする割合が
減り，有効性を損ねる可能性も下がる。

【００３９】あるいは，順次アクセスが行なわれる場合
においては，一度アクセスしたデータは後から参照され
る可能性が低い。しかし，次々と新しいデータをアクセ
スするため，従来のＬＲＵ方式による制御では，キャッ
シュメモリ２０はこの順次アクセスによって得られたデ
ータで埋め尽くされ，キャッシュメモリ２０に記録され
ていた他のデータは追い出されてしまう。したがって，
本発明では，順次アクセスによって得られたはデータ
は，例えばＬＲＵ優先度が最低位とその次の優先度のみ
に設定するとして記録することにより，もし４ウェイセ
ットアソシアティブ・キャッシュメモリを用いていると
すると，全キャッシュメモリ容量の２／４を越えない範
囲でのみデータを記録するといった制限を課すこともで
きる。

【００４０】図２は，本発明の動作原理を説明するため
の図である。図２には，図１８に示す場合と同様に，キ
ャッシュメモリ２０に，ＬＲＵ優先度の高い順に，デー
タＤ，データＣ，データＢ，データＡが記録されている
状態で，データＥをプリフェッチした後，プロセッサ３
０が順番にデータＡ，データＢ，データＣ，データＤを
操作した場合の動作例を示している。図１８に示す場合
の動作と違うのは，本発明では，プリフェッチするデー
タＥを，ＬＲＵ優先度が最低のデータとしてキャッシュ
メモリ２０に記録することである。

【００４１】図２に示すとおり，本発明では，データＥ
のＬＲＵ優先度を低く設定してプリフェッチを行う。デ
ータＥをプリフェッチする際に，データＡがキャッシュ
メモリ２０から追い出されてしまい，次のデータＡの操
作の場合には，データＡはキャッシュミスヒットとな
る。しかし，プリフェッチしたデータＥのＬＲＵ優先度
を低く設定することで，データＡの操作の場合にＬＲＵ
優先度の低いデータＥを追い出すこととなり，次のデー
タＢの操作は，キャッシュヒットとなる。続くデータ
Ｃ，データＤの操作もキャッシュヒットとなる。

【００４２】図１８に示す場合には，全操作がキャッシ
ュミスヒットとなっていたのと比較すると，本発明によ
り，キャッシュメモリ２０の有効率が改善されることが
わかる。

【００４３】

【発明の実施の形態】以下に，本発明のいくつかの実施
の形態を順に説明する。

【００４４】（１）第１の実施の形態 図３は，本発明の第１の実施の形態のブロック構成図で
ある。本例では，キャッシュメモリ装置１００のキャッ
シュコントローラ１１０に，データのアドレスからデー
タのプライオリティを決定するアドレス解析部１１４
と，データのプライオリティと現ＬＲＵ優先度から次Ｌ
ＲＵ優先度を決定するＬＲＵ優先度決定部１１６を備え
る。導出方式設定部１１８は，レンジレジスタ１１５お
よびＬＲＵ優先度テーブル１１７に値を設定する手段で
あり，後述するように，これに対する値の設定によって
ＬＲＵ優先度の導出方式を変えることができる。すなわ
ち，どのような状態のときにＬＲＵ優先度をどのような
値にするかを，レンジレジスタ１１５およびＬＲＵ優先
度テーブル１１７への値の設定によって変更することが
できる。

【００４５】キャッシュ制御管理部１１２は，キャッシ
ュコントローラ１１０における主な制御を行う部分であ
り，キャッシュメモリ１２０へのデータの記録（もしく
は再記録）を制御する。キャッシュ制御管理部１１２の
内部構造は，基本的には従来のものと同様である。プロ
セッサインタフェース（プロセッサＩＦ）１１１は，プ
ロセッサ１３０とキャッシュ制御管理部１１２との間で
データおよび制御信号をやりとりするインタフェースで
あり，バスインタフェース（バスＩＦ）１１３は，シス
テムバス１４０を介して主記憶（図示省略）との間でデ
ータおよび制御信号をやりとりするインタフェースであ
る。

【００４６】データをキャッシュメモリ１２０に記録
（もしくは再記録）する際には，まず，アドレス解析部
１１４が，データのプライオリティを決定する。具体的
には，アドレス解析部１１４は，アドレス範囲，および
その範囲のプライオリティを記録するレジスタセットで
あるレンジレジスタ１１５を備え，レンジレジスタ１１
５に記録された値に基づき，データのアドレスからデー
タのプライオリティを導出する。なお，レンジレジスタ
１１５に記録されている値は，任意に設定することが可
能であり，または，予め定められた値とすることも可能
である。

【００４７】次に，ＬＲＵ優先度決定部１１６が，その
データの次ＬＲＵ優先度を決定する。具体的には，ＬＲ
Ｕ優先度決定部１１６は，図４に示すようなＬＲＵ優先
度テーブル１１７を参照し，ＬＲＵ優先度テーブル１１
７に記録された値に基づき，現ＬＲＵ優先度とアドレス
解析部１１４が判定したデータのプライオリティから次
ＬＲＵ優先度を決定する。ここでは，ＬＲＵ優先度テー
ブル１１７は，データのプライオリティが高い（Ｈｉｇ
ｈ）なら，現ＬＲＵ優先度にかかわらず高いＬＲＵ優先
度（＝３）を設定し，データのプライオリティが中程度
（Ｍｉｄｄｌｅ）なら，現ＬＲＵ優先度（３，２，１，
０，なし）に応じて，（３，２，１，１，１）を設定
し，データのプライオリティが低度（Ｌｏｗ）なら，現
ＬＲＵ優先度（３，２，１，０，なし）に応じて，
（３，２，１，０，０）を設定するようにしている。な
お，ＬＲＵ優先度テーブル１１７に記録されている値
は，導出方式設定部１１８によって，任意に設定するこ
とが可能である。または，予め定められた値とすること
も可能である。導出方式設定部１１８の実現方法として
は，例えばプロセッサ１３０から初期設定時もしくはプ
ログラムの起動時に値を設定する方法，あるいはキャッ
シュメモリ装置１００の実装時にＲＯＭ等を用いてＬＲ
Ｕ優先度テーブル１１７を組み込む方法などが考えられ
る。

【００４８】最後に，キャッシュ制御管理部１１２が，
上記の手順により求められたＬＲＵ優先度を持つデータ
として，そのデータをキャッシュメモリ１２０に記録
（もしくは再記録）する。

【００４９】（２）第２の実施の形態 図５は，本発明の第２の実施の形態のブロック構成図で
ある。本例では，キャッシュメモリ装置２００のキャッ
シュコントローラ２１０に，データのアドレスからデー
タのプライオリティを決定するアドレス解析部２１４
と，データのプライオリティと現ＬＲＵ優先度から次Ｌ
ＲＵ優先度を決定するＬＲＵ優先度決定部２１６を備え
る。導出方式設定部２１８は，ページテーブル２１５の
一部およびＬＲＵ優先度テーブル２１７に値を設定する
手段であり，後述するように，これに対する値の設定に
よってＬＲＵ優先度の導出方式を変えることができる。

【００５０】キャッシュ制御管理部２１２は，キャッシ
ュコントローラ２１０における主な制御を行う部分であ
り，キャッシュメモリ２２０へのデータの記録（もしく
は再記録）を制御する。キャッシュ制御管理部２１２の
内部構造は，基本的には従来のものと同様である。プロ
セッサインタフェース（プロセッサＩＦ）２１１は，プ
ロセッサ２３０とキャッシュ制御管理部２１２との間で
データおよび制御信号をやりとりするインタフェースで
あり，バスインタフェース（バスＩＦ）２１３は，シス
テムバス２４０を介して主記憶（図示省略）との間でデ
ータおよび制御信号をやりとりするインタフェースであ
る。

【００５１】データをキャッシュメモリ２２０に記録
（もしくは再記録）する際には，まず，アドレス解析部
２１４がデータのプライオリティを決定する。具体的に
は，ページテーブル２１５の各エントリには，ページの
プライオリティを示すフィールドが付与されており，ア
ドレス解析部２１４は，ページテーブル２１５を検索
し，データのアドレスに対応するページエントリのプラ
イオリティ・フィールド値をそのデータのプライオリテ
ィとする。なお，ページエントリのプライオリティ値は
任意に設定することが可能であり，または，予め定めら
れた値とすることも可能である。

【００５２】次に，ＬＲＵ優先度決定部２１６が，その
データの次ＬＲＵ優先度を決定する。具体的には，ＬＲ
Ｕ優先度決定部２１６は，図６に示すようなＬＲＵ優先
度テーブル２１７を参照し，ＬＲＵ優先度テーブル２１
７に記録された値に基づき，現ＬＲＵ優先度とアドレス
解析部２１４が判定したデータのプライオリティから次
ＬＲＵ優先度を決定する。ここでは，ＬＲＵ優先度テー
ブル２１７は，データのプライオリティが高い（Ｈｉｇ
ｈ）なら，現ＬＲＵ優先度にかかわらず高いＬＲＵ優先
度を設定し，データのプライオリティが中程度（Ｍｉｄ
ｄｌｅ）なら，現ＬＲＵ優先度（３，２，１，０，な
し）に応じて，（２，２，１，１，１）を設定し，デー
タのプライオリティが低度（Ｌｏｗ）なら，現ＬＲＵ優
先度（３，２，１，０，なし）に応じて，（１，１，
１，０，０）を設定するようにしている。なお，ＬＲＵ
優先度テーブル２１７に記録されている値は，導出方式
設定部２１８によって，任意に設定することが可能であ
る。または，予め定められた値とすることも可能であ
る。導出方式設定部２１８の実現方法としては，例えば
プロセッサ２３０から初期設定時もしくはプログラムの
起動時に値を設定する方法，あるいはキャッシュメモリ
装置２００の実装時にＲＯＭ等を用いてＬＲＵ優先度テ
ーブル２１７を組み込む方法などが考えられる。

【００５３】最後に，キャッシュ制御管理部２１２が，
上記の手順により求められたＬＲＵ優先度を持つデータ
として，そのデータをキャッシュメモリ２２０に記録
（もしくは再記録）する。

【００５４】なお，ページテーブル２１５にデータのプ
ライオリティを示すプライオリティ・フィールドを設け
るだけではなく，仮想記憶のメモリマッピングの高速化
に使用するＴＬＢ(Translation Lookaside Buffer)にも
プライオリティ・フィールドを設け，これを利用するこ
とで，同様にＬＲＵ優先度更新を高速化することが可能
である。

【００５５】（３）第３の実施の形態 図７は，本発明の第３の実施の形態のブロック構成図で
ある。本例におけるプロセッサ３３０は，その命令セッ
トにデータプリフェッチ用の命令を備えた装置である。
キャッシュメモリ装置３００のキャッシュコントローラ
３１０は，プリフェッチ命令によるアクセスか否かを識
別するプリフェッチ識別部３１４と，プリフェッチ識別
部３１４の識別結果とデータの現在のＬＲＵ優先度から
次ＬＲＵ優先度を決定するＬＲＵ優先度決定部３１６を
備える。導出方式設定部３１８は，ＬＲＵ優先度テーブ
ル３１７に値を設定する手段であり，後述するように，
これに対する値の設定によってＬＲＵ優先度の導出方式
を変えることができる。

【００５６】キャッシュ制御管理部３１２は，キャッシ
ュコントローラ３１０における主な制御を行う部分であ
り，キャッシュメモリ３２０へのデータの記録（もしく
は再記録）を制御する。キャッシュ制御管理部３１２の
内部構造は，基本的には従来のものと同様である。プロ
セッサインタフェース（プロセッサＩＦ）３１１は，プ
ロセッサ３３０とキャッシュ制御管理部３１２との間で
データおよび制御信号をやりとりするインタフェースで
あり，バスインタフェース（バスＩＦ）３１３は，シス
テムバス３４０を介して主記憶（図示省略）との間でデ
ータおよび制御信号をやりとりするインタフェースであ
る。

【００５７】データをキャッシュメモリ３２０に記録
（もしくは再記録）する際には，まず，プリフェッチ識
別部３１４が，そのデータへのアクセスがプロセッサ３
３０のプリフェッチ命令によるものなのか否かを識別す
る。具体的には，プロセッサ３３０からキャッシュメモ
リ装置３００へプリフェッチ命令によるアクセスか否か
を通知する信号線が存在し，その信号線のシグナルによ
り，プリフェッチ識別部３１４は，プリフェッチ命令に
よるアクセスか否かを識別する。

【００５８】次に，ＬＲＵ優先度決定部３１６がそのデ
ータの次ＬＲＵ優先度を決定する。具体的には，ＬＲＵ
優先度決定部３１６は，例えば図８に示すようなＬＲＵ
優先度テーブル３１７を参照し，ＬＲＵ優先度テーブル
３１７に記録された値に基づき，現ＬＲＵ優先度とプリ
フェッチ識別部３１４の識別結果から次ＬＲＵ優先度を
決定する。

【００５９】ここでは，ＬＲＵ優先度テーブル３１７
は，プリフェッチ命令のアクセスである場合には，現Ｌ
ＲＵ優先度に応じたＬＲＵ優先度（ただし，優先度なし
の場合，最低レベルの優先度＝０）を設定し，プリフェ
ッチ命令のアクセスではない場合には，現ＬＲＵ優先度
にかかわらず高いＬＲＵ優先度を設定するようにしてい
る。なお，ＬＲＵ優先度テーブル３１７に記録されてい
る値は，導出方式設定部３１８によって，任意に設定す
ることが可能である。または，予め定められた値とする
ことも可能である。導出方式設定部３１８の実現方法と
しては，例えばプロセッサ３３０から初期設定時もしく
はプログラムの起動時に値を設定する方法，あるいはキ
ャッシュメモリ装置３００の実装時にＲＯＭ等を用いて
ＬＲＵ優先度テーブル３１７を組み込む方法などが考え
られる。

【００６０】最後に，キャッシュ制御管理部３１２が，
上記の手順により求められたＬＲＵ優先度を持つデータ
として，そのデータをキャッシュメモリ３２０に記録
（もしくは再記録）する。

【００６１】（４）第４の実施の形態 図９は，本発明の第４の実施の形態のブロック構成図で
ある。本例では，キャッシュメモリ装置４００のキャッ
シュコントローラ４１０は，プロセッサ４３０に先んじ
てデータの先読みを実行するプリフェッチ制御部４１４
と，プリフェッチするデータのアドレスを決定するアド
レス予測部４１５と，データの次ＬＲＵ優先度を決定す
るＬＲＵ優先度決定部４１６とを備える。導出方式設定
部４１８は，ＬＲＵ優先度テーブル４１７に値を設定す
る手段であり，後述するように，これに対する値の設定
によって，ＬＲＵ優先度の導出方式を変えることができ
る。

【００６２】キャッシュ制御管理部４１２は，キャッシ
ュコントローラ４１０における主な制御を行う部分であ
り，キャッシュメモリ４２０へのデータの記録（もしく
は再記録）を制御する。キャッシュ制御管理部４１２の
内部構造は，基本的には従来のものと同様である。プロ
セッサインタフェース（プロセッサＩＦ）４１１は，プ
ロセッサ４３０とキャッシュ制御管理部４１２との間で
データおよび制御信号をやりとりするインタフェースで
あり，バスインタフェース（バスＩＦ）４１３は，シス
テムバス４４０を介して主記憶（図示省略）との間でデ
ータおよび制御信号をやりとりするインタフェースであ
る。

【００６３】アドレス予測部４１５は，これまでのプロ
セッサ４３０のアクセス履歴に基づき，先読みすべきデ
ータのアドレスを決定する。プリフェッチ制御部４１４
は，このアドレス予測部４１５が導き出したアドレスの
データを先読みすべきか否かを決定・実行する。

【００６４】プロセッサ４３０のアクセス，もしくは，
プリフェッチ制御部４１４のアクセスにより，データを
キャッシュメモリ４２０に記録（もしくは再記録）する
際には，ＬＲＵ優先度決定部４１６がデータの次ＬＲＵ
優先度を決定する。具体的には，ＬＲＵ優先度決定部４
１６は，図１０に示すようなＬＲＵ優先度テーブル４１
７を参照し，ＬＲＵ優先度テーブル４１７に記録された
値に基づき，現ＬＲＵ優先度とプリフェッチ制御部４１
４からのプリフェッチによるアクセスか否かを示す情報
とから，次ＬＲＵ優先度を決定する。ここでは，ＬＲＵ
優先度テーブル４１７は，プリフェッチ制御部４１４に
よるアクセスである場合には，現ＬＲＵ優先度に応じた
ＬＲＵ優先度（ただし，優先度なしの場合，最低レベル
の優先度＝０）を設定し，プリフェッチ制御部４１４に
よるアクセスではない場合には，現ＬＲＵ優先度にかか
わらず高いＬＲＵ優先度を設定するようにしている。

【００６５】なお，ＬＲＵ優先度テーブル４１７に記録
されている値は，導出方式設定部４１８によって，任意
に設定することが可能である。または，予め定められた
値とすることも可能である。導出方式設定部４１８の実
現方法としては，例えばプロセッサ４３０から初期設定
時もしくはプログラムの起動時に値を設定する方法，あ
るいはキャッシュメモリ装置４００の実装時にＲＯＭ等
を用いてＬＲＵ優先度テーブル４１７を組み込む方法な
どが考えられる。

【００６６】最後に，キャッシュ制御管理部４１２が，
上記の手順により求められたＬＲＵ優先度を持つデータ
として，そのデータをキャッシュメモリ４２０に記録
（もしくは再記録）する。

【００６７】（５）第５の実施の形態 図１１は，本発明の第５の実施の形態のブロック構成図
である。本例では，プロセッサ５３０は命令を out-of-
order で実行する投機的命令実行部５３１を備える。キ
ャッシュメモリ装置５００のキャッシュコントローラ５
１０は，特に，投機的命令実行中のアクセスか否かを識
別する投機実行識別部５１４と，次ＬＲＵ優先度を決定
するＬＲＵ優先度決定部５１６とを備える。導出方式設
定部５１８は，ＬＲＵ優先度テーブル５１７に値を設定
する手段であり，後述するように，これに対する値の設
定によって，ＬＲＵ優先度の導出方式を変えることがで
きる。

【００６８】キャッシュ制御管理部５１２は，キャッシ
ュコントローラ５１０における主な制御を行う部分であ
り，キャッシュメモリ５２０へのデータの記録（もしく
は再記録）を制御する。キャッシュ制御管理部５１２の
内部構造は，基本的には従来のものと同様である。プロ
セッサインタフェース（プロセッサＩＦ）５１１は，プ
ロセッサ５３０とキャッシュ制御管理部５１２との間で
データおよび制御信号をやりとりするインタフェースで
あり，バスインタフェース（バスＩＦ）５１３は，シス
テムバス５４０を介して主記憶（図示省略）との間でデ
ータおよび制御信号をやりとりするインタフェースであ
る。

【００６９】データをキャッシュメモリ５２０に記録
（もしくは再記録）する際には，まず，投機実行識別部
５１４が，そのデータへのアクセスがプロセッサが投機
的命令実行中に出したアクセスか否かを識別する。具体
的には，プロセッサ５３０からキャッシュメモリ装置５
００へ，投機的命令実行中であるか否かを通知する信号
線が存在し，その信号線のシグナルにより，投機実行識
別部５１４は，投機的命令実行中に生じたアクセスか否
かを判定する。

【００７０】次に，ＬＲＵ優先度決定部５１６がそのデ
ータの次ＬＲＵ優先度を決定する。具体的には，ＬＲＵ
優先度決定部５１６は，図１２に示すようなＬＲＵ優先
度テーブル５１７を参照し，ＬＲＵ優先度テーブル５１
７に記録された値に基づき，現ＬＲＵ優先度と投機実行
識別部５１４の識別結果から次ＬＲＵ優先度値を決定す
る。ここでは，ＬＲＵ優先度テーブル５１７は，投機的
命令実行中のアクセスである場合には，現ＬＲＵ優先度
に応じたＬＲＵ優先度（ただし，優先度なしの場合，最
低レベルの優先度＝０）を設定し，投機的命令実行中の
アクセスではない場合には，現ＬＲＵ優先度にかかわら
ず高いＬＲＵ優先度を設定するようにしている。

【００７１】なお，ＬＲＵ優先度テーブル５１７に記録
されている値は，導出方式設定部５１８によって，任意
に設定することが可能である。または，予め定められた
値とすることも可能である。導出方式設定部５１８の実
現方法としては，例えばプロセッサ５３０から初期設定
時もしくはプログラムの起動時に値を設定する方法，あ
るいはキャッシュメモリ装置５００の実装時にＲＯＭ等
を用いてＬＲＵ優先度テーブル５１７を組み込む方法な
どが考えられる。

【００７２】最後に，キャッシュ制御管理部５１２が，
上記の手順により求められたＬＲＵ優先度を持つデータ
として，そのデータをキャッシュメモリ５２０に記録
（もしくは再記録）する。

【００７３】（６）第６の実施の形態 図１３は，本発明の第６の実施の形態のブロック構成図
である。本例では，キャッシュメモリ装置６００のキャ
ッシュコントローラ６１０は，アクセスの発生原因であ
るプロセッサの命令種類を識別する命令識別部６１４
と，データの次ＬＲＵ優先度を決定するＬＲＵ優先度決
定部６１６とを備える。導出方式設定部６１８は，ＬＲ
Ｕ優先度テーブル６１７に値を設定する手段であり，後
述するように，これに対する値の設定によって，ＬＲＵ
優先度の導出方式を変えることができる。

【００７４】キャッシュ制御管理部６１２は，キャッシ
ュコントローラ６１０における主な制御を行う部分であ
り，キャッシュメモリ６２０へのデータの記録（もしく
は再記録）を制御する。キャッシュ制御管理部６１２の
内部構造は，基本的には従来のものと同様である。プロ
セッサインタフェース（プロセッサＩＦ）６１１は，プ
ロセッサ６３０とキャッシュ制御管理部６１２との間で
データおよび制御信号をやりとりするインタフェースで
あり，バスインタフェース（バスＩＦ）６１３は，シス
テムバス６４０を介して主記憶（図示省略）との間でデ
ータおよび制御信号をやりとりするインタフェースであ
る。

【００７５】データをキャッシュメモリ６２０に記録
（もしくは再記録）する際には，まず，命令識別部６１
４が，データ・アクセスの起因となったプロセッサの命
令種類を識別する。具体的には，プロセッサ６３０から
キャッシュメモリ装置６００へ，プロセッサの命令種類
を通知する信号線が存在し，その信号線のシグナルによ
り，命令識別部６１４は，プロセッサ６３０の命令の種
類を識別・判定する。

【００７６】次に，ＬＲＵ優先度決定部６１６がデータ
の次ＬＲＵ優先度を決定する。具体的には，ＬＲＵ優先
度決定部６１６は，図１４に示すようなＬＲＵ優先度テ
ーブル６１７を参照し，ＬＲＵ優先度テーブル６１７に
記録された値に基づき，現ＬＲＵ優先度と命令識別部６
１４の識別結果から次ＬＲＵ優先度を決定する。

【００７７】ここでは，ＬＲＵ優先度テーブル６１７
は，命令がプリフェッチであるならば，現ＬＲＵ優先度
に応じたＬＲＵ優先度（ただし，優先度なしの場合，最
低レベルの優先度＝０）を設定し，命令がブロック転送
であるならば，比較的低いＬＲＵ優先度を設定し，それ
以外の命令であるならば，現ＬＲＵ優先度にかかわらず
高いＬＲＵ優先度を設定するようにしている。

【００７８】なお，ＬＲＵ優先度テーブル６１７に記録
されている値は，導出方式設定部６１８が，任意に設定
することが可能である。または，予め定められた値とす
ることも可能である。導出方式設定部６１８の実現方法
としては，例えばプロセッサ６３０から初期設定時もし
くはプログラムの起動時に値を設定する方法，あるいは
キャッシュメモリ装置６００の実装時にＲＯＭ等を用い
てＬＲＵ優先度テーブル６１７を組み込む方法などが考
えられる。

【００７９】最後に，キャッシュ制御管理部６１２が，
上記の手順により求められたＬＲＵ優先度を持つデータ
として，そのデータをキャッシュメモリ６２０に記録
（もしくは再記録）する。

【００８０】なお，公知技術としてプロセッサの命令セ
ットを拡張し，メモリ操作命令にレベルを付与し，その
レベルによりＬＲＵ優先度設定方法を変更する方式があ
るが，本発明では，命令セットを拡張することなく，既
存の命令種類によってＬＲＵ優先度設定方法を変更する
ものであり，前記公知技術とは異なる。

【００８１】（７）第７の実施の形態 図１５は，本発明の第７の実施の形態のブロック構成図
である。本例のシステム構成は，システムバス７４０に
より複数のプロセッサが結合されたバス結合型の並列計
算機であり，バスはスヌーピングバスで，キャッシュの
コヒーレンスプロトコルは無効化型である。キャッシュ
メモリ装置７００は，各プロセッサとシステムバス７４
０との間に位置し（またはプロセッサ内蔵でもよい），
他プロセッサノード７５０のバス要求を傍受する他プロ
セッサバス要求傍受部７１４と，次ＬＲＵ優先度を決定
するＬＲＵ優先度決定部７１６とを備える。導出方式設
定部７１８は，ＬＲＵ優先度テーブル７１７に値を設定
する手段であり，後述するように，これに対する値の設
定によって，ＬＲＵ優先度の導出方式を変えることがで
きる。

【００８２】キャッシュ制御管理部７１２は，キャッシ
ュコントローラ７１０における主な制御を行う部分であ
り，キャッシュメモリ７２０へのデータの記録（もしく
は再記録）を制御する。キャッシュ制御管理部７１２の
内部構造は，基本的には従来のものと同様である。プロ
セッサインタフェース（プロセッサＩＦ）７１１は，プ
ロセッサ７３０とキャッシュ制御管理部７１２との間で
データおよび制御信号をやりとりするインタフェースで
あり，バスインタフェース（バスＩＦ）７１３は，シス
テムバス７４０を介して主記憶（図示省略）または他プ
ロセッサノード７５０との間でデータおよび制御信号を
やりとりするインタフェースである。

【００８３】なお，自プロセッサ７３０からの要求によ
りキャッシュメモリ７２０にデータを記録（もしくは再
記録）する場合の処理は，従来行われている一般的なキ
ャッシュ制御と同様であり，通常の動作であるので説明
を省略する。

【００８４】他プロセッサノード７５０がシステムバス
７４０に出す要求は，他プロセッサバス要求傍受部７１
４が読み取る。他プロセッサバス要求傍受部７１４は，
他プロセッサノード７５０がシステムバス７４０に送出
した要求を傍受すると，その結果をＬＲＵ優先度決定部
７１６に送る。

【００８５】ＬＲＵ優先度決定部７１６は，図１６に示
すようなＬＲＵ優先度テーブル７１７を備え，ＬＲＵ優
先度テーブル７１７に記録された値に基づき，現ＬＲＵ
優先度と他プロセッサバス要求傍受部７１４からの情報
からデータの次ＬＲＵ優先度を決定する。

【００８６】ここでは，ＬＲＵ優先度テーブル７１７
は，次のように設定されている。説明を簡単にするた
め，データの要求の種類は，データの読み出し（READ)
とする。データの書き込み(WRITE) の場合も基本的に同
様である。自プロセッサ７３０と他プロセッサノード７
５０のどちらからもデータの要求がなければ，もちろん
何もしない。他プロセッサノード７５０からデータの読
み出し要求があり，そのデータを自プロセッサ７３０用
のキャッシュメモリ７２０が保持している場合，現ＬＲ
Ｕ優先度は元の値のままとする。他プロセッサノード７
５０からデータの読み出し要求があり，そのデータを自
プロセッサ７３０用のキャッシュメモリ７２０が保持し
ていない場合，そのデータをキャッシュメモリ７２０に
取り込み，そのデータの現ＬＲＵ優先度を０にする。こ
の例では，保持するデータが cleanの場合（すなわち主
記憶のデータと値が一致する場合）にもdirty の場合
（すなわち主記憶のデータと値が一致しない可能性があ
る場合）にも，次ＬＲＵ優先度は同じ値が設定される
が，ＬＲＵ優先度テーブル７１７への設定値により区別
することも可能である。データ要求が他プロセッサノー
ド７５０からではなく，自プロセッサ７３０からであれ
ば，従来と同様に，次ＬＲＵ優先度を最も高い値（＝
３）に設定する。

【００８７】もし，他プロセッサノード７５０のデータ
読み出し要求によって，データをキャッシュメモリ７２
０に記録 (再記録ではない）するのであれば，他プロセ
ッサバス要求傍受部７１４は，システムバス７４０上で
転送されるデータを読み取り，キャッシュ制御管理部７
１２は，そのデータをＬＲＵ優先度決定部７１６によっ
て上記の手順により求めたＬＲＵ優先度を持つデータと
して，キャッシュメモリ７２０に記録する。

【００８８】例えば，ＬＲＵ優先度なし (すなわち，自
キャッシュメモリ７２０上に持っていない状態）のデー
タに対して，他プロセッサノード７５０からデータの読
み出し（READ）が送出され，かつ，スヌーピングの結果
が「他 clean」 (他プロセッサがデータをclean で持っ
ていた）もしくは「他 dirty」 (他プロセッサがデータ
をdirty で持っていた）の場合には，図１６に示すよう
に，データはＬＲＵ優先度が最も低い“０”のデータと
してキャッシュメモリ７２０に記録される。なお，この
ときキャッシュメモリ７２０に記録されるデータは，シ
ステムバス７４０上を転送されているデータを他プロセ
ッサバス要求傍受部７１４が読み取ったものである。

【００８９】なお，ＬＲＵ優先度テーブル７１７に記録
されている値は，導出方式設定部７１８が，任意に設定
することが可能である。または，予め定められた値とす
ることも可能である。導出方式設定部７１８の実現方法
としては，例えばプロセッサ７３０から初期設定時もし
くはプログラムの起動時に値を設定する方法，あるいは
キャッシュメモリ装置７００の実装時にＲＯＭ等を用い
てＬＲＵ優先度テーブル７１７を組み込む方法などが考
えられる。

【００９０】

【発明の効果】以上説明したように，本発明によれば，
キャッシュメモリから追い出すデータを決めるときに使
用されるＬＲＵ優先度の値を積極的に操作することが可
能となる。例えば，使用される可能性の低いデータをキ
ャッシュメモリに記録（もしくは再記録）するときに
は，そのデータのＬＲＵ優先度を低く設定することで，
他の必要なデータがキャッシュメモリから追い出される
のを防ぐことができる。この制御は，データにアクセス
したときのＬＲＵ優先度の変更を制御することにより実
現しているため，キャッシュメモリにおけるＬＲＵ制御
のための情報の記録容量は従来と変わらず実現できる。
したがって，キャッシュメモリの容量をより有効に使う
ことが可能となり，その結果としてシステムの性能を向
上させることができる。

【図面の簡単な説明】

【図１】本発明のブロック構成例を示す図である。

【図２】本発明の動作原理を説明するための図である。

【図３】本発明の第１の実施の形態のブロック構成図で
ある。

【図４】第１の実施の形態におけるＬＲＵ優先度テーブ
ルの例を示す図である。

【図５】本発明の第２の実施の形態のブロック構成図で
ある。

【図６】第２の実施の形態におけるＬＲＵ優先度テーブ
ルの例を示す図である。

【図７】本発明の第３の実施の形態のブロック構成図で
ある。

【図８】第３の実施の形態におけるＬＲＵ優先度テーブ
ルの例を示す図である。

【図９】本発明の第４の実施の形態のブロック構成図で
ある。

【図１０】第４の実施の形態におけるＬＲＵ優先度テー
ブルの例を示す図である。

【図１１】本発明の第５の実施の形態のブロック構成図
である。

【図１２】第５の実施の形態におけるＬＲＵ優先度テー
ブルの例を示す図である。

【図１３】本発明の第６の実施の形態のブロック構成図
である。

【図１４】第６の実施の形態におけるＬＲＵ優先度テー
ブルの例を示す図である。

【図１５】本発明の第７の実施の形態のブロック構成図
である。

【図１６】第７の実施の形態におけるＬＲＵ優先度テー
ブルの例を示す図である。

【図１７】キャッシュメモリに新たにデータを記録する
場合の例を示す図である。

【図１８】プリフェッチによりキャッシュメモリの有効
性が損なわれる例を示す図である。

【図１９】プリフェッチなしでキャッシュメモリが有効
に利用される例を示す図である。

【符号の説明】

１ キャッシュメモリ装置 １０ キャッシュコントローラ １１ キャッシュ制御手段 １２ 導出方式設定手段 １３ ＬＲＵ優先度決定手段 ２０ キャッシュメモリ ３０ プロセッサ ４０ システムバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 充 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B005 JJ11 KK12 MM01 NN22 QQ02 QQ04

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ＬＲＵ方式により制御されるキャッシュ
   メモリ装置において，キャッシュメモリに新たにデータ
   を記録する際に，またはキャッシュヒットしてデータを
   再記録する際に，前記データの現在のＬＲＵ優先度，前
   記データの属性，前記データへのアクセス手段，プロセ
   ッサの状態，またはこれらのすべてもしくは一部の情報
   を用いて，次のＬＲＵ優先度を導出するＬＲＵ優先度決
   定部を備え，前記ＬＲＵ優先度決定部が決定したＬＲＵ
   優先度を持つデータとして，キャッシュメモリ内にデー
   タを記録または再記録することを特徴とするキャッシュ
   メモリ装置。
2. 【請求項２】 請求項１に記載するキャッシュメモリ装
   置において，前記ＬＲＵ優先度決定部が次のＬＲＵ優先
   度を導出するのに使用する方式を，任意に変更し，また
   は設定する導出方式設定部を備えることを特徴とするキ
   ャッシュメモリ装置。
3. 【請求項３】 請求項１または請求項２に記載するキャ
   ッシュメモリ装置において，データのアドレスからデー
   タのプライオリティを決定するアドレス解析部を備え，
   前記ＬＲＵ優先度決定部は，キャッシュメモリにデータ
   を記録または再記録する際に，少なくとも，前記アドレ
   ス解析部が出力するデータのプライオリティと，データ
   の現在のＬＲＵ優先度とを用いて，データの次のＬＲＵ
   優先度を決定することを特徴とするキャッシュメモリ装
   置。
4. 【請求項４】 請求項１または請求項２に記載するキャ
   ッシュメモリ装置において，プロセッサがプリフェッチ
   命令の機能を持つ場合に，前記プロセッサからキャッシ
   ュメモリへのアクセスが，プリフェッチ命令によるアク
   セスであるか否かを識別するプリフェッチ識別部を備
   え，前記ＬＲＵ優先度決定部は，キャッシュメモリにデ
   ータを記録または再記録する際に，少なくとも，前記プ
   リフェッチ識別部の識別結果と，データの現在のＬＲＵ
   優先度とを用いて，データの次のＬＲＵ優先度を決定す
   ることを特徴とするキャッシュメモリ装置。
5. 【請求項５】 請求項１または請求項２に記載するキャ
   ッシュメモリ装置において，プロセッサからキャッシュ
   メモリへのこれまでのアクセス履歴に基づき，プロセッ
   サが使用する可能性の高いデータのアドレスを予測し，
   そのアドレスのデータを先読みするプリフェッチ制御部
   を備え，前記ＬＲＵ優先度決定部は，キャッシュメモリ
   にデータを記録または再記録する際に，少なくとも，前
   記プリフェッチ制御部がロードしたデータであるか否か
   と，データの現在のＬＲＵ優先度とを用いて，データの
   次のＬＲＵ優先度を決定することを特徴とするキャッシ
   ュメモリ装置。
6. 【請求項６】 請求項１または請求項２に記載するキャ
   ッシュメモリ装置において，プロセッサからキャッシュ
   メモリへのアクセスを発した命令の種類を識別する命令
   識別部を備え，前記ＬＲＵ優先度決定部は，キャッシュ
   メモリにデータを記録または再記録する際に，少なくと
   も，前記命令識別部の識別結果と，データの現在のＬＲ
   Ｕ優先度とを用いて，データの次のＬＲＵ優先度を決定
   することを特徴とするキャッシュメモリ装置。
7. 【請求項７】 請求項１または請求項２に記載するキャ
   ッシュメモリ装置において，プロセッサが投機的命令実
   行機能を持つ場合に，前記プロセッサからキャッシュメ
   モリへのアクセスが，プロセッサが投機的命令実行中に
   発したアクセスであるか否かを識別する投機実行識別部
   を備え，前記ＬＲＵ優先度決定部は，キャッシュメモリ
   にデータを記録または再記録する際に，少なくとも，前
   記投機実行識別部の識別結果と，データの現在のＬＲＵ
   優先度とを用いて，データの次のＬＲＵ優先度を決定す
   ることを特徴とするキャッシュメモリ装置。
8. 【請求項８】 請求項１または請求項２に記載するキャ
   ッシュメモリ装置において，プロセッサがバス結合され
   た並列計算機である場合に，他プロセッサのバス要求を
   傍受する他プロセッサバス要求傍受部を備え，前記ＬＲ
   Ｕ優先度決定部は，他プロセッサがバスに要求を出した
   際に，少なくとも，その他プロセッサが出した要求の種
   類と，そのスヌーピングの結果と，データの現在のＬＲ
   Ｕ優先度とを用いて，データの次のＬＲＵ優先度を決定
   することを特徴とするキャッシュメモリ装置。