JPH037978B2 - - Google Patents

Description

【発明の詳細な説明】 〔本発明の技術分野〕 本発明は多重レベルの記憶階層に係り、更に詳
細に説明すれば、記憶階層の上位レベルに置かれ
たデータを制御することに係る。

〔本発明の背景〕

米国特許第3569938号に記述されている様に、
周辺システムの記憶階層は見かけ上のメモリを与
える為に長年に亘つて使用されてきた。この米国
特許は、要求時ページング・システムにキヤツシ
ユ或いはバツフア・メモリを設けると、周辺シス
テムの記憶機構が大容量を有する様に見え、しか
も通常のバツキング・メモリより高速のアクセス
能力を有する様に見える事を教示している。又こ
の米国特許は、バツキング・メモリが磁気テープ
又は磁気デイスクの如き持久性メモリであるのに
対し、キヤツシユは磁気コア・メモリの如き非持
久性メモリである事を教示する。技術が進歩した
現在では、キヤツシユとして半導体メモリを使用
する事ができる。米国特許第3839704号は、他の
形式の記憶階層を記述している。記憶階層の重要
な側面は、データの保全性（integrity）である。
即ち、中央処理ユニツト（CPU）又は他のデー
タ処理装置の如きユーザから受取られるデータ
は、正しい状態で又はエラーが存在しうるという
指示を伴なつて、供給ユニツトへ戻されねばなら
ない。この点について記憶階層の分野で普通に使
用されている技法は、上位レベルから下位レベル
（持久性メモリ）へデータを移動するとともに、
上位レベルにおけるデータを制限して他のデータ
を記憶することができるようにする、というもの
である。米国特許第4020466号は上位レベルから
下位レベルのバツキング・メモリへ変更データを
コピーすることを示し、米国特許第4077059号は
予定の条件下でコピー・バツクを強制することを
示している。このようなコピー・バツク動作は大
量のデータを対象として行なわれることがある
が、このような場合には使用ユニツトによるデー
タのアクセスが妨げられるので、記憶階層の性能
が全体として低下することになる。この問題は、
上位レベルから下位レベルへコピー・バツクする
必要があるのは変更データだけであることを教示
する、米国特許第3588839号によつて部分的に解
決された。

記憶階層は種々の形式を有する。たとえば前掲
の米国特許第3569938号では、単一のキヤツシユ
が複数の使用ユニツトをサービスしている。米国
特許第3735360号は、性能向上のために各プロセ
ツサにそれ自体のキヤツシユを設けることを示し
ている。記憶階層の性能に影響するものとして
は、キヤツシユへ予定のデータを置くために使用
されるアルゴリズム及び他の制御がある。この意
味で、米国特許第3898624号は、バツキング・メ
モリからキヤツシユへデータをフエツチするに要
する時間を、CPUで実行されているプログラム
に従つて操作員が選択し得ることを示している。
このようにして、CPUによつて必要とされるデ
ータだけをキヤツシユ、即ち記憶階層の上位レベ
ルに置くことが望まれるのである。この方式は一
層有用なデータが上位レベルの記憶位置に記憶さ
れることを許容する。これらのすべての動作は著
しく複雑である。従つて、記憶階層の最良の管理
様式を評価するために、種々の記憶階層用評価プ
ログラムが使用された。米国特許第3964028号及
び第4068304号は、これらの目標を達成するため
に記憶階層の性能をモニタすることを示してい
る。更に、データの保全性を維持しつつ最適の性
能を保証するために、種々の型式の記憶階層にお
いて多くのことがなされねばならない。記憶階層
に関する多くの作業は、CPUへ接続されたキヤ
ツシユとメイン・メモリとの組合せについて行な
われた。キヤツシユとメイン・メモリとの組合せ
について得られた諸原理は、前掲の米国特許第
3569938号で最初に示唆されたように、キヤツシ
ユ付きの周辺システムに直接的に関係している。
もちろん、過去においては磁気テープ及び磁気デ
イスクからのデータをバツフアするためにメイ
ン・メモリが使用された。即ち、メイン・メモリ
はCPUの作業メモリとして使用されただけでな
く、周辺デバイスのバツフアとしても使用された
のである。

前述の性能モニタによつて明らかになつたこと
は、データ処理全体の性能及び保全性の観点から
すれば、使用ユニツトとバツキング・メモリとの
間に設けられたキヤツシユを常時使用することは
必ずしも最良の方策ではない、ということであ
る。たとえば、米国特許第4075686号は特殊命令
によつてキヤツシユを選択的にオン（非バイパ
ス）及びオフ（バイパス）状態に切換えることを
教示している。また、バツキング・メモリは複数
のセグメントへ分割され、そのうちいくつかのセ
グメントは逐次的な入出力動作についてバイパス
された。またこの特許は、或る指令についてはキ
ヤツシユを使用していないことが望ましいことを
教示している。他の米国特許第4268907号は、デ
ータのフエツチを指定する或る指令について指示
フラグが予定の状態へセツトされることを教示し
ている。このような指示フラグが予定の状態へセ
ツトされていると、置換回路は後続する予定の指
令に応答してキヤツシユをバイパスし、かくて長
い直列データ転送の際にキヤツシユに現に記憶さ
れている多数のデータ命令の置換を防止する。他
の米国特許第4189770号は、オペランドについて
キヤツシユをバイパスするけれども、命令につい
てはキヤツシユを使用することを教示する。

いくつかの記憶階層においては、データを記憶
階層に書込むべきときに該データをキヤツシユに
及びバツキング・メモリの両方へ転送することに
よつてデータの保全性が確保されている。米国特
許第4045781号はその一例を開示している。これ
は多くの場合有効であるが、キヤツシユにおける
データ占有の割合が高くなるため、応用形態によ
つては全体的な性能が悪くなることがある。米国
特許第4173781号は、記憶階層の種々のレベル間
における一貫性を保証するためのテーブル制御シ
ステムを開示している。記憶階層の更新に関して
は、例えば米国特許第4167782号のようにキヤツ
シユの更新後にバツキング・メモリを更新するも
の、米国特許第4157586号のように記憶階層が更
新されるときにキヤツシユの更新を制御するも
の、米国特許第4084234号のようにデータがキヤ
ツシユに存在しているか又はキヤツシユ中にスペ
ースを割振られている場合には常にキヤツシユへ
の書込みを行なうようにしたもの、などが知られ
ている。データ保全のため、キヤツシユ中で変更
されたデータは、米国特許第4020466号に開示さ
れているように、バツキング・メモリなどの下位
レベルへコピー・バツクされるのが普通である。
直接アクセス記憶装置（DASD）及び電子ランダ
ム・アクセス・メモリ形のキヤツシユを含む多重
レベルの記憶階層においては、非持久性の電子ラ
ンダム・アクセス・メモリにのみデータが存在し
ているとデータ保全の点で問題があるので、持久
記憶を与えるDASDにできるだけ早くデータを書
込むのが望ましい。

〔本発明の要約〕

本発明の目的は、DASDの如きバツキング・メ
モリ及び非持久性のキヤツシユ或いはバツフア・
メモリを含む記憶階層において、データのための
スペースがキヤツシユ中に割振られていない場合
には常にバツキング・メモリへの書込みを行なう
ようにすることによつて記憶階層の性能を改善
し、更にバツキング・メモリへの書込みを促進す
るためにキヤツシユに書込まれるデータを制限す
ることにある。

本発明によれば、使用ユニツトから送られてく
る一連の記憶階層アクセス・リクエストがモニタ
され、特定のリクエストの受取りが指示される。
指示されたリクエストに応答して予定のデータが
キヤツシユから除かれ、その結果、後続する予定
のアクセス・リクエストはバツキング・メモリに
のみ記憶されているデータに向けられている。後
述する実施例においては、特定のリクエストは記
憶階層への書込み、特にバツキング・メモリのみ
への書込み、順次データの書込み、キヤツシユで
のデータ更新などに関するものである。キヤツシ
ユから除去されるべきデータは、その原因となつ
た書込みの型に従つて選択される。周辺システム
においては、一連のアクセス・リクエストによる
動作が完了した後にキヤツシユからデータを除去
するのが好ましい。普通、一連のアクセス・リク
エストは指令連鎖の形で与えられる。

一連のアクセス・リクエストは読取りリクエス
トが含まれていた場合には、対応するデータをバ
ツキング・メモリからキヤツシユへ移しておくと
（これをデータ・プロモーシヨン或いは単にプロ
モーシヨンという）、読取りヒツト率を上げるこ
とができる。従つて本発明の特定の実施態様にお
いては、記憶階層への書込みは主としてバツキン
グ・メモリで直接実行され、記憶階層からの読取
りは主としてキヤツシユで実行される。

〔実施例の説明〕

第１Ａ図において、中央処理ユニツトの如き使
用ユニツト１０は入出力接続部１１を介して、メ
モリ・デイレクタ１２を含む記憶階層に接続され
る。本実施例では、この記憶階層は周辺データ記
憶システムを構成しており、バツキング・メモリ
１４及びキヤツシユ１５を含む。バツキング・メ
モリ１４とキヤツシユ１５の間では装置接続部１
３を介してデータが転送される。使用ユニツト１
０は、スイツチ１７，１８の設定状態に従つてバ
ツキング・メモリ１４又はキヤツシユ１５を選択
的にアクセスすることができる。たとえば、スイ
ツチ１７が図示のように設定されていると、入出
力接続部１１の出力母線２０が装置入力母線２１
に結合されて、データが使用ユニツト１０からバ
ツキング・メモリ１４へ直接転送される。バツキ
ング・メモリ１４から使用ユニツト１０への直接
データ転送は、装置接続部１３の装置出力母線２
２、スイツチ１８、及び入出力接続部１１の入力
母線２３を介して行なわれる。スイツチ１７，１
８の設定状態を変えると、出力母線２０はキヤツ
シユ入力母線２４に接続され、入力母線２３はキ
ヤツシユ出力母線２５に接続される。母線２１，
２２，２４，２５はバツキング・メモリ１４とキ
ヤツシユ１５の間のデータ転送にも使用される。
好ましい実施例においては、バツキング・メモリ
１４は複数のDASDを含み、キヤツシユ１５は半
導体の電子ランダム・アクセス・メモリである。

図示の記憶階層は、バツキング・メモリ１４へ
の直接書込み及びキヤツシユ１５からのデータ読
取りを促進するために、読取ヒツト／書込ミス制
御装置２６の制御を受ける。使用ユニツト１０か
ら書込み型のアクセス・リクエストが送られてく
るとキヤツシユ１５のデイレクトリ５８が調べら
れ、キヤツシユ１５中にスペースが割振られてい
なければ、データはバツキング・メモリ１４に直
接書込まれる。DASDが使用される場合には、キ
ヤツシユ１５への書込みよりもむしろDASDへの
直接書込みを行なうのが望ましい。そうすれば、
キヤツシユ１５からバツキング・メモリ１４への
データ再書込みが不要になる。データ保全の点か
らは、できるだけ早い機会にデータを持久性メモ
リに書込むことが必要である。読取り動作によつ
てデータを使用ユニツト１０へ供給する場合に
は、できるだけ短いアクセス時間が望まれる。読
取りについては、バツキング・メモリ１４にデー
タのコピーを保持しておくことによつてデータの
保全性が確保される。従つて、読取りヒツト／書
込みミス制御装置２６は、データ読取りリクエス
トがあつたときにリクエストされたデータをキヤ
ツシユ１５から読取れるようにするため、バツキ
ング・メモリ１４にあるデータをキヤツシユ１５
へ移す。

本発明の一態様に従えば、データ書込み動作を
分析してそれに基づいてキヤツシユ１５からデー
タを除くことにより、キヤツシユ１５で書込みミ
スが生じる可能性が高くされ、従つてバツキン
グ・メモリ１４への直接書込みの割合が大きくな
る。この動作は、バツキング・メモリ１４が複数
のDASDから成つている場合に重要である。従つ
て第１Ｂ図に示したように、２９からまつてステ
ツプ３０で連鎖された一連の周辺動作が実行され
ている間、所与の型の全書込み動作がステツプ３
１で記録（tally）される。連鎖された周辺動作
が完了すると、記憶階層は記録された書込み動作
を調べる（ステツプ３２）。詳細については後述
するが、所定の型の書込み動作が記録されていな
ければ、キヤツシユ１５のデータを制限するステ
ツプ３４は実行されない。所与の型の書込み動作
が実行された後は、メモリ・デイレクタ１２がス
テツプ３４で、キヤツシユ１５に書込まれている
予定のデータのアドレス可能性をなくすことによ
つてキヤツシユ１５の内容を制限する。通常、こ
のような予定のデータは、ステツプ３１で記録さ
れた書込み動作に関係するものである。キヤツシ
ユ１５で読取りヒツトが生じる可能性を大きくす
るため、次のステツプ３６でバツキング・メモリ
１４からキヤツシユ１５へデータが移される（デ
ータ・プロモーシヨン）。

本発明におけるキヤツシユ管理制御方式は、キ
ヤツシユ読取りヒツトの可能性を小さくすること
なくキヤツシユ書込みヒツトの可能性を小さくし
得る。バツキング・メモリ１４からキヤツシユ１
５へ移されるのは、後続の読取りアクセスによつ
て参照される可能性があり且つこのような参照が
書込みのためにのみ行なわれるとは予想されない
ようなデータである。かくして、キヤツシユ１５
からの読取りが可能になる。実験によれば、いわ
ゆるライト・スルー方式を採用している記憶階層
で通常行なわれているバツキング・メモリからキ
ヤツシユへの非同期データ移動を行なわなくても
読取りヒツト率はそれ程影響されないが（改善さ
れることもある）、書込みヒツト率は減少される。
また、バツキング・メモリへの書込み時にキヤツ
シユの更新を行なわなければ、サブシステムの内
部作業負荷（キヤツシユ１５へのデータ移動）が
軽減されることも明らかである。書込みヒツト率
が小さくなつても、即ち書込みミスの可能性が大
きくなつても、記憶階層の性能が低下することは
ない。書込みミスについてはチヤネル・ビジーが
DASDアクセス回転ミスの一因となるため、書込
みミスが生じた場合には書込みヒツトのときより
も回転ミスの可能性が高い。しかしながら、これ
は、書込みヒツトに関連する二重転送（使用ユニ
ツトからキヤツシユへの転送、及びそれに続くキ
ヤツシユからDASDへの転送）が不要であつてそ
のために制御ユニツトに起因する回転ミスの可能
性が小さくなるという事実によつて相殺される。
全体的にみれば、キヤツシユの書込みヒツトの回
数が減り且つ書込みミスの回数が増えると、回転
ミスの可能性は小さくなるといえる。これは性能
の向上を意味する。

本発明はまたデータの保全性をも向上させる。
持久性のバツキング・メモリ１４に直接書込みを
行なうことにすると、使用ユニツト１０がデータ
の変更を直接制御できる。書込み誤りあるいは記
録誤りはどのようなものであつても直ちに検出さ
れる。キヤツシユ１５に書込んだ後にバツキン
グ・メモリ１４への書込みを行なうのであれば、
記録誤りが生じても、使用ユニツト１０はそれに
よるダメージに気づかない。仮りに使用ユニツト
１０が何らかの形でダメージに気づいたとして
も、誤りからの自動回復を簡単に行なう方法は現
在のところない。従つて、データ保全のために
は、バツキング・メモリ１４がデータを首尾よく
記録してしまうまで最終記録状況を与えるべきで
はない。バツキング・メモリ１４への書込みに対
してライト・スルー方式が文字通りに適用される
と、バツキング・メモリ１４及びキヤツシユ１５
は異なつたデータを有することになるが、この問
題も本発明によつて解決される。

第２図は２台のメモリ・デイレクタ１２を用い
た実施例を示しており、バツキング・メモリ１４
にDASDが使用されている。各メモリ・デイレク
タ１２に複数のチヤネル・アダプタ５０を含み、
これらのチヤネル・アダプタ５０及び複数の入出
力接続部１１を介して複数の使用ユニツト１０に
接続される。各チヤネル・アダプタ５０は、第２
図においては、チヤネル・アダプタを表わす略号
「CA」に添字「Ａ」乃至「Ｈ」を付して区別して
ある。各メモリ・デイレクタ１２はチヤネル・ア
ダプタ５０の他にプログラムされたプロセツサ５
１を含む。図には示していないが、プロセツサ５
１は処理ユニツトと、メモリ・デイレクタ１２を
働かせるためのプログラムを記憶している制御メ
モリとを含む。プロセツサ５１の構成要素として
第２図に示されているのは、周辺指令を受取つて
評価するアドレス／指令評価部（ACEと略称）
５２，ACE５２によつて評価され解続された指
令に応答して使用ユニツト１０とアドレス指定さ
れたDASD１４との間のデータ転送を制御する直
接アクセス制御部（DACと略称）５３，及びキ
ヤツシユ１５をアクセスするためのキヤツシユ・
アクセス制御部（CACと略称）５４である。
ACE５２の機能は、キヤツシユを持たない
DASDのための通常のメモリ・デイレクタでも遂
行されている。DAC５３は、上述のようなデー
タ転送を制御する他に、DASD１４自体のアクセ
ス及び制御のための装置指令をDASD１４へ送
り、更に制御メモリ（図示せず）において書込み
記録３１を生成する。DAC５３及びDAC５４
は、各々のDASD１４に対して１ビツトずつ準備
されているCDビツト２０をアクセスして、キヤ
ツシユ１５及びDASD１４の何れかがアクセスさ
れるかを調べる。キヤツシユ・ミスの場合は、
CDビツト２０はＤ状態にセツトされる。メモ
リ・デイレクタ１２とDASD１４との接続は、装
置アダプタ及びデータ・フローに関する周知の設
計技術に従つて構成されているDASD回路５５を
介して行なわれる。キヤツシユ１５は、アドレス
及びアクセス・リクエストを発生するメモリ回路
５６を介してアクセスされる。キヤツシユ１５は
大容量のランダム・アクセス・メモリ（以下シス
テム・メモリという）５７の一部である。キヤツ
シユ１５のためのデイレクトリ５８もシステム・
メモリ５７に記憶されている。デイレクトリ５８
はDASD１４のアドレス構造に基づく周知のハツ
シング方式を用いてアクセスされる。データ処理
の分野でよく知られているように、キヤツシユ１
５に記憶されている各データ単位（トラツクある
いはレコード）はデイレクトリ５８中に１つのエ
ントリを持つている。

DASD１４はストリング配置になつている。即
ち、複数のDASD１４が関連する制御装置６５
（DCA乃至DCD）を介してメモリ・デイレクタ１
２に接続される。各メモリ・デイレクタ１２と制
御装置６５との接続はいもづる式の装置接続部１
３を介して行なわれる。もちろん、星形接続等の
他の接続方式も可能である。次に、第３図のフロ
ーチヤートも参照しながら、第２図の実施例の動
作を説明する。

第３図の最初のステツプ３０における連鎖され
た周辺動作は、IBM社のシステム370，4300シリ
ーズなどの計算機に接続される周辺システムのた
めの手順に従つて遂行される。各メモリ・デイレ
クタ１２は、連鎖された周辺動作の間に生じた特
定の書込み動作を記録する（ステツプ７１）。こ
のような書込み動作にはいわゆるフオーマツト書
込みが含まれる。フオーマツト書込みは上述の計
算機で使用されている周辺指令、例えばホーム・
アドレス書込み、レコード・ゼロ書込み、カウン
ト・キー及びデータ書込みなどによつて行なわれ
る。カウント・キー及びデータの書込みによるデ
ータ更新は、CDビツト２０に従つてキヤツシユ
１５又はDASD１４で行なわれる。

２番目の型の書込み動作はキヤツシユ１５への
書込みに関するものである。即ち、指令連鎖中に
キヤツシユ１５でデータが更新される度にその事
実が記録され、その結果、連鎖された動作が完了
したときに、フオーマツト書込みを含む指令連鎖
中にキヤツシユ１５で更新されたデータが、キヤ
ツシユ１５からDASD１４へ移され、更にキヤツ
シユ１５のデータ記憶域のアドレス可能性をなく
すことによつて実質的にキヤツシユ１５から消去
され得るようになる。アドレス可能性をなくすに
は、デイレクトリ５８中の対応するエントリを消
去すればよい。更に、連鎖された動作がどのよう
なものであつても、使用ユニツト１０がいわゆる
順次ビツト（図示せず）を供給することによつて
順次データを指示していた場合には、連鎖された
動作中に更新されたすべてのデータがDASD１４
へ移され、そしてキヤツシユ１５から消去され
る。更に、キヤツシユ１５の何れかのデータ記憶
域（複数のデータ・レコードを含み得る）で２以
上のレコードが更新されると、連鎖された動作が
完了したときに、このデータ記憶域にあるデータ
がDASD１４へ移される。

以上の動作は、書込みミスを促進するために、
即ちキヤツシユ１５をアクセスすることなく
DASD１４への直接書込みを行なわせるために、
キヤツシユ１５にあるデータを制限するものであ
る。このようにして、非持久性メモリ（キヤツシ
ユ）の代りに持久性メモリ（DASD）に直接書込
むことにすると、データの保全性が確保される。

上で説明したデータ記憶域の定義は任意でよ
い。例えば、DASD１４から読取られたトラツ
ク・データのレコードを記憶し得るもの、4Kバ
イトの仮想ページの如き一定数の、データ・バイ
トを記憶し得るもの、又は他のアドレス指令可能
な記憶単位でよい。

ステツプ３０の連鎖された動作が完了すると、
分岐ルーチン３２の実行を制御するために、ステ
ツプ７１で記録された状況ビツトがメモリ・デイ
レクタ１２によつて調べられる。分岐ルーチン３
２は通常の分岐命令を用いてプロセツサ５１で実
行される。最初のステツプ７２に対応する分岐命
令は、連鎖された動作のために使用ユニツト１０
から送られてきた順次ビツトSEQ及び書込み指
令WRを調べる。DASDへの書込みであれば、論
理ステツプ７４において、DASD１４で変更され
たデータに対応するデータがキヤツシユ１５から
除かれる。前述のように、これはデイレクトリ５
８中の対応するエントリを消去することによつて
行なわれる。データはDASD１４に直接書込まれ
且つキヤツシユ１５は書込み指令を受取つていな
いので、キヤツシユ１５からDASD１４へのデー
タ移動は不要である。ステツプ７３でDASD１４
へのフオーマツト書込みFMT WRが検出された
場合にも（キヤツシユ１５は更新されていない）、
ステツプ７４が実行される。ステツプ７２及び７
３でDASD１４への書込みが検出されなければ、
ステツプ８０で、フオーマツト書込み指令が受取
られた否か及びCAC５４を介してキヤツシユ１
５への書込みが行なわれたか否かが調べられる。
キヤツシユ１５への書込みが行なわれていると、
パス８３を介してステツプ８４に進む。ステツプ
８４では、変更されたデータ（トラツク）がキヤ
ツシユ１５からDASD１４へ移され、次いでキヤ
ツシユ１５から除去される。ステツプ８１でキヤ
ツシユ１５への順次データの書込みが検出された
場合も同様である。また、キヤツシユ１５に記憶
されているトラツクにおいて変更されたレコード
の数RCDSが２以上であることがステツプ８２で
検出されると、それらのトラツクがキヤツシユ１
５から除去される。ステツプ８２までの判断結果
がすべて否定的（０）であれば、プロセツサ５１
はステツプ７１で記録された順次ビツトSEQを
調べる（ステツプ８５）。SEQ＝１で順次データ
が処理されていることを示していると、予想され
る次のアクセス・リクエストに備えて、ステツプ
８６で次にアクセスされるはずのトラツクの内容
がDASD１４からキヤツシユ１５へ移される。ス
テツプ８６が完了するか又はステツプ８５で
SEQ＝０（非順次データ）が検出されると、プロ
セツサ５１はパス８７からルーチン３６の方へ進
む。ルーチン３６は、DASD１４からキヤツシユ
１５への他の読取り型のデータ・プロモーシヨン
を実行する。即ち、データ転送の性質が異なれ
ば、キヤツシユ１５に保持されるべきデータも異
なつたものが要求されることがある。

本発明の別の態様に従えば、リクエストされた
書込みを行なうためのスペースがキヤツシユ１５
に割振られておらず、従つて書込みのためにバツ
キング・メモリ１４がアクセスされねばならない
場合には、所与の指令連鎖に関連する、バツキン
グ・メモリ１４からキヤツシユ１５へのデータ・
プロモーシヨンは禁止されるか、又はその回数が
減らされる。一般的に言うと、記憶階層に書込ま
れたデータが書込み後の短期間の間に再び参照さ
れることはめつたにない。このような参照が繰返
されるのは、記憶階層からのデータ読取りの場合
だけである。書込みをリクエストされたデータの
スペースがキヤツシユ１５に割振られていなけれ
ば、即ち書込みミスが生じた場合には、データは
直接バツキング・メモリ１４に書込まれる。書込
みミスが生じても上述の如きデータ・プロモーシ
ヨンを行なわなければ、書込みヒツト率は減少す
るが、読取りヒツト率にはそれ程の影響はない。
更に、データ・プロモーシヨンの回数が減ると、
記憶階層の作業負荷がその分だけ軽減されるの
で、記憶階層のデータ・アクセス時間が短くな
る。

以上の点に鑑みて、第３図のルーチン３６にお
ける最初のステツプ９０では、ステツプ７１で書
込み動作が記録されていたどうかが調べられる。
直前の指令連鎖において書込みが行なわれていな
ければ、メモリ・デイレクタ１２は次のステツプ
９１で、参照された最後のトラツク（LTRと略
称）についてキヤツシユ１５を調べる。指令連鎖
の完了時にキヤツシユ１５がLTRの完全なコピ
ーを持つていると、ステツプ９１からパス７５へ
の分岐が行なわれる。さもなければステツプ９４
への分岐が行なわれ、DASD１４にあるLTRの
内容がキヤツシユ１５へ移される（プロモーシヨ
ン）。ステツプ９０で書込み動作が検出されると、
データ・プロモーシヨンのための別の検査がステ
ツプ９２で実行される。ステツプ９２では、
LTRの内容がキヤツシユ１５にあるか否か、及
びそれがDASD１４にあるLTRの内容と一致し
ているか否か（即ち、キヤツシユ１５又はDASD
１４でLTRの書込みがあつたか否か）が調べら
れる。ステツプ９２での判断結果が背定的(1)であ
ればパス７５の方へ出るが、さもなければ続いて
ステツプ９４が実行される。ステツプ９４で
DASD１４にあるLTRの内容がすべてキヤツシ
ユ１５へ移されてしまうと、本発明とは関係のな
い他の目的（例えば読取り）のためのデータ・プ
ロモーシヨンがステツプ９５で実行されてもよ
い。また、ステツプ９１，９２からパス７５への
出口９６はステツプ９５への出口であつてもよ
い。パス７５は、リクエストされた動作を終らせ
ると共に次の動作に備えるためのものであつて、
本発明には関係しない。次の動作が連鎖された周
辺動作であつた場合には、第３図の各ステツプが
再び実行されることになる。

キヤツシユ１５にあるデータは、連鎖された周
辺動作（ステツプ３０）の実行中に無効化するこ
とができる。即ち、ステツプ３０と並行してステ
ツプ７４又は８４を実行する事ができる。この無
効化は基本的には書込みヒツト率を下げる事を目
的とするものであり、従来の様に読取りヒツト率
を上げる事、即ち使用ユニツト１０によつて読取
られる可能性の高いデータをキヤツシユ１５へ持
つてくる為に不必要と思われるデータをキヤツシ
ユ１５から除去する事を目的とするものではな
い。この結果、書込みミスの生じる割合が大きく
なるので、記憶階層の作業負荷（キヤツシユ１５
への書込み及びそれに続くキヤツシユ１５から
DASD１４への書込み）が軽減される。書込みミ
スは記憶階層の性能を低下させるが、記憶階層に
おいては書込みよりも読取りの回数の方がかなり
多いから、書込みミスによる性能低下はシステム
全体からみればほとんど無視できる。むしろ、書
込みミスを積極的に促進することによつてデータ
の保全性を向上させるという効果の方が重要であ
る。

DASD１４をアクセスする際の問題としては、
デイスク表面上の所望のレコード領域とヘツドと
が整列するまでの待ち時間による遅延がある。も
ちろん、キヤツシユ１５ではこのような遅延はな
い。従つて、書込みミスによつてDASD１４への
直接書込みを行なうと、キヤツシユ１５への書込
みに比べて書込み時間が長くなる。しかしなが
ら、本発明に従つてDASD１４に直接書込んだ場
合の待ち時間による遅延は、データをまずキヤツ
シユ１５に書込み、続いてキヤツシユ１５から
DASD１４へ移すという二重転送における遅延よ
りも短い。というのは、DASD１４の特定のシリ
ンダのところで一旦書込み動作を開始すると、そ
れに続く一連の書込み動作をDASD１４の回転と
同期して実行することができ、従つて待ち時間に
よる遅延が最小になるからである。

【図面の簡単な説明】

第１Ａ図は本発明に従う記憶階層の一例を示す
ブロツク図、第１Ｂ図は第１Ａ図の記憶階層にお
ける動作の流れを示すフローチヤート、第２図は
バツキング・メモリにDASDを用いた記憶階層の
一例を示すブロツク図、第３図は第２図の記憶階
層における動作の流れを示すフローチヤートであ
る。

Claims (1)

1. 【特許請求の範囲】 １ アドレス指定可能な複数の記憶域を各々有す
   る持久性のバツキング・メモリ及び非持久性のキ
   ヤツシユを備え、書込みよりも読取りの方が多く
   行われる記憶階層において、該記憶階層に対する
   書込みは主として前記バツキング・メモリで行わ
   せ、該記憶階層からの読取りは主として前記キヤ
   ツシユから行わせるために、 使用ユニツトから送られてくる一連のアクセ
   ス・リクエストをモニタし、 順次データ書込み、又は前記キヤツシユの特定
   の記憶域における複数のデータ更新を予定の書込
   みとして検出し、 前記予定の書込みが前記バツキング・メモリで
   行われた場合は前記キヤツシユ中の対応するデー
   タを無効化し、 前記予定の書込みが前記キヤツシユで行われた
   場合は前記キヤツシユに書込まれたデータを前記
   バツキング・メモリへ移した後、前記キヤツシユ
   中の該データを無効化することを特徴とする記憶
   階層制御方法。