JP2000348493A

JP2000348493A - 不揮発性メモリ回路

Info

Publication number: JP2000348493A
Application number: JP15611399A
Authority: JP
Inventors: Shinji Kotani; 信二小谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-06-03
Filing date: 1999-06-03
Publication date: 2000-12-15
Also published as: US6246608B1

Abstract

(57)【要約】（修正有）【課題】フラッシュメモリの消去動作を短時間で行う。【解決手段】２通りの閾値電圧状態を第１及び第２のデ
ータ値に対応させて情報を記憶するメモリ回路におい
て、第１の記録状態（１），（２），（５）では、各閾
値電圧が第１の基準電圧Ｖｒｅｆ１より低い又は高い状
態にあり、第２の記録状態（３），（４）では、各閾値
電圧が第１の基準電圧と異なる第２の基準電圧Ｖｒｅｆ
２より低い又は高い状態にある。第１の記録状態では、
第２の基準電圧より低い電圧範囲で、２通りの閾値電圧
が第１の基準電圧より低い又は高い状態にある。そし
て、第２の記録状態に遷移する時は、第２の基準電圧を
利用することにより、第１の記録状態にあった全てのセ
ルトランジスタが、第２の基準電圧より低い閾値電圧と
なり、実質的に第２の基準電圧に対して消去動作が行わ
れたことになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリ回
路に関し、特にフローティングゲートを有するメモリセ
ルを利用したフラッシュメモリにおいて、消去時間を短
縮することができる不揮発性メモリ回路に関する。

【０００２】

【従来の技術】フローティングゲートを有するメモリセ
ルを利用したフラッシュメモリ或いは不揮発性メモリ
は、電源がオフになっても記録情報を保持することがで
き、また、読み出し速度がハードディスクなどに比較し
て高速である。フローティングゲートを有するメモリセ
ルへのプログラム（或いは書き込み）動作では、例え
ば、フローティングゲートに電荷を注入することにより
セルトランジスタの閾値電圧を高くして、データ０を記
録する。また、消去動作では、フローティングゲートか
ら電荷を引き抜くことによりセルトランジスタの閾値電
圧を低くして、データ１を記録する。

【０００３】フローティングゲートへの電荷の注入及び
引き抜きには、一定の時間が必要であり、１つのセル毎
に電荷の注入や引き抜きを別々に行うと、データの変更
に長時間を要する。そこで、従来のメモリ回路では、プ
ログラム時は、一旦全てのメモリセルをデータ１の消去
状態にし、必要なメモリセルに対してのみ電荷を注入し
て、データ０を書き込む。上記の消去動作では、データ
１のメモリセル全てに一旦電荷を注入して、閾値電圧を
全て高い状態にし（プリプログラム）、全てのメモリセ
ルに対して同時に消去電圧を印加してデータ１の状態に
する（一括消去）。

【０００４】上記のように、フローティングゲートを有
するメモリセルを利用したフラッシュメモリ或いは不揮
発性メモリでは、プログラム動作では、必要なメモリセ
ルをデータ１からデータ０の状態にして所定の情報を記
憶し、消去状態では、全てのメモリセルをプリプログラ
ムして、一括同時消去を行い、全てデータ１の状態にす
る。

【０００５】図１は、従来のメモリの動作概略図であ
る。横軸はセル数、縦軸はセルトランジスタの閾値レベ
ル（閾値電圧）及びデータ１，０を示す。また、横軸方
向に、（１）消去状態（初期状態）、（２）１回目書
込、（３）１回目消去、（４）２回目書込、（５）２回
目消去した状態がそれぞれ示される。

【０００６】尚、図中、書込及び消去のレファレンス電
圧（基準電圧Vref）が示される。通常の回路では、セル
トランジスタの閾値電圧に対応する出力電圧が、センス
アンプで基準電圧と比較される。そして、セルトランジ
スタの閾値電圧が高い場合は、セルトランジスタの電流
値が小さく高い出力電圧が出力され、閾値電圧が低い場
合は、セルトランジスタの電流値が大きく低い出力電圧
が出力される。センスアンプ用基準電圧との対比では、
出力電圧との関係で述べる必要があるが、セルトランジ
スタの閾値電圧の高低と出力電圧の高低とが１対１に対
応するので、便宜上、本明細書では、セル内の基準電圧
Vrefを、閾値電圧に対応させた基準電圧として説明に使
用する。従って、セル内基準電圧の設定を変更すること
は、センスアンプ用基準電圧の設定を変更することと同
義である。但し、両基準電圧は、高低は対応するが、絶
対値では異なる場合もある。

【０００７】図２は、図１の動作に伴う、４×４のメモ
リアレイのデータ及び閾値レベル（閾値電圧）の遷移を
示す図である。図２（Ａ）がデータの遷移を、図２
（Ｂ）がセルトランジスタの閾値レベルの遷移をそれぞ
れ示す。図２（Ａ）の各セル内の数字は、データ「０」
「１」を示し、図２（Ｂ）の各セル内の数字は、「１」
が低い閾値レベルVth1を、「２」が高い閾値レベルVth2
をそれぞれ示す。

【０００８】初期状態（１）では、全てのセルトランジ
スタの閾値レベルが低いレベルVth1の状態であり、従っ
て、全てのセルトランジスタのデータが「１」の状態で
ある。１回目の書込では、必要なセルトランジスタに対
してフローティングゲートに電荷を注入し、その閾値レ
ベルを高いレベルVth2の状態にする。従って、一部のセ
ルでは高い閾値レベルVth2（データ０）の状態で、残り
のセルでは低い閾値レベルVth1（データ１）の状態にあ
る。

【０００９】次に、２回目の書込（４）を行う場合は、
一旦消去（３）を行う。即ち、この１回目の消去（３）
では、上記（２）の状態で低い閾値レベルVth1のままだ
ったセルに対して、個別にプリプログラムを行って全て
高い閾値レベルVth1にする。その後、全てのセルトラン
ジスタに一斉に消去電圧を印加して、フローティングゲ
ートから電荷を引き抜いて、全て低い閾値レベルVth1
（データ１）の状態にする。この状態から、２回目の書
込（４）を行って、所定のセルトランジスタに書込電圧
を印加して、フローティングゲートに電荷を注入し、高
い閾値レベルVth2（データ０）にする。

【００１０】その後、再度データの書き換えが必要にな
ると、２回目の消去（５）を上記と同様に行って、全て
のセルトランジスタを低い閾値レベルVth1（データ１）
の状態にする。

【００１１】

【発明が解決しようとする課題】上記従来例の不揮発性
メモリでは、データの書き換えを行うたびに、全てのセ
ルトランジスタ或いは、所定のセクタ内の全てのセルト
ランジスタを消去する必要がある。この消去動作は、上
記の通り、プリプログラム動作と、一斉消去動作を伴
い、長時間を要する。データの書き換えを行うたびにこ
のような長時間及び消去電力の消去動作を伴うことは、
好ましくない。例えば、デジタルカメラの画像データの
書き換えなどにおいて、かかる消去動作は、長時間を要
し、それに伴う消費電力も大きくなる。

【００１２】そこで、本発明は上記の課題を解決するこ
とを目的とする。

【００１３】更に、本発明の目的は、書き換え時の消去
動作を簡略化した不揮発性メモリ回路を提供することに
ある。

【００１４】更に、本発明の別の目的は、書き換え時の
消去動作を短時間でできるようにした不揮発性メモリ回
路を提供することにある。

【００１５】また、本発明の別の目的は、書き換え時の
消去動作に伴う消費電力を節約することができる不揮発
性メモリ回路を提供することにある。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、メモリセルの閾値電圧を
変更することにより第１及び第２の閾値電圧状態を第１
及び第２のデータ値に対応させて情報を記憶するメモリ
回路において、第１の記録状態では、前記第１及び第２
の閾値電圧が第１の基準電圧より低い又は高い状態にあ
り、第１の記録状態とは異なる第２の記録状態では、前
記第１及び第２の閾値電圧が前記第１の基準電圧と異な
る第２の基準電圧より低い又は高い状態にある。そし
て、前記第１及び第２の記録状態に応じて、第１又は第
２の基準電圧に設定される。

【００１７】上記の構成において、第１の記録状態で
は、第２の基準電圧より低い又は高い電圧範囲で、前記
第１及び第２の閾値電圧が第１の基準電圧より低い又は
高い状態にある。そして、第２の記録状態に遷移する時
は、第２の基準電圧を利用することにより、第１の記録
状態にあった全てのセルトランジスタが、第２の基準電
圧より低い又は高い閾値電圧となり、実質的に第２の基
準電圧に対して消去動作が行われたことになる。従っ
て、その消去動作は、基準電圧を変更するだけでよいの
で、動作時間は短く、消費電力も少なくて良い。

【００１８】上記の基準電圧の設定は、セルトランジス
タの閾値電圧に対応するセル内基準電圧の設定に伴い、
通常は、センスアンプ用の基準電圧の設定が行われる。

【００１９】本発明の別の実施の形態は、記録状態が３
以上存在する。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。

【００２１】図３は、本実施の形態例の動作概略図であ
る。また、図４は、図１の動作に伴う、４×４のメモリ
アレイのデータ（０または１）及び閾値電圧（Vth1〜Vt
h3のいずれかを１〜３で表示）の遷移を示す図である。
図３の横軸と縦軸は、従来例で示した図１と同じであ
り、図３の動作も図１の動作と同じである。また、図４
（Ａ）は、各メモリセルでのデータの遷移を、図４
（Ｂ）は、各メモリセルでの閾値レベル（閾値電圧）の
遷移を示す。

【００２２】図中に示される基準電圧Vref1、Vref2は、
前述と同様に、後述するセンスアンプ用基準電圧Ｖrefs
aをセルトランジスタの閾値電圧に対応させた電圧であ
る。

【００２３】図３の実施の形態例では、第１の記録状態
（図中（１）（２）（５））と、第２の記録状態（図中
（３）（４））とを有し、データの書き換えが行われる
たびに、第１の記録状態から第２の記録状態に変更さ
れ、更に第１の記録状態に変更される。その記録状態の
変更の為には、単に、セル内基準電圧Vrefを第１の基準
電圧Vref1から第２の基準電圧Ｖref2に変更、またはそ
の逆の変更が行われる。即ち、それに対応するセンスア
ンプ用基準電圧が、第１のレベルＶrefsa1から第２のレ
ベルＶrefsa2に変更、またはその逆の変更が行われる。

【００２４】図３，４の状態（１）から状態（５）まで
を順に説明する。最初の消去状態（１）では、全てのセ
ルトランジスタの閾値電圧はVth1にあり、第１の基準電
圧Vref1よりも低い領域にある。この状態は、第１の記
録状態であり、全てのセルトランジスタの閾値電圧Vth1
が第１の基準電圧Vref1より低いので、全てのセルにデ
ータ「１」が記録されて、イニシャライズされているこ
とになる。

【００２５】この最初の消去状態（１）から、所定のデ
ータ群を書き込む１回目の書込動作では、データ「０」
を書き込みたいセルトランジスタの閾値電圧を、第１の
基準電圧Vref1より高い閾値レベルVth2にする。このた
めには、セルトランジスタに後述する書込電圧を印加し
て、フローティングゲートに電荷を注入する。その結
果、１回目の書込後の状態（２）では、一部のセルトラ
ンジスタの閾値レベルVth1は、第１の基準電圧Vref1よ
りも低く、残りのセルトランジスタの閾値レベルVth2
は、第１の基準電圧Vref1よりも高くなる。

【００２６】即ち、図４（Ｂ）の斜線のセルは閾値電圧
Vth2となり、データ「０」が書き込まれたことになる。
この第１の記録状態（１）（２）では、第１の基準電圧
Vref1を利用することにより、セルのデータ「１」と
「０」を読み出すことができる。

【００２７】次に、記録されているデータと異なるデー
タ群を書き込む（２回目の書込）ためには、１回目の消
去（３）を行い、２回目の書込（４）を行う必要があ
る。従来例の消去動作では、プリプログラムを行って全
てデータ０にし、全てのセルトランジスタに一斉に消去
電圧を印加して閾値電圧を下げる。それに対して、本実
施の形態例では、１回目の消去（３）では、単にセル内
基準電圧を第１の基準電圧Vref1から第２の基準電圧Vre
f2に変更するだけで良い。即ち、それに対応するセンス
アンプ用基準電圧を第１のレベルＶrefsa1から第２のレ
ベルＶrefsa2に変更設定するだけで良い。

【００２８】即ち、図３に示される通り、１回目の書込
状態（２）における全てのセルトランジスタの閾値電圧
Vth1、Vth2よりも、第２の基準電圧Vref2が高いので、
上記の通り基準電圧を変更することにより、全てのセル
がデータ「１」の状態、即ち消去状態になる。従って、
本実施の形態例は、セルトランジスタをプリプログラム
した後、一斉に消去するという従来の消去動作よりも、
短時間で且つ低消費電力で１回目の消去動作を行うこと
ができる。

【００２９】１回目の消去状態（３）から、２回目の書
込を行う為には、データ「０」を書き込むべきセルトラ
ンジスタに書込電圧を印加し、フローティングゲートに
電荷を注入して、閾値電圧を第２の基準電圧Vref2より
高い電圧Vth3にする。その結果、第２の基準電圧Vref2
を利用することにより、データ０と１とを区別すること
ができる。この状態が、第２の記録状態になる。即ち、
図４に示される通り、状態（４）では、斜線のセルにデ
ータ「０」が記録され、その閾値電圧はVth3になってい
る。

【００３０】次に、３回目の書込を行うためには、２回
目の消去（５）を行う必要がある。本実施の形態例で
は、２回目の消去は、データ「１」を記録していたセル
トランジスタの閾値電圧を全て第２の基準電圧Vref2よ
り高くするプリプラグラムを行い、全てのセルトランジ
スタに消去電圧を印加して、閾値電圧を第１の基準電圧
Vref1より低くする。即ち、この２回目の消去動作は、
従来例と同様に、プリプログラム動作と一斉消去動作と
を伴い、消去に要する時間は、従来例と同等である。

【００３１】状態（５）は、初期の消去状態（１）と同
じであり、後の書き込みと消去動作は、上記の状態
（１）〜（５）を繰り返すことにより行われる。従っ
て、本実施の形態例では、奇数回目の消去動作は、基準
電圧の変更設定だけでよく、短時間、省電力で行うこと
ができる。しかし、偶数回目の消去動作は、プリプログ
ラムと一斉消去を行わなければならない。但し、全体と
しては、平均消去時間は短くなり、平均消費電力は少な
くなる。

【００３２】図５は、本実施の形態例におけるメモリ回
路のメモリセルアレイとセンスアンプを示す回路図であ
る。図５には、２行２列のメモリセルＭＣ00〜ＭＣ11
が、ワード線ＷＬ０、ＷＬ１とビット線ＢＬ０，ＢＬ１
との交差位置に配置される。各メモリセルは、フローテ
ィングゲートとコントロールゲートとを有するＮチャネ
ルトランジスタであり、コントロールゲートはワード線
に接続され、ドレインはビット線に接続され、ソースは
共通ソースセンスアンプＳＬに接続される。

【００３３】ワード線ＷＬは、ワードドライバＷＤによ
り駆動され、ビット線ＢＬはコラムゲートＣＧを介して
プリアンプ回路ＰＡに接続される。コラムゲートＣＧの
各トランジスタのゲートには、図示しないコラムデコー
ダからのコラム選択信号ＣＬ０，ＣＬ１が供給され、１
つのコラムゲートトランジスタが導通する。また、ソー
ス線ＳＬは、ソース線制御回路１０により電圧を制御さ
れる。

【００３４】プリアンプ回路ＰＡは、ソースが電源Vcc
に接続されゲートがグランドに接続されたＰチャネルト
ランジスタ１２と、選択されたメモリセルトランジスタ
とで構成される増幅回路であり、Ｐチャネルトランジス
タ１２は、負荷回路として動作する。プリアンプＰＡの
出力Ｖpaは、センスアンプＳＡに供給される。センスア
ンプＳＡは、ソースが共通接続されたＮチャネルトラン
ジスタ１４，１６と、負荷回路であるＰチャネルトラン
ジスタ１８と、電流源２０で構成される。トランジスタ
１４のゲートには、プリアンプＰＡの出力Ｖpaが、トラ
ンジスタ１６のゲートには、センスアンプ用基準電圧Ｖ
refsaがそれぞれ供給される。そして、例えばトランジ
スタ１６のドレイン端子から出力電圧Ｖoutが生成され
る。

【００３５】図６は、本実施の形態例におけるプリアン
プＰＡの特性図である。横軸はセル電流またはメモリセ
ルの閾値電圧Vthを、縦軸はプリアンプＰＡの出力Ｖpa
を示す。横軸の閾値電圧は、矢印方向がより低い電圧を
示す。

【００３６】図６に示される通り、メモリセルＭＣの閾
値電圧が低いレベルVth1の場合、同じワード線電圧に対
してセル電流が大きくなる。その結果、メモリセルＭＣ
と負荷回路１２とで構成されるプリアンプＰＡの出力Ｖ
pa１も低くなる。また、メモリセルＭＣの閾値電圧が上
記低いレベルVth1より高いレベルＶth2の場合、セル電
流が低下し、プリアンプＰＡの出力Ｖpa2も高くなる。
そして、更に、メモリセルＭＣの閾値電圧が上記閾値Vt
h2より高いレベルVth3になると、プリアンプＰＡの出力
Vpa3も高くなる。

【００３７】これらのプリアンプＰＡの出力Ｖpaは、セ
ンスアンプＳＡにて基準電圧Ｖrefsaと比較される。従
って、図６に示されたプリアンプ出力Ｖpa1、Ｖpa2、Ｖ
pa3の検出の為には、センスアンプＳＡの基準電圧Ｖref
saとして、Ｖrefsa1とＶrefsa2とが必要になる。

【００３８】このように、メモリセルのトランジスタの
閾値電圧Ｖthの増減と、プリアンプＰＡの出力電圧Ｖpa
の増減とは、対応する。従って、セルトランジスタの閾
値電圧Ｖthに対するセル用基準電圧Ｖref1、Ｖref2の上
下関係は、センスアンプ用基準電圧Ｖrefsa1、Ｖrefsa2
の上下関係に１対１に対応する。従って、本明細書内で
は、センスアンプ用基準電圧の設定の変更と、セル内基
準電圧の設定の変更とを、便宜上同等の意味で使用して
いる。

【００３９】図７は、本実施の形態例におけるメモリ回
路の全体構成図である。コマンドステートメント回路２
２には、外部から読み出し、プログラム、消去などのコ
マンドを供給され、それをデコードして必要な内部コマ
ンド信号を書き込み・消去制御回路２４に出力する。書
き込み・消去制御回路２４は、上記の内部コマンド信号
に応答して、メモリアレイＭＡにおけるワード線、ビッ
ト線、ソース線の電圧を制御する。

【００４０】メモリアレイＭＡは、前述の通りプリアン
プＰＡに接続され、更にプリアンプＰＡはセンスアンプ
ＳＡに接続される。センスアンプＳＡの出力は、出力回
路２６により外部に出力される。また、センスアンプＳ
Ａには、レファレンス選択回路２８とレファレンス発生
回路３０とにより生成されたセンスアンプ用基準電圧Ｖ
refsaが供給される。レファレンス選択回路２８は、現
在の記録状態を記録する記録手段を有し、その記録手段
が記憶する記録状態に応じて、レファレンス発生回路３
０が対応するセンスアンプ用基準電圧Ｖrefsaを生成す
る。また、書き込み・消去制御回路２４は、レファレン
ス選択回路２８が保持する記録状態に応じて、次の書き
込みまたは消去動作時に、その保持状態を変更する。

【００４１】図８は、レファレンス選択回路とレファレ
ンス発生回路の回路図である。レファレンス選択回路２
８は、Ｐチャネルトランジスタ３２と、セルトランジス
タと同じ構成の記録状態を保持するトランジスタ３４と
で構成される。記録用のトランジスタ３４のソースはグ
ランドに接続され、コントロールゲートは書き込み・消
去制御回路２４に接続される。書き込み・消去制御回路
２４からノードＢに書き込みパルスまたは消去パルスが
供給されることにより、記録用のトランジスタ３４の閾
値電圧が変更される。例えば、ノードＢに高い書き込み
パルスを与えて、トランジスタ２４のフローティングゲ
ートに電荷を注入して閾値電圧を高くし、ノードＢに低
い（マイナス）消去パルスを印加して、トランジスタ３
４のフローティングゲートから電荷を引き抜き閾値電圧
を低くする。

【００４２】本実施の形態例では、トランジスタ３４の
閾値電圧を低くして、第１の記録状態が記録される。そ
の状態では、ノードＡの電圧は低くなる。また、トラン
ジスタ３４の閾値電圧を高くして、第２の記録状態が記
録される。その状態では、ノードＡの電圧は高くなる。

【００４３】レファレンス発生回路３０は、２つの抵抗
Ｒと、ＣＭＯＳトランスファーゲート３６と、インバー
タ３７と、電流源３８で構成される。第１の記録状態で
は、ノードＡの電圧が低く、トランスファーゲート３６
がオフ状態になる。その結果、レファレンス発生回路３
０の負荷抵抗Ｒは１個になり、センスアンプ用基準電圧
Ｖrefsaは、低い第１のレベルＶrefsa1になる。一方、
第２の記録状態では、ノードＡの電圧が高く、トランス
ファーゲート３６がオン状態になる。その結果、レファ
レンス発生回路３０の負荷抵抗Ｒは、２個の並列回路に
なり、センスアンプ用基準電圧Ｖrefsaは、高い第２の
レベルＶrefsa2になる。

【００４４】図９は、レファレンス選択回路及びレファ
レンス発生回路の動作を示す図である。図３，４で示し
た（１）初期の消去状態、（２）１回目書込時、（３）
１回目消去時、（４）２回目書込時、（５）２回目消去
時において、それぞれ、回路内のノードＡ，Ｂ及び出力
のセンスアンプ用基準電圧Ｖrefsaの変化が示される。

【００４５】最初の消去状態（１）では、トランジスタ
３４の閾値電圧が低い状態にあり、ノードＢに読み出し
電圧のＨレベルが印加されて、選択信号であるノードＡ
はＬレベルにある。従って、生成されるセンスアンプ用
基準電圧Ｖrefsaは低い第１のレベルＶrefsa1に維持さ
れている。即ち、第１の記録状態にある。

【００４６】この状態で、１回目の書き込み（２）が行
われる場合、この基準電圧Ｖrefsa1を利用して、メモリ
セルアレイＭＡ内の所望のメモリセルへのプログラム動
作（書き込み動作）が行われ、そのセルトランジスタの
閾値電圧がセル内の基準電圧Ｖref1より高い第２の閾値
電圧Ｖth2になり、データ「０」が書き込まれる。この
書き込み動作時のプログラムベリファイ動作は、第１の
センスアンプ用基準電圧Ｖrefsa1を利用して行われる。
また、この第１の記憶状態では、第１のセンスアンプ用
基準電圧Ｖrefsa1を利用して、セルの情報が読み出され
る。

【００４７】次に、メモリセルアレイ内に別の情報を書
き込む場合は、一旦全てのセルトランジスタを消去して
データ「１」にする必要がある。そこで、１回目の消去
時（３）には、本実施の形態例では、書き込み・消去制
御回路２４が、ノードＢに書き込みパルスＰｗを印加し
て、トランジスタ３４のフローティングゲートに電荷を
注入し、閾値電圧を高くする。この書き込みパルスＰｗ
は、通常のセルトランジスタへの書き込み電圧と同じ高
い電圧Ｖppレベルのパルス信号である。その結果、選択
信号であるノードＡのレベルは、Ｈレベルになり、セン
スアンプ用基準電圧Ｖrefsaは第２のレベルＶrefsa2に
変更される。この第２のセンスアンプ用基準電圧Ｖrefs
a2に切り替えられた結果、第１の記録状態にあった全て
のセルの情報は、全てデータ「１」になり、メモリセル
アレイの全てのセルトランジスタに対して実質的に消去
動作が行われたことになる。しかも、この消去動作で
は、レファレンス選択回路２８内のトランジスタ３４へ
の電荷の注入動作だけであり、その動作時間は短く、消
費電力も少ない。

【００４８】第２の記録状態で、２回目の書き込み
（４）が行われる。この書き込み動作では、センスアン
プＳＡに第２のセンスアンプ用基準電圧Ｖrefsa2が与え
られ、所望のセルトランジスタにプログラム用パルスが
印加され、電荷がフローティングゲートに注入される。
プログラムベリファイ動作は、第２のセンスアンプ用基
準電圧Ｖrefsa2を利用して行われ、プログラム用パルス
の印加は、センスアンプＳＡの出力Ｖoutが反転するま
で継続して行われる。その結果、所望のセルトランジス
タの閾値電圧Ｖthがセル内の第２の基準電圧Ｖref2より
も高い第３の閾値電圧Ｖth3になり、データ「０」の書
き込み（プログラム）が行われる。この後の読み出し動
作も、第２のセンスアンプ用基準電圧Vrefsa2を利用し
て行われる。

【００４９】次に、再度データの書き換えが必要になる
と、２回目の消去動作（５）が行われる。この場合は、
書き込み・消去制御回路２４が、レファレンス選択回路
２８の選択信号であるノードＡのレベルを検出し、第２
の記録状態であることを検出する。この場合は、書き込
み・消去制御回路２４により、メモリセルアレイＭＡの
データ「１」のセルトランジスタに対して、書き込み動
作を行い、その閾値電圧をセル内の第２の基準電圧Ｖth
2より高くする。これは、プリプログラム動作である。
その後、ノードＢに消去パルスＰｅを印加し、トランジ
スタ３４の閾値電圧を低くし、センスアンプ用基準電圧
Ｖrefsaを第１のレベルＶrefsa1にし、それを基準にし
て、全てのセルトランジスタに消去パルスを印加し、閾
値電圧をセル内の第１の基準電圧Ｖref1より低くする。
これにより、全てのセルトランジスタの閾値電圧が第１
のレベルＶth1になり、全てデータ「１」の状態にな
る。この結果、第１の記録状態になる。

【００５０】図１０は、書き込みコマンドに対するメモ
リ回路内の動作を説明するフローチャート図である。書
き込みコマンドが図７に示したコマンド・ステートメン
ト回路２２に供給されると（Ｓ２）、書き込み・消去制
御回路２４が、メモリセルアレイＭＡに対して、書き込
み制御を行う（Ｓ４）。書き込み制御は、具体的には、
ソース線電位をグランドにし、ビット線電位をＨレベル
にし、更に、ワード線に高電位Ｖppの書き込みパルス印
加可能な状態にする。

【００５１】そして、所望のメモリセルに対して、書き
込みパルスを印加して、書き込み動作を行う（Ｓ６）。
所定の期間、書き込みパルスを印加した後に、プリアン
プＰＡの出力Ｖpaと設定されたセンスアンプ用基準電圧
Ｖrefsaとの比較を、センスアンプＳＡで行い、セルト
ランジスタの閾値電圧が基準電圧Ｖthを越えたか否かの
プログラムベリファイ（書き込みベリファイ）を行う。
上記のプログラムベリファイで、データ「０」を書き込
みたいセルトランジスタが全てパスするまで、上記の動
作が繰り返される。

【００５２】図１１は、消去コマンドに対するメモリ回
路内の動作を説明するフローチャート図である。消去コ
マンドがコマンド・ステータス回路２２に供給されると
（Ｓ１２）、書き込み・消去制御回路２４は、最初に、
レファレンス選択回路２８内の選択信号であるノードＡ
のレベルをチェックする（Ｓ１４）。

【００５３】ノードＡのレベルがＬレベルである場合
は、第１の記録状態であるので、そのときの消去動作
は、レファレンス選択回路２８内のトランジスタ３４に
書き込み動作を行うだけである。従って、書き込み・消
去制御回路２４は、トランジスタ３４に対して書き込み
制御を行い（Ｓ１６）、トランジスタ３４のノードＢに
書き込みパルスＰｗを印加して、閾値電圧を高くする。
その結果、レファレンス発生回路３０により生成される
センスアンプ用基準電圧Ｖrefsaは、第２のレベルＶref
sa2に切り替えられる（Ｓ１８）。これにより、全ての
セルトランジスタは、データ「１」が書き込まれた状態
になり、実質的に全面消去状態になる。これで、第２の
記録状態になる。

【００５４】一方、ノードＡのレベルがＨレベルである
場合は、第２の記録状態であるので、そのときの消去動
作は、従来例と同様に、プリプログラムを行って全ての
セルをデータ「０」に一旦プログラムし、全面消去パル
スを印加して、消去ベリファイを行う。即ち、プリプロ
グラム動作（Ｓ２０）は、図１０の書き込み動作と同様
であり、それにより、データ「１」のメモリセルに書き
込みを行いデータ「０」にする。

【００５５】次に、書き込み・消去制御回路２４は、消
去制御を行う（Ｓ２２）。そして、レファレンス選択回
路２８内のトランジスタ３４に消去パルスＰｅを印加し
て、トランジスタの閾値電圧を低くし、ノードＡをＬレ
ベルにする。その結果、センスアンプ用基準電圧は、第
１の基準電圧Ｖrefsa1になる。そして、更に、メモリセ
ルアレイＭＡに対して消去制御を行う（Ｓ２６）。具体
的には、ビット線をフローティング、共通ソース線をVc
cにし、ワード線に負の消去パルスを印加可能な状態に
する。そして、メモリ消去動作で、実際にワード線に負
の消去パルスを全セルトランジスタに一斉に所定時間印
加する（Ｓ２８）。

【００５６】所定時間負の消去パルスを印加した後に、
プリアンプＰＡの出力Ｖpaを第２のセンスアンプ用基準
電圧Ｖrefsa1とセンスアンプＳＡにより比較され、出力
Ｖoutがデータ「１」のレベルになったか否かの消去ベ
リファイを行う（Ｓ３０，Ｓ３２）。全てのセルトラン
ジスタの記憶データが「１」になると、消去動作が終了
する。

【００５７】以上の様に、消去動作コマンドに応答し
て、奇数番目は単にトランジスタ３４への消去動作を行
うだけであり、偶数番目は従来例と同様の消去動作を行
う。従って、平均すると消去動作時間が短く、消費電力
も少ない。

【００５８】図１２は、第２の実施の形態例におけるメ
モリ回路の動作概念図である。図１２は、図３に対応す
る図であり、第１の実施の形態例では２つの記録状態を
有するのに対して、第２の実施の形態例では、４つの記
録状態を有する。従って、セル内基準電圧Ｖrefは、４
つのレベルＶref1〜Ｖref4が設定され、それに対応し
て、センスアンプ用基準電圧Ｖrefsa１〜Ｖrefsa4が設
定され、適宜選択、切り替えられる。

【００５９】図１２に左から、最初の消去状態では、基
準電圧Ｖref1に設定され、全てのセルトランジスタの閾
値電圧はそれより低いＶth1にある。書き込み１が行わ
れると、所望のセルトランジスタの閾値電圧がＶth2と
第１の基準電圧Ｖref1よりも高くなる。ここまでが、第
１の記録状態である。この状態では、レファレンス発生
回路が、第１のセル内基準電圧Ｖref1に対応する第１の
センスアンプ用基準電圧Ｖrefsa1を生成する。

【００６０】次に、消去１が行われると、レファレンス
選択回路２８内のメモリトランジスタの記録状態が変更
され、レファレンス発生回路３０は、第２のセル内基準
電圧Ｖref2に対応する第２のセンスアンプ用基準電圧Ｖ
refsa2を出力する。その結果、全てのセルトランジスタ
の閾値電圧Vth1,Vth2は、基準電圧Ｖref2より低くな
り、全てデータ「１」の状態になる。この消去動作は短
時間で、省電力である。そして、書き込み２では、所望
のセルトランジスタの閾値電圧が第３の閾値電圧Ｖth3
に変更される。第３の閾値電圧Ｖth3は、第２のセル内
基準電圧Ｖref2よりも高い。この状態が、第２の記録状
態である。

【００６１】更に、消去２では、第３のセンスアンプ用
基準電圧Ｖrefsa3に変更される。そして、書き込み３で
は、所望のセルトランジスタの閾値電圧が第３のセル内
基準電圧Vref3よりも高い第４の閾値電圧Ｖth4にされ
る。この状態が第３の記録状態である。更に、消去３及
び書き込み４も同様の動作であり、この状態が第４の記
録状態である。

【００６２】最後に、消去４では、センスアンプ用基準
電圧が第４のレベルＶrefsa4にあるので、メモリセルア
レイに対して、プリプログラムと全面消去が行われ、セ
ンスアンプ用基準電圧が第１のレベルＶrefsa1に切り替
えられる。

【００６３】以上、第２の実施の形態例では、４つの記
録状態を有するが、この記録状態の数は、任意の複数で
あり、３つの記録状態或いは５以上の記録状態であって
もよい。

【００６４】図１３は、第２の実施の形態例におけるレ
ファレンス選択回路及びレファレンス発生回路の回路図
である。第２の実施の形態例では、４つの記録状態を有
するので、レファレンス選択回路２８には、３セットの
Ｐチャネルトランジスタと記憶用トランジスタからなる
回路が設けられる。即ち、記憶用トランジスタ３４２，
３４３，３４４の３つのトランジスタを有する。また、
それに対応して、レファレンス発生回路３０は、スイッ
チＳＷ２，ＳＷ３，ＳＷ４が設けられ、４つの並列の負
荷抵抗Ｒが設けられる。

【００６５】第１の記録状態では、記憶用トランジスタ
３４２，３４３，３４４は全て低い閾値電圧レベルにあ
り、選択信号Ａ２，Ａ３，Ａ４は全てＬレベルにある。
従って、レファレンス発生回路３０は、第１のセンスア
ンプ用基準電圧Ｖrefsa1を生成する。第２の記録状態で
あは、記憶用トランジスタ３４２の閾値電圧が高くな
り、選択信号Ａ２，Ａ３，Ａ４は、（Ｈ，Ｌ，Ｌ）とな
り、レファレンス発生回路３０は、第１のレベルより高
い第２のセンスアンプ用基準電圧Ｖrefsa2を生成する。

【００６６】更に、第３の記録状態では、記憶用トラン
ジスタ３４３の閾値電圧も高くなり、選択信号Ａ２，Ａ
３，Ａ４は、（Ｈ，Ｈ，Ｌ）となり、レファレンス発生
回路３０は、第２のレベルより更に高い第３のセンスア
ンプ用基準電圧Ｖrefsa3を生成する。そして、第４の記
録状態では、全ての記録用トランジスタの閾値電圧が高
くなり、選択信号Ａ２，Ａ３，Ａ４は、（Ｈ，Ｈ，Ｈ）
となり、レファレンス発生回路３０は、第３のレベルよ
り更に高い第４のセンスアンプ用基準電圧Ｖrefsa4を生
成する。最後に、第４の記録状態から第１の記録状態に
切り替えられる場合は、全ての記録用トランジスタ３４
２，３４３，３４４の閾値電圧を元の低いレベルにし、
スイッチＳＷ２乃至ＳＷ４を全てオフにして、第１のセ
ンスアンプ用基準電圧Ｖrefsa1が生成される。

【００６７】図１４は、第３の実施の形態例における動
作原理図である。第３の実施の形態例は、１つのメモリ
セルに多値、例えば４値のデータが記憶される場合に、
本発明の原理を適用した例である。即ち、ある記録状態
では、３つのセル内基準電圧Ｖrefが設定され、１つの
セルトランジスタの閾値電圧が４種類の状態を有する。

【００６８】その場合、初期状態の消去０では、全ての
セルトランジスタの閾値電圧がＶth1にあり、第１のセ
ル内基準電圧群４１（Vref1,Vref2,Vref3）の最小基準
電圧Ｖref1よりも低くされている。従って、全てのセル
はデータ「１１」を記憶する。そして、書き込み１で
は、所望のセルトランジスタの閾値電圧を、第２〜第４
の閾値電圧Vth2〜Ｖref4のいずれかにする。その書き込
みベリファイレベルは、第１のセル内基準電圧群４１に
対応する図示しない第１のセンスアンプ用基準電圧群Vr
efsa1〜Ｖrefsa3が利用される。その結果、セルにはデ
ータ「１１」「１０」「０１」「００」のいずれかが記
録される。

【００６９】次に、消去１では、センスアンプ用基準電
圧が、第２のセル内基準電圧群４２（Ｖref4〜Ｖref6）
に対応するセンスアンプ用基準電圧群にに変更される。
その結果、全てのセルトランジスタの閾値電圧は、第２
のセル内基準電圧群の最小基準電圧Ｖref4よりも低くな
り、データ「１１」の状態になる。その後の、書き込み
２では、所望のセルトランジスタの閾値電圧が、第５〜
第７の閾値電圧Vth5〜Vth7のいずれかにされる。その書
き込みベリファイレベルは、第２のセル内基準電圧群４
２に対応する図示しない第２のセンスアンプ用基準電圧
群Vrefsa4〜Ｖrefsa6が利用される。

【００７０】更に、消去２、書き込み３でも同様の動作
になる。従って、消去１，２では、短時間、省電力で消
去動作が行われる。最後の消去３では、プリプログラム
動作が行われ、全てのセル閾値電圧がＶth10にされた
後、第３の基準電圧群４３から第１の基準電圧群４１に
戻され、全面消去動作が行われる。

【００７１】以上の様に、多値メモリの場合でも、本発
明を適用することができ、消去動作を短時間で、省電力
で実現することができる。

【００７２】図１５は、第４の実施の形態例におけるメ
モリ回路の構成を示す図である。本実施の形態例では、
メモリセルアレイＭＡが複数のセクタSEC0〜SECnに分け
られ、セクタ単位で書き込み、消去が行われる。デジタ
ルカメラの記録媒体などに利用されるフラッシュメモリ
は、かかるセクタ単位での書き込み、消去動作が行われ
る。

【００７３】メモリセルアレイＭＡを複数のセクタに分
けた結果、セクタ・デコーダ５０が設けられ、セクタ選
択信号がメモリセルアレイに供給される。また、各セク
タ毎に、プリアンプPA0〜PAn、センスアンプSA0〜SAn、
レファレンス選択及び発生回路300〜30nが設けられる。
そして、セクタ・デコーダ５０が生成するセクタ選択信
号は、センスアンプ、レファレンス選択及び発生回路に
も供給される。

【００７４】プリアンプPA0〜PAn及びセンスアンプSA0
〜SAnは、それぞれ図５に示した回路と同等である。ま
た、レファレンス選択及び発生回路300〜30nは、２階層
の構成であれば、図８に示した回路と同等の構成であ
る。それぞれのレファレンス選択及び発生回路300〜30n
は、対応するセクタの記録状態を記憶する。そして、そ
の記録状態に応じたセンスアンプ用基準電圧Ｖrefsaを
生成し、対応するセンスアンプSA0〜SAnに供給する。

【００７５】書き込み・消去制御回路２４は、選択され
たセクタの書き込み、消去動作を制御し、必要な書き込
み電圧、消去電圧を供給する。また、書き込み・消去制
御回路２４は、選択されたセクタに対応するレファレン
ス選択及び発生回路300〜30nの記録用トランジスタへの
書き込み、消去の制御を行う。その場合、それぞれの記
録状態に応じて、書き込み・消去制御回路２４は、記録
用トランジスタに書き込むを行うか、消去を行うかの制
御も行う。

【００７６】第４に実施の形態例に、前述の第２及び第
３の実施の形態例を適用することも可能である。即ち、
各セクタ単位で、４つの記録状態を持ったり、各セクタ
単位で多値データを記録したりしても良い。

【００７７】以上、本発明の保護範囲は、上記の実施の
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。

【００７８】

【発明の効果】以上、本発明によれば、フローティング
ゲートを有するメモリ回路において、消去動作の時間を
短縮し、消費電力を節約することができる。

【図面の簡単な説明】

【図１】従来のメモリの動作概略図である。

【図２】図１の動作に伴う、４×４のメモリアレイのデ
ータ及び閾値レベル（閾値電圧）の遷移を示す図であ
る。

【図３】本実施の形態例の動作概略図である。

【図４】図３の動作に伴う、４×４のメモリアレイのデ
ータ及び閾値レベル（閾値電圧）の遷移を示す図であ
る。

【図５】本実施の形態例におけるメモリ回路のメモリセ
ルアレイとセンスアンプを示す回路図である。

【図６】本実施の形態例におけるプリアンプＰＡの特性
図である。

【図７】本実施の形態例におけるメモリ回路の全体構成
図である。

【図８】レファレンス選択回路とレファレンス発生回路
の回路図である。

【図９】レファレンス選択回路及びレファレンス発生回
路の動作を示す図である。

【図１０】書き込みコマンドに対するメモリ回路内の動
作を説明するフローチャート図である。

【図１１】消去コマンドに対するメモリ回路内の動作を
説明するフローチャート図である。

【図１２】第２の実施の形態例におけるメモリ回路の動
作概念図である。

【図１３】第２の実施の形態例におけるレファレンス選
択回路及びレファレンス発生回路の回路図である。

【図１４】第３の実施の形態例における動作原理図であ
る。

【図１５】第４の実施の形態例におけるメモリ回路の構
成を示す図である。

【符号の説明】

Vth セルトランジスタの閾値電圧 Vref セル用基準電圧 Vrefsa センスアンプ用基準電圧ＭＡメモリセルアレイＭＣメモリセル、セルトランジスタＰＡプリアンプＳＡセンスアンプ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 17/00 ６４１

Claims

【特許請求の範囲】

【請求項１】メモリセルの閾値電圧を変更することによ
り、第１及び第２の閾値電圧状態を第１及び第２のデー
タ値に対応させて情報を記憶するメモリ回路において、第１の記録状態では、前記第１及び第２の閾値電圧が第
１の基準電圧より低い又は高い状態にあり、第１の記録
状態とは異なる第２の記録状態では、前記第１及び第２
の閾値電圧が前記第１の基準電圧と異なる第２の基準電
圧より低い又は高い状態にあり、前記第１及び第２の記録状態に応じて、前記第１又は第
２の基準電圧が設定されることを特徴とする不揮発性メ
モリ回路。
【請求項２】請求項１において、前記第１の記録状態では、前記第１及び第２の閾値電圧
が、前記第２の基準電圧より低い又は高い電圧範囲にあ
り、前記第１の記録状態から前記第２の記録状態に遷移
する時は、第１の記録状態にあった全てのセルトランジ
スタが、前記第２の基準電圧に対して消去状態になるこ
とを特徴とする不揮発性メモリ回路。
【請求項３】請求項１又は２のいずれかにおいて、更に、第３．．．第Ｎ（Ｎは３以上の整数）の記録状態
を有し、それぞれの記録状態で第３．．．第Ｎの基準電
圧が設定され、第Ｍ−１（Ｍは３以上の整数）の記録状態における第１
及び第２の閾値電圧に対応する出力電圧が、第Ｍの基準
電圧よりも高いまたは低いことを特徴とする不揮発性メ
モリ回路。
【請求項４】請求項１又は２のいずれかにおいて、それぞれの記録状態において、セルトランジスタの閾値
が更に第３．．．第Ｎ（Ｎは３以上の整数）の閾値を有
して、多値データを記録することを特徴とする不揮発性
メモリ回路。