JPH07105148B2

JPH07105148B2 - 不揮発性半導体記憶装置

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Publication number: JPH07105148B2
Application number: JP63042740A
Authority: JP
Inventors: 潔和橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-02-24
Filing date: 1988-02-24
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: JPH01217796A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は絶縁ゲート型の電界効果型トランジスタ（以下
IGFETという）を主構成要素とする不揮発性半導体記憶
装置に関し、特に電気的に書き込み消去可能な半導体記
憶装置（以下EEPROMという）に関する。

〔従来の技術〕従来のEEPROMの一例を第７図のブロック図を示す。ここ
ではアドレスにより指定されたバイトを選択するＸデコ
ーダ回路、Ｙデコーダ回路を省略している。図中、Q₁₂
はメモリーセルM₁₁，…M_n1のＹアドレスの選択用のＮチ
ャネル型エンハンスメント型IGFET（以下NE-IGFETとい
う）、メモリーセルM₁₁〜M_n1は、NE-IGFETである選択用
セルM_S11と、浮遊ゲートを持ち「０」又は「１」の情報
を記憶する記憶用セルM_M11とから構成される。Q₁₃はバ
イトのＹアドレスの選択用のNE-IGFET、M_B11…M_Bn1はバ
イトのX₁…_nアドレスの選択用のNE-IGFET、Q₁₁はアドレ
スにより選択された記憶用セルを書込む場合に導通する
書込み用のNE-IGFETである。

以後、説明を簡単にするためNE-IGFETのしきい値は全て
同一のV_TNとし、記憶用セルは、記憶された情報によ
り、「０」と定義する導通状態と「１」と定義する非導
通状態があるとする。

高速読み出しスピードが要求されるEEPROMは、第７図に
示すように、記憶用セルM_M11に記憶された情報により変
化するセンスアンプ回路12の出力SAの電圧と、基準電圧
発生回路15の出力RAの電圧V_REFと比較検出器16により比
較し、選択された記憶用セルが導通状態か非導通状態か
を検出増幅し、その結果を出力バッファ17から出力す
る。

このEEPROMは、内部に電源電圧V_CCから書込み・消去に
必要な高電圧V_PPを発生させる高電圧発生回路（チャー
ジポンプ回路）11を有しており、この出力CPの電圧は、
書込モード、消去モード時はV_PPに、読出しモード時はV
_CC、又はV_CCに近い値に設定される。コントロールゲー
ト電圧制御回路13は出力CGSの電圧が、書込みモード時
は「０」に、消去モード時はV_PPに、読出しモード時は
読出し電圧V_Rに設定される。この書込み制御回路10は書
込みモード時、記憶用セルを書込む場合は、出力WCを電
圧V_PPに、書込まない場合、消去モード時、読み出しモ
ード時は、出力WCを電圧「０」に設定する。ソース電圧
制御回路14は、出力VSの電圧を書き込みモード時はV_CC
に、消去モード時、読み出しモード時は、「０」に設定
する。

次に、メモリセルM_M11を書込み、メモリセルM_Mn1を消去
する場合について説明する。

まず、メモリセルM_M11を書き込む場合、アドレス線Y₁,X
₁を高電圧V_PPにし、出力WCがV_PPに、出力CGSが「０」
に、V_S1がV_CCに設定される。従って、トランジスタQ₁₁,
Q₁₂,M_S11,Q₁₃,M_B11が導通し、メモリセルM_M11のドレイ
ンには（V_PP−V_TN）が、ゲートには「０」が印加される
ので、浮遊ゲートに注入されていた電子はドレインに放
出される。この時メモリセルM_M11のしきい値が初期の状
態から負にシフトするので、読出しモード時、ゲート電
極に読み出し電圧V_Rが印加されるとメモリセルM_M11は導
通し、電流I_ONが流れる。

メモリセルM_Mn1を消去する場合、アドレス線Y₁，X_nをV
_PPとし、書込み制御回路10の出力WCが０に、コントロー
ルゲート電圧制御回路13の出力CGSがV_PPに、V_S1が０に
設定される。従って、トランジスタQ₁₃,M_Bn1，メモリセ
ルM_Mn1が導通し、メモリセルM_Mn1のドレインには０が、
ゲートにはV_PPが印加され、ドレインから浮遊ゲートに
電子が注入される。この時、メモリセルM_Mn1のしきい値
が初期の状態から正にシフトするので、読出しモード
時、ゲート電極に読出し電圧V_Rが印加されてもメモリセ
ルM_Mn1は非導通になる。

第２図はチャージポンプ回路11をV_PP＝19V,20V,21Vにな
るように設計した場合、書込み・消去パルス時間に対し
て、書込まれた記憶用セルのしきい値V_TM（Ｗ）、消去
された記憶用セルのしきい値V_TM（Ｅ）が各V_PPに対して
どのように変化するか示したものである。電圧V_PPが高
いほど、書込みパルス時間，消去パルス時間が長いほ
ど、しきい値の初期の値に対する変化は、大きくなる。

第８図は第７図のセンスアンプ回路12の一例のブロック
図である。Q₈はソースを電源V_CCに、ゲートとドレイン
を共通接続して出力SAとしたＰチャネル型エンハンスメ
ント型IGFET（以下PE-IGFETという）、Q₉はドレインを
出力SAに、ソースをもう一方の出力SBである反転増幅器
I₂の入力に、ゲートを反転増幅器I₂の入力に接続したNE
-IGFETである。

まず、書込まれた記憶用セルM_M11が選択された場合のセ
ンスアンプ回路12の動作を説明する。

記憶用セルM_M11に電流I_onが流れ、出力SBの電圧が下が
り、反転増幅器I₂の出力電圧が上がり、トランジスタQ₉
が導通する。出力SAの電圧は下がり、トランジスタQ₈に
流れる電流I_onに一致するところで、出力SAの電圧が平
衡する。記憶用セルM_M11に流れる電流が多いほど出力SA
の電圧は小さくなる。

書込まれた記憶用セルが選択された時のセンスアンプ回
路12の出力SAを電圧V_onとする。

次に、消去された記憶用セルM_Mn1が選択された場合のセ
ンスアンプ回路の動作を説明する。この時、セルM_Mn1は
非導通になる為、出力SBの電圧は充電されて上昇し、ト
ランジスタQ₉のゲート電圧は低下して非導通になる。従
って、出力SAの電圧は、PE-IGFETのしきい値をV_TPとす
ると（V_CC−V_TP）で平衡する。消去された記憶用セルが
選択された時のセンスアンプ回路12の出力SAを電圧V_off
とする。

第９図は第７図の基準電圧発生回路15の一例を示したブ
ロック図である。トランジスタQ₄はソースを電源V
_CCに、ゲートとドレインを共通接続して出力RAとしたPE
-IGFETでトランジスタQ₉と同一の（ゲート幅）／（ゲー
ト長）をもつ。トランジスタQ₅はドレインが出力RAに、
ソースが出力RBとして反転増幅器I₁の入力に、ゲートが
反転増幅器I₁の出力に接続され、Q₉と同一の（ゲート
幅）／（ゲート長）をもつNE-IGFET、トランジスタQ₇は
ドレインが出力RBにゲートが電源V_CCに接続されトラン
ジスタQ₁₂と同一の（ゲート幅）／（ゲート長）をもつN
E-IGFET、M₄はドレインがトランジスタQ₇のソースに、
ゲートが電源V_CCに接続され、トランジスタM_S11，…，M
_Sn1と同一の（ゲート幅）／（ゲート長）をもつNE-IGFE
T、M₅はドレインがFET M₄のソースに、ソースが接地
に、ゲートがリファレンス用読出し制御線CGRに接続さ
れたNE-IGFET（以下、リファレンスIGFETという）であ
る。

この従来の基準電圧発生回路15は、IGFETM₅の（ゲート
幅）／（ゲート長）・CGRの電圧を制御することによ
り、出力電圧V_REFを、書込まれた記憶用セルが選択され
た時のセンスアンプ回路12の出力電圧V_onと、消去され
た記憶用セルが選択された時のセンスアンプ回路12の出
力電圧V_offの間に設定することにより機能する。

次に、この基準電圧発生回路15の出力電圧（RA）V_REFの
電圧設定方法とについて述べる。

第10図はチャージポンプ回路11で決定される書込み電圧
V_PPと、書込みパルス幅t_PWにより書き込まれた記憶用セ
ルの電流電圧特性I_ceと、基準電圧発生回路15のリファ
レンスIGFETM₅に流れる電流I_REFの電流電圧特性I_R3と、
センスアンプ回路12においてはQ₈,Q₉,I₂,Q₁₂,M_S11,で構
成され、基準電圧発生回路15においてはQ₄,Q₅,I₁,Q₇,M₄
で構成される負荷回路の負荷特性L₁,L₂,L₃（以下負荷曲
線という）を示したものである。FETQ₈とQ₄,Q₉とQ₅,Q₁₂
とQ₇,M_S11とM₄は共に（ゲート幅）／（ゲート長）が同
一であり、I₂はI₁と同一の入出力特性を持つので、セン
スアンプ回路12と基準電圧発生回路15の負荷曲線とは同
一の特性を示す。

L₁はI_S1、I_R1の論理しきい値が設計値通りの場合、L₂お
よびL₃はI_S1、I_R1の論理しきい値が、しきい値のバラツ
キ、プロセス条件の変動等で設計値から負および正にシ
フトした場合の負荷曲線を示したものである。

記憶用セルM_M11〜M_Mn1は、ドレインに電子が通るトンネ
ルゲートと呼ばれる100Å程度の薄い酸化膜を有してお
り、ゲートとドレインが強く容量結合されている為、第
10図のI_ceで示すように、ドレイン電圧が増加するに伴
ないドレイン電流も増加する特性を示し、IGFETの電流
電圧特性I_R3に見られるような飽和領域は存在しない特
性をもつ。

第11図は書込まれた記憶用セルに流れる電流I_ON、リフ
ァレンスIGFETに流れる電流I_REFに対して、センスアン
プ回路12の出力電圧V_off、V_ON、基準電圧発生回路15の
出力電圧V_REFの値がどのように変化するか示した特性図
である。L_Oで示した負荷曲線は、主にFETQ₈、Q₄の（ゲ
ート幅）／（ゲート長）で決定され、センスアンプ回路
12、基準電圧発生回路15において同一の特性を持つ。

第10図において、書き込まれた記憶用セルの電流電圧特
性I_ceと、センスアンプ回路、基準電圧発生回路15の負
荷曲線L₁との交点P₁の電流値I_ON（１）が、設計値にお
ける実際に記憶用セルに流れる電流値を示し、第11図よ
り、I_ON（１）に対応するセンスアンプ回路12の出力はV
_on（１）になることが分かる。基準電圧発生回路15のリ
ファレンスIGFETM₅に流れる電流値I_REF（Ｄ）は、V_REF
＝｛V_off−V_on（１）｝/2となるように設計される。こ
のリファレンスIGFETM₅の電流電圧特性I_R3と負荷曲線L₁
の交わる点Q₁が、基準電圧発生回路15のリファレンスIG
FETM₅のドレインの設計値における平衡点である。

次に、基準電圧発生回路15およびセンスアンプ回路12の
負荷曲線L₁がL₂に変化した場合について説明する。この
場合、負荷曲線とI_ceの交点P₁がP₂に変化し、記憶用セ
ルに流れる電流I_on（１）がI_on（２）に変化するが、リ
ファレンスIGFETM₅は、飽和領域で動作しているため、
このリファレンスIGFETに流れる電流は、I_REF（Ｄ）の
ままになる。従って、センスアンプ回路の出力電圧V_on
（１）がV_on（２）に変化することになる。この時、セ
ンスアンプ回路12の出力電圧と基準電圧発生回路15の出
力電圧の差（V_REF（Ｄ）−V_on（２））が、設計値の場
合の差（V_REF（Ｄ）−V_on（１））に比べ小さくなるの
で、次段の比較検出器16で検出が困難となる。

次に、センスアンプ回路、基準電圧発生回路の負荷曲線
L₁がL₃に変化した場合について説明する。この場合、負
荷曲線とI_ceの交点P₁がP₃に変化し、記憶用セルに流れ
る電流I_on（１）がI_on（３）に変化するが、リファレン
スIGFETM₅に流れる電流は、I_REF（Ｄ）のままになり、
センスアンプ回路12の出力電圧V_on（１）がV_on（３）に
変化することになる。

この時、センスアンプ回路の出力電圧と基準電圧発生回
路の出力電圧の差（V_REF（Ｄ）−V_on（３））が、設計
値の場合の差（V_REF（Ｄ）−V_on（１））に比べ大きく
なるので、次に消去された記憶用セルが選択された時、
読出しスピードが遅くなる欠点がある。

又、M₅として、書込みも消去もしていない記憶用セルを
用いる方法もあるが、記憶用セルは100Å程度のトンネ
ルゲートを有し、EEPROMの製造中に、トンネルゲートを
通して浮遊ゲートがチャージアップされ、記憶用セルの
しきい値がチップ内でばらつくので、書込みも消去もし
ていない記憶用セルをM₅として用いることができない。

〔発明が解決しようとする課題〕

以上述べたように、従来の基準電圧発生回路15は、出力
電圧V_REFを決める電流源として、IGFETを用い、IGFETの
（ゲート幅）／（ゲート長）、IGFETのゲート電極に接
続されるリファレンス用読出し制御線の電圧を制御する
ことにより、出力電圧V_REFを、書込まれた記憶用セルが
選択された時のセンスアンプ回路12の出力電圧V_onと、
消去された記憶用セルが選択された時のセンスアンプ回
路の出力電圧V_offの中間になるように設計を行なうが、
IGFETの電流電圧特性と書込まれた記憶用セルの電流電
圧特性は、異なるので、センスアンプ回路、基準電圧発
生回路の負荷曲線が、しきい値のばらつき、プロセス条
件の変動により負にシフトすると、V_onとV_REFの差が設
計値より小さくなり、書込まれた記憶用セルが選択され
た場合、比較検出器で検出が困難になる欠点がある。

又、負荷曲線が、しきい値のバラツキ，プロセス条件の
変動により正にシフトするとV_onとV_offとの差が設計値
より大きくなり、次に消去された記憶用セルが選択され
た場合、読出しスピードが遅くなる欠点がある。又、従
来例の基準電圧発生回路は、出力電圧をチップの機能チ
ェックの段階で任意に変化することができないので、書
込まれた記憶用セルに流れる電流がチップ内でどの程度
バラツイているか推測できず、大容量のEEPROMに適さな
い欠点があった。

本発明の目的は、しきい値のバラツキやプロセス条件の
変動があっても、比較検出器が設計値通りに動作し、チ
ップの機能チェックにおいて、書込まれた記憶用セルが
選択された場合、記憶用セルに流れる電流のばらつきを
評価でき、又その評価結果から、基準電圧発生回路の出
力電圧を適正な値に設定できるようにした不揮発性半導
体記憶装置を提供することにある。

〔課題を解決するための手段〕

本発明の構成は、ディジタル信号の「０」または「１」
を記憶する複数の記憶素子と、これら記憶素子の記憶内
容に従って電圧を出力する複数のディジット線と、これ
らディジット線の電圧変化を検出するセンスアンプ回路
と、これらセンスアンプ回路の出力電圧に対応するレベ
ル判定の基準電圧を発生する基準電圧発生回路と、この
基準電圧発生回路の出力電圧と前記センスアンプの出力
電圧とを比較し出力電圧としてとり出す比較検出器とを
有する不揮発性半導体記憶装置において、前記基準電圧
発生回路が、前記記憶素子と同一の構造と同一の特性と
をもつ擬似記憶素子と、この擬似記憶素子に前記ディジ
タル信号を書込む書込み回路と、この書込み回路に供給
され前記擬似記憶素子の書込み電圧とその書込み時間と
を設定する書込み制御回路とを少くとも備え、前記擬似
記憶素子に書込まれるしきい値の絶対値を、前記記憶素
子に書込まれたのしきい値よりも低く設定することによ
り、「０」を記憶した記憶素子が選択された時の前記セ
ンスアンプ回路の出力電圧と、「１」を記憶した記憶素
子が選択された時の前記センスアンプ回路の出力電圧と
の間に設定できるようにしたことを特徴とする。

〔実施例〕

次に、本発明について図面を参照する。

第１図は本発明の一実施例に用いられる基準電圧発生回
路（15）の回路ブロック図である。図中、Q₄,Q₅,I₁は第
９図と同じであり、M₃は記憶用セルM_M11〜_Mn1と構造お
よび特性が同一のリファレンスセル（以下リファレンス
セルという）である。Ｙセレクト線Y_RおよびＸセレクト
線X_Rは、リファレンスセルＹデコーダ４およびリファレ
ンスセルＸデコーダ３に接続され、制御信号によってリ
ファレンスセルM₃が選択された時、書込み・消去モード
では電圧V_PPが読出しモードでは電圧V_PPが供給される。
また、Q₂はドレインがFETQ₅のドレインに、ゲートがＹ
セレクト線Y_Rに接続され、第９図のQ₇と同一の（ゲート
幅）／（ゲート長）を持つ選択用のNE-IGFET、M₁はドレ
インがIGFETQ₅のソースに、ゲートがＸセレクト線X_Rに
接続された選択用のNE-IGFET、Q₃は、ドレインがコント
ロールゲート電圧制御回路13の出力CGSに、ゲートがＹ
セレクト線Y_Rに接続されたNE-IGFET、M₂はドレインがIG
FETQ₃のソースに、ゲートがＸセレクト線X_Rに接続され
たNE-IGFETであり、レファレンスセルM₃は、ドレインが
IGFETM₁のソースに、ソースが（V_S）の出力V_S1にゲート
がIGFETM₂のソースに接続されている。また、チャージ
ポンプ回路２はリファレンスセルM₃を書き込む条件（V
_PP書き込みパルス時間）を決定し、書込み制御回路１は
リファレンスセルM₃を書込む時に出力WCRにV_PPが出力さ
れる。また、Q₁はドレインがチャージポンプ回路２の出
力CPRに、ソースがIGFETQ₂のドレインに、ゲートが書込
み制御回路１の出力WCRに接続され書込み用のNE-IGFET
である。

本実施例の基準電圧発生回路の出力電圧V_REFの設定方法
について述べる。

第２図に示すように、書込まれた記憶用セルのしきい値
V_Tn（Ｗ）は書込み電圧V_PPと、書き込みパルス幅t_pwに
依存する。例えば、チャージポンプ回路２を、V_PP＝20
V、t_pw＝1msになるように設計し、記憶用セルを書込む
と、第２図よりV_Tn（Ｗ）＝−4Vになることが分かる。V
_Tn（Ｗ）＝−4Vの時の記憶用セルに流れる電流の電流電
圧特性を第３図のI_ceに示され、これは第10図のI_ceと同
一である。

本実施例の基準電圧発生回路は、記憶用セルと同一の構
造と特性をもつリファレンスセルM₃を有しているので、
このリファレンスセルM₃を記憶用セルと同様な手段で書
込み、しきい値V_TMR（Ｗ）を初期状態よりも負にシフト
させ、リファレンスセルM₃に流れる電流を制御すること
により出力電圧V_REFを所望の値に設定することができ
る。

例えば、リファレンスセルM₃のしきい値V_TMR（Ｗ）をV
_TMR（Ｗ）＝−2Vに設定する場合は、第２図から第１図
に示すチャージポンプ回路２を、V_PP＝20V、t_pw＝0.1ms
又はV_PP＝19V、t_pw＝1msに設計すれば良いことが分か
る。

このように設計してリファレンスセルM₃を書き込んだ場
合のリファレンスセルに流れる電流の電流電圧特性は第
３図のI_Rのようになる。

第３図のI_Rと第10図のI_R3を比較すると、本実施例の基
準電圧発生回路は、リファレンスセルM₃を有しているの
で、I_RはI_ceと同様に、飽和領域が存在しない電流電圧
特性となる。この基準電圧発生回路を用いた場合、セン
スアンプ回路、基準電圧発生回路の負荷曲線がしきい値
のばらつき，プロセス条件の変動等で設計値から変化し
た時の、書込まれた記憶用セルが選択された場合のセン
スアンプ回路の出力電圧V_onと、基準電圧発生回路の出
力電圧V_REFとの関係を第３図、第４図を用いて説明す
る。

第４図は第11図と同様に、記憶用セル、リファレンスセ
ルに流れる電流に対する、センスアンプ回路の出力電圧
V_onと、基準電圧発生回路の出力電圧V_REFの変化を示
す。電流値が０の時のセンスアンプ回路の出力電圧は、
消去された記憶用セルが選択された場合のセンスアンプ
回路の出力電圧V_offに対応する。

（１）、負荷曲線L₁がL₂と負にシフトした場合、負荷曲
線とI_ceの交点P₁がP₂に変化し、負荷曲線とI_Rの交点R₁
がR₂に変化する。従って、記憶用セルに流れる電流I_ON
（１）がI_ON（２）に変化し、リファレンスセルに流れ
る電流I_REF（１）がI_REF（２）に変化する。この時、第
４図から、センスアンプ回路の出力V_ON（１）がV
_ON（２）に、基準電圧発生回路の出力電圧V_REF（１）が
V_REF（２）に変化することが分かる。

（２）、負荷曲線L₁がL₃と正にシフトした場合、負荷曲
線とI_ceの交点P₁がP₃に変化し、負荷曲線とI_Rの交点R₁
がR₃に変化する。従って、記憶用セルに流れる電流I_ON
（１）がI_ON（３）に変化し、リファレンスセルに流れ
る電流I_REF（１）がI_REF（３）に変化する。この時、第
４図から、センスアンプ回路の出力V_ON（１）がV
_ON（３）に、基準電圧発生回路の出力電圧V_REF（１）が
V_REF（３）に変化することが分かる。

以上説明したように、本実施例は、負荷曲線L₁がL₂のよ
うに負にシフトしても、センスアンプ回路の出力電圧V
_ONと、基準電圧発生回路の出力電圧V_REFの差（V
_REF（２）−V_ON（２））が、設定値の場合の差（V
_REF（１）−V_ON（１））に比べてその減少量が従来例よ
り小さいので、従来例の場合のように、次段の比較検出
器で書き込まれた記憶用セルが選択された場合検出が困
難になることはない。

又、負荷曲線L₁がL₃と正にシフトしても、センスアンプ
回路の出力電圧V_ONと、基準電圧発生回路の出力電圧V
_REFの差（V_REF（３）−V_ON（３））が、設計値の場合の
差（V_REF（１）−V_ON（１））に比べ増加量が従来例の
場合に比べ小さいので、従来例の場合のように、次に消
去された記憶用セルが選択されても読出し速度が遅くな
るということはない。

第５図は本発明の第２の実施例のブロック図である。本
実施例は、第１の実施例におけるチャージポンプ２の代
りに、外部端子20およびこの外部端子20にゲートとドレ
インが共通に接続されソースが出力線に接続され端子20
に電流が流れることを防止する逆流防止用のNE-IGFETQ₆
が設けられている。

本実施例において、リファレンスセルM₃を書込む方法に
ついて説明する。

第１の実施例は、チップ内部に内蔵されたチャージポン
プ回路２からの書込み電圧V_PP、書込みパルスS₁,T₁（第
６図）により、リファレンスセルM₃を書込むのである
が、本実施例は、書込み電圧と、書込みパルスとを外部
端子20で直接制御することができる。本実施例において
も、第１の実施例で述べたように、リファレンスセルM₃
のしきい値V_TMR（Ｗ）をV_TMR（Ｗ）＝−2Vに設定する場
合の例について述べる。

図においては、FERQ₆のソースがチャージポンプ回路２
の出力に対応するので、そのソース電圧が20Vになるよ
うに、第６図のパルスS₁に示すように、端子20にパルス
電圧（例えば最大値が22.5V,パルス時間が0.1ms）を加
えるか、パルスT₁に示すように、FETQ₆のソース電圧が1
9Vになるように、端子20にパルス電圧（例えば最大値が
21.5V,パルス時間が1ms）を加えれば良い。入力電圧S₁,
T₁に対しソース電圧S₂,T₂が示されている。

本実施例において、しきい値のばらつき、プロセス条件
の変動等により、負荷曲線が設計値から正，又は負にシ
フトした場合の電圧V_on,V_offの設計値からの変化は、第
１の実施例と全く同様である。

また、本実施例は、外部端子20から任意の書込み電圧、
書込みパルス時間でリファレンスセルM₃を書込み、しき
い値を変化させ、基準電圧発生回路の出力電圧を変化さ
せることができるので、本実施例をEEPROMに搭載するこ
とにより、チップの機能チェックの段階で、外部端子か
ら高電圧を印加してリファレンスセルを書込み、基準電
圧発生回路の出力電圧を変化させ、書込まれた記憶用セ
ルが正しく読出せるかどうかチェックすることにより、
書込まれた記憶用セルに流れる電流がチップ内の記憶用
セルでどのくらいバラツイているか評価でき、この評価
結果から基準電圧発生回路の出力電圧を記憶用セルに流
れる電流のバラツキを考慮して、適正な値に設定するこ
とができる。

〔発明の効果〕

以上述べたように、本発明の半導体記憶装置は、基準電
圧発生回路に記憶用セルと構造と特性が同一である擬似
記憶素子（リファレンスセル）と、書込み回路とを有し
ており、このリファレンスセルを書込み、このリファレ
ンスセルのしきい値を変化させ、このリファレンスセル
に流れる電流を制御し、基準電圧発生回路の出力電圧
を、書込まれた記憶用セルが選択された場合のセンスア
ンプ回路の出力電圧と、消去された記憶用セルが選択さ
れた場合のセンスアンプ回路の出力電圧の中間に設定す
ることができる。

従って、記憶用セルとリファレンスセルの電流電圧特性
が、共に飽和領域をもたない特性を持ち、しきい値の変
化、プロセス条件のばらつきにより、センスアンプ回
路、基準電圧発生回路の負荷曲線が設計値から変化し、
記憶用セルに流れる電流が変化し、センスアンプ回路の
出力電圧が変化しても、リファレンスセルに流れる電流
も同様に変化し、基準電圧発生回路の出力電圧も同様に
変化させることが出来る。

従って、センスアンプ回路、基準電圧発生回路の負荷曲
線が設計値から変化しても、基準電圧発生回路の出力電
圧V_REFと、書込まれた記憶用セルが選択された場合のセ
ンスアンプ回路の出力電圧V_onの差（V_REF−V_on）がほぼ
設計値通りになり、従来例の場合のように、この差が小
さくなり、次段の比較検出器で検出が困難になったり、
この差が大きくなりすぎて次に消去された記憶用セルが
選択された場合、読出し速度が遅くなるようなことはな
くなる。

【図面の簡単な説明】

第１図は本発明の一実施例中の基準電圧発生回路の回路
図、第２図は本実施例に用いられる記憶用セルの書込み
および消去時のしきい値V_Tの変動を示す波形図、第３図
は本実施例の負荷曲線，記憶用セルおよびリファレンス
セルの電流電圧特性図、第４図は本実施例の記憶用セル
の出力電圧特性図、第５図は本発明の第２の実施例の基
準電圧発生回路の回路図、第６図は第２の実施例の外部
端子に印加されるパルスの波形図、第７図は従来のEEPR
OMの一例のブロック図、第８図は第７図のセンスアンプ
の一例の回路図、第９図は第７図の基準電圧発生回路の
一例の回路図、第10図は従来例の負荷特性図，記憶用セ
ルおよびレファレンスセルの電流電圧特性図、第11図は
従来例の記憶用セルの出力電圧特性図である。 1,10……書込み制御回路、2,11……チャージポンプ回
路、３……Ｘデコード回路、４……Ｙデコード回路、12
……センスアンプ回路、13……コントロールゲート電圧
制御回路、14……ソース電圧制御回路、15……レファレ
ンス回路、16……比較検出器、17……出力バッファ、20
……外部端子、21……出力端子、I₁,I₂……インバー
タ、M₁,M₂,M₄,M₅……NE-IGFET、M₃……レファレンスセ
ル、M₁₁〜M_n1……メモリセル、M_M11……記憶用セル、M
_S11……選択用セル、Q₁……書込み用NE-IGFET、Q₂,Q₃,Q
₅〜Q₇,Q₉,Q₁₁〜Q₁₃……NE-IGFET、Q₄,Q₈……PE-IGFET

Claims

【特許請求の範囲】

【請求項１】ディジタル信号の「０」または「１」を記
憶する複数の記憶素子と、これら記憶素子の記憶内容に
従って電圧を出力する複数のディジット線と、これらデ
ィジット線の電圧変化を検出する複数のセンスアンプ回
路と、これらセンスアンプ回路の出力電圧に対応するレ
ベル判定の基準電圧を発生する基準電圧発生回路と、こ
の基準電圧発生回路の出力電圧と前記各センスアンプ回
路の出力電圧をそれぞれ比較し比較出力としてとりだす
比較検出器とを有する不揮発性半導体記憶装置におい
て、前記基準電圧発生回路が、前記記憶素子と同一の構
造と同一の特性とをもつ擬似記憶素子と、この擬似記憶
素子に前記ディジタル信号を書込む書込み回路と、この
書込み回路に供給され前記擬似記憶素子の書込み電圧と
その書込み時間とを設定する書込み制御回路とを少くと
も備え、前記擬似記憶素子に書込まれるしきい値の絶対
値を、前記記憶素子に書込まれたのしきい値よりも低く
設定することにより、前記基準電圧発生回路の基準電圧
を、前記「０」を記憶した記憶素子が選択された時のセ
ンスアンプ回路の出力電圧と、前記「１」を記憶した記
憶素子が選択された時のセンスアンプ回路の出力電圧と
の間に設定できるようにしたことを特徴とする不揮発性
半導体記憶装置。