JP2000349145A - 半導体装置 - Google Patents

半導体装置

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JP2000349145A
JP2000349145A JP2000083121A JP2000083121A JP2000349145A JP 2000349145 A JP2000349145 A JP 2000349145A JP 2000083121 A JP2000083121 A JP 2000083121A JP 2000083121 A JP2000083121 A JP 2000083121A JP 2000349145 A JP2000349145 A JP 2000349145A
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oxide film
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semiconductor device
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Kenji Sawamura
健司 澤村
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    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
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Abstract

(57)【要約】 （修正有） 【課題】 研磨工程を平均化するようなダミーのアクテ
ィブ領域を形成する。 【解決手段】 実際に素子が形成されるアクティブ領域
と、トレンチにより形成された素子分離領域と、実質的
に長方形状に形成されたダミーのアクティブ領域とを有
し、ダミーのアクティブ領域は短辺の寸法が1μm以下で
０．５μｍ以上、長辺の寸法が０．５μｍ以上となって
いることを特徴とする半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、トレンチ素子分離によりアクティブ領域
を形成する半導体装置におけるダミーのアクティブパタ
ーンに関わるものである。
【０００２】
【従来技術の説明】半導体装置における素子分離領域を
形成する技術として、トレンチによる素子分離技術が注
目されている。通常トレンチによる素子分離ではトレン
チに埋め込んだ酸化膜を化学的機械的研磨（CMP）によ
って研磨を行う。研磨工程ではそのトレンチのパターン
によって、埋め込み酸化膜の研磨速度が異なる。そこで
研磨工程における全体の研磨速度を平均化するために、
通常のアクティブが形成されない領域でも適宜、ダミー
のアクティブパターンが配置されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ダミーのアクティブパターンでは近年の微細化などに伴
い、CMPによる研磨の平均化が不十分であった。
【０００４】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体装置は実際に素子が形成されるア
クティブ領域と、トレンチにより形成された素子分離領
域と、実質的に長方形状に形成されたダミーのアクティ
ブ領域とを有し、ダミーのアクティブ領域は短辺の寸法
が1μm以下となっていることを特徴とする。
【０００５】
【発明の実施の形態】（第1の実施の形態）図1は本発明
の第1の実施の形態における、半導体装置の製造方法を
示す図である。以下図1を用いて本発明第1の実施の形態
について説明する。なお、図1に示す断面図は基本的に
ダミーのアクティブを形成する領域での断面図であり、
実際にアクティブを形成する領域ではその素子分離領域
の幅等は実際の素子パターンにあわせて行われることは
当然である。
【０００６】まず、半導体基板1上にCVD法を用いて、厚
さ2000Å程度のPAD酸化膜2を形成し、その後、同じくCV
D法により厚さ500Å〜5000Å程度の窒化膜であるSiN膜3
を形成する。(図1-A) 全面にレジストを塗布し、トレンチ形成部のパターンを
有するマスクを用いて、レジスト4をパターニングす
る。(図1-B) レジスト4をマスクとしてSiN膜3およびPAD酸化膜2をプ
ラズマエッチングにより、エッチングを行いトレンチを
形成する部分を開口する。その後さらにシリコン基板1
をエッチングしてトレンチ部5を形成する。
【０００７】この時形成されるトレンチ部は深さ2500Å
〜5000Åであり基板表面付近には角度にして70度〜90度
程度の若干のテーパ角がついた形状となっている。つま
りこのトレンチ部5は底部の幅よりも若干開口部の幅の
方が広くなっている。このようにトレンチ部5にテーパ
角を設けるのは、後の酸化膜埋め込み工程でトレンチ底
部付近にまで酸化膜が十分に埋め込まれる様にするため
である。
【０００８】ダミーのアクティブを形成する領域では、
このトレンチはダミーのアクティブの大きさに応じて形
成される。本実施の形態ではこのトレンチの幅は開口部
で0.5μm〜10μmの幅を有しており、0.5μm〜1μmおき
に形成されている。(図1-C) その後ウェハ全面に埋め込み酸化膜6を形成する。この
工程によりトレンチ部5は酸化膜6によって埋め込まれ
る。この酸化膜はHDP(High Density Plasma)-CVD法で形
成する。これは高密度のプラズマを与えながらCVD法で
膜を形成する技術であり、膜質の良い酸化膜を形成する
ことが可能である。(図1-D) 化学的機械研磨（CMP）によりトレンチ上に残存する埋
め込み酸化膜6をSiN膜3の表面まで研磨する。（図1-E） その後、SiN膜3およびPAD酸化膜2を除去してトレンチ素
子分離の形成工程を終了する。(図1-F) この段階で、トレンチ分離溝によって囲まれた領域が本
発明のダミーのアクティブ領域7となる。このダミーの
アクティブ7の形状は本発明では以下に詳細に説明する
ような規則に基づいて形成される。
【０００９】本実施の形態では、ダミーのアクティブの
形状は基本的に長方形としている。この際、長方形の短
辺に当たる部分は、その長さが0.5μm以上、1μm以下の
寸法となるようにパターニングする。長方形の長辺に当
たる部分は、その長さが少なくとも0.5μm以上となるよ
うに形成する。この上面図を模式的に図2に示す。本発
明においてダミーのアクティブパターンの辺の長さを0.
5μm以上、ダミーのアクティブの長方形における短辺の
長さを1μm以下とする理由について以下に述べる。
【００１０】まず、ダミーのアクティブの各辺の長さが
0.5μm以下である場合を仮定する。一般的に微細加工に
用いられているポジ型レジストを考えた場合、レジスト
の露光・現像工程ではレジストが露光された部分をアッ
シングによって除去する。微細なダミーのアクティブの
形状を作るためには、レジストのパターニング工程（図
1-B参照）において残存させるレジストの幅も各辺0.5μ
m以下の幅とする必要がある。しかしながら各辺が0.5μ
m以下のような微細なパターンのマスクを用いて必要な
部分以外のレジストに対し露光処理を施した場合、光の
回り込みなどの現象により露光したくない部分のレジス
トも露光してしまう場合がある。このような光の回り込
みが生じると、各辺0.5μm以下のパターン全体が露光し
てしまい、所望のアクティブパターンに対応するレジス
ト全体が露光してしまう危険性が非常に高くなってしま
う。レジスト全体が露光すると当然、所望のダミーのア
クティブも形成されなくなってしまう。
【００１１】このような光の回り込みなどにより、ダミ
ーのアクティブのパターンが露光時に消滅してしまう恐
れを防ぐため、ダミーのアクティブのパターンはその辺
の最低寸法を定義する必要性が生じる。
【００１２】本件発明者らの実験によればこのようにレ
ジスト全体が露光してしまう恐れをなくすためには少な
くともダミーのアクティブパターンの1辺を0.5μm以上
にする必要がある。ことで、このような課題を避けるこ
とができる。
【００１３】次に形成するアクティブダミーの短辺が1
μm以上である場合を仮定する。本実施の形態ではトレ
ンチに埋め込まれる酸化膜は前述の通りHDP−CVD法で埋
め込まれた酸化膜である。HDP−CVD法で酸化膜を形成し
た場合、その酸化膜の断面形状はその下地パターンによ
り変化する。この詳細を図3を用いて詳細に説明する。
図3はHDP−CVD法で酸化膜を形成している最中の断面図
とする。この場合、酸化膜はダミーのアクティブの基板
面に対して所定の角度を持って堆積される傾向が知られ
ている。一般的にはこの角度は図3に示す通り、基板表
面に対して45°±10°の範囲の角度をもって形成され
る。ダミーのアクティブの短辺の長さが1μm以上であっ
た場合、図3に示すように酸化膜は厚さ1μm程度の部分
で頂上部に平面を有する形状となって形成される。
【００１４】このように頂上部分に平面部が存在すると
HDP酸化膜自身は平面部の上に堆積しやすくなる。一
方、図3に示すようにアクティブの幅が1μm以下で、酸
化膜の断面形状に頂点が存在した場合の膜厚は、頂点よ
り上には酸化膜は堆積されにくくなる。その結果、ダミ
ーのアクティブの形状に基づいた酸化膜の膜厚差が生じ
る。酸化膜の膜厚差が生じると後のCMP工程での研磨の
均一化は極めて困難である。
【００１５】また、頂点が存在する場合はCMPによる研
磨の際の圧力はその頂点に集中する。一方、酸化膜の頂
上が平面状になっていた場合、圧力は分散する。その結
果、頂点を有する形のほうが速く研磨されるという、酸
化膜の頂上部の形状に基づいた研磨速度の差が生じる。
したがって均一に酸化膜を研磨するためには頂点部の形
状を一致させる必要がある。本件発明者らの詳細な実験
によれば、ダミーのアクティブの短辺は1μm以下とすれ
ば断面形状に頂点を有する酸化膜が形成できる。そこで
少なくとも短辺の長さを1μm以下とすることにより、均
一な厚さを有する酸化膜が得られ、酸化膜の頂点部の形
状が安定し、安定したCMP研磨が可能になる。
【００１６】以上、詳細に説明したように本実施の形態
におけるダミーのアクティブの形状はダミーのアクティ
ブを長方形状とし、辺の寸法を0.5μm以上、短辺の寸法
を1μm以下とすることで、CMP研磨速度の平均化が可能
となる。
【００１７】（第2の実施の形態）第2の実施の形態の例
を図4に示す。図4はチップ上などにおけるダミーのアク
ティブパターンを配置する例を示している。
【００１８】実際のチップ40上には本来の素子が形成さ
れる領域41、アクティブ上を横切る第1層のゲート電極4
2、ダミーのアクティブ43などが形成されている。
【００１９】ゲート電極42の下部にダミーのアクティブ
43が存在した場合、ゲート電極に寄生容量が付加されて
しまう。特に第1層目（基板に最も近い層）のゲート電
極42下にダミーのアクティブ43が形成された場合は、ト
ランジスタの速度低下を招くため本実施の形態では第1
層目のゲート電極42の下部にはダミーのアクティブ43を
形成しないように配置する。
【００２０】また実際に素子が形成されるアクティブ41
の近傍にダミーのアクティブパターンを形成した場合、
製造工程におけるパーティクルなどの混入により、実際
のアクティブ41とダミーのアクティブ43が電気的にショ
ートしてしまう場合がある。
【００２１】本件発明者らの詳細な実験によると上記の
寄生容量の低減、およびパーティクルの影響による不良
等を低減するためにダミーのアクティブ43とアクティブ
41の間隔（図4においてＬ1）及びダミーのアクティブ43
とゲート電極41の間隔（図4においてＬ2）は共に0．5μ
m以上にする必要がある。
【００２２】製造工場内におけるパーティクルの大きさ
はそのほとんどが0.5μm以下なので、前述の距離が0.5
μm以下となると、たった一つの塵等で前述のショート
の可能性が大きくなってしまうからである。
【００２３】一方で実際のアクティブから数十μm以上
離してしまうと、数十μm以上の辺を有するトレンチを
形成しなければならない。大きなサイズのトレンチを形
成した場合は、CMPにより幅の広いトレンチ内の酸化膜
だけが早く研磨されてしまうディッシングと呼ばれる現
象が起こる。ディッシングが起こってしまうと、幅の広
いトレンチの部分だけ酸化膜の膜厚が薄くなり、平坦性
などに影響を与えてしまう。
【００２４】図5はこの模様を説明する図であり、この
図では形成したトレンチの深さを4000Åとし、トレンチ
の幅を変えた場合にどの程度ディッシングが起こってし
まうかを示している。
【００２５】図5に示すように100μm付近まではトレン
チの幅が少し増えただけでもディッシングが急激に増え
てしまう。CMP装置や、処理時間などにもよるが一般的
にCMP研磨による研磨のばらつきは500Å前後、PAD酸化
膜除去時の酸化膜除去の厚さのばらつきが300Å前後で
ある。つまりディッシングの深さは最大でも800Åとす
れば、ばらつきに基づいて酸化膜が最も削られてしまっ
た部分であっても、半導体基板面より高い部分に埋め込
み酸化膜を残すことが出来る。このため、アクティブ同
士の間隔を10μm以下にすることで、深いディッシング
によって埋め込み酸化膜が基板面より低くなってしまう
ことを防ぐことができる。
【００２６】図6は以上に説明した規則に基づいて配置
したダミーのアクティブの好適な配置例を上面から見た
図である。図中の斜線で示した領域がダミーのアクティ
ブ領域であり、その他の部分がトレンチによる素子分離
領域である。
【００２７】この例では斜線部の正方形のダミーのアク
ティブは各辺1μmで形成されており、上述で説明したよ
うな露光時の問題などは起きない十分な大きさを有し、
かつ酸化膜研磨時の問題も起こらない幅である。このと
きのトレンチの幅は0.5μmである。このように配置した
場合、ダミーのアクティブの形状が正方形で形成できる
ので、ダミーのアクティブを配置する場合の自由度が向
上し、必要な部分に適切な配置が可能となる。またこの
ような配置にした場合、面積に対してのアクティブの密
度が(1*1)/(1.5*1.5)で44％程度となる。DRAMに使われ
るメモリセルなどでは実際のアクティブの密度は40〜50
％程度の値を有しているので、図6のようなダミーのパ
ターンはこの付近に用いると極めて好適である。なお、
実例としては正方形のダミーパターンを説明したが、上
述の規則に基づいて例えばラインパターンなどのダミー
のアクティブを形成すれば本願の効果を得ることは可能
である。
【００２８】以上詳細に説明した様に本発明により、研
磨工程が均一化され、ゲート配線などに寄生容量を持た
せることのないダミーのアクティブが形成できる。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態の工程を示す工程
図。
【図２】本発明の第1の実施の形態を示す上面図。
【図３】本発明の酸化膜の堆積の状態を示す図。
【図４】本発明の第2の実施の形態を示す図。
【図５】トレンチの幅とディッシングの深さの関係を示
す図。
【図６】本発明のダミーのアクティブの配置図。
【符号の説明】
1・・・・・・シリコン基板 5・・・・・・トレンチ部 6・・・・・・酸化膜 7・・・・・・ダミーのアクティブ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 素子が形成されるアクティブ領域と、 トレンチにより形成された素子分離領域と、 実質的に長方形状に形成されたダミーのアクティブ領域
    とを有し、 前記ダミーのアクティブ領域は短辺の寸法が1μm以下と
    なっていることを特徴とする半導体装置。
  2. 【請求項２】 前記短辺の寸法は0.5μm以上であること
    を特徴とする請求項1に記載の半導体装置。
  3. 【請求項３】 前記ダミーのアクティブ領域の長辺の寸
    法は0.5μm以上であることを特徴とする請求項1および2
    に記載の半導体装置。
  4. 【請求項４】 素子が形成されるアクティブ領域と、 トレンチにより形成された素子分離領域と、 ダミーのアクティブ領域とを有し、 前記ダミーのアクティブ領域と素子が形成されるアクテ
    ィブ領域との距離は0.5μm以上であることを特徴とする
    半導体装置。
  5. 【請求項５】 前記ダミーのアクティブ領域と素子が形
    成されるアクティブ領域との距離は10μm以下であるこ
    とを特徴とする請求項4記載の半導体装置。
  6. 【請求項６】 前記ダミーのアクティブ領域は実質的に
    長方形状に形成され、 長方形の短辺の寸法が1μm以下となっていることを特徴
    とする請求項4および5に記載の半導体装置。
  7. 【請求項７】 前記短辺の寸法は0.5μm以上であること
    を特徴とする請求項4乃至6に記載の半導体装置。
  8. 【請求項８】 半導体基板上に形成されたゲート電極層
    と、 トレンチにより形成された素子分離領域と、 ダミーのアクティブ領域とを有し、 前記ダミーのアクティブ領域と前記ゲート電極層との距
    離は0.5μm以上であることを特徴とする半導体装置。
  9. 【請求項９】 前記ダミーのアクティブ領域と素子が形
    成されるアクティブ領域との距離は10μm以下であるこ
    とを特徴とする請求項8記載の半導体装置。
  10. 【請求項１０】 前記ダミーのアクティブ領域は実質的
    に長方形状に形成され、 長方形の短辺の寸法が1μm以下となっていることを特徴
    とする請求項8および9に記載の半導体装置。
  11. 【請求項１１】 前記短辺の寸法は0.5μm以上であるこ
    とを特徴とする請求項8乃至10に記載の半導体装置。
  12. 【請求項１２】 前記半導体装置はさらに素子が形成さ
    れるアクティブ領域を有し、 前記ダミーのアクティブ領域と前記素子が形成されるア
    クティブ領域との距離は0.5μm以上であることを特徴と
    する半導体装置。
  13. 【請求項１３】 前記ダミーのアクティブ領域と素子が
    形成されるアクティブ領域との距離は10μm以下である
    ことを特徴とする請求項12記載の半導体装置。
  14. 【請求項１４】 前記ダミーのアクティブ領域は実質的
    に長方形状に形成され、 長方形の短辺の寸法が1μm以下となっていることを特徴
    とする請求項12および13に記載の半導体装置。
  15. 【請求項１５】 前記短辺の寸法は0.5μm以上であるこ
    とを特徴とする請求項12乃至14に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7153728B2 (en) 2002-12-13 2006-12-26 Oki Electric Industry Co., Ltd. Estimation of remaining film thickness distribution, correction of patterning and insulation film removing masks with remaining film thickness distribution, and production of semiconductor device with corrected patterning and insulation film removing masks
KR100713067B1 (ko) 2005-06-30 2007-05-02 주식회사 하이닉스반도체 리세스드 게이트 공정을 이용한 반도체소자의 제조 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349145A (ja) * 1999-04-02 2000-12-15 Oki Electric Ind Co Ltd 半導体装置
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
US6617663B2 (en) * 2001-03-05 2003-09-09 Seiko Epson Corporation Methods of manufacturing semiconductor devices
US6833622B1 (en) * 2003-02-27 2004-12-21 Cypress Semiconductor Corp. Semiconductor topography having an inactive region formed from a dummy structure pattern
JP2004265989A (ja) * 2003-02-28 2004-09-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
DE102004038997A1 (de) * 2004-08-10 2006-02-23 Micronas Gmbh Integrierte Schaltungsanordnung mit zumindest einem Dummy-Loch und Verfahren z u deren Herstellung
FR2915316A1 (fr) * 2007-04-20 2008-10-24 St Microelectronics Sa Procede de fabrication d'une couche d'un circuit integre a l'aide d'un masque
KR100898220B1 (ko) * 2007-09-07 2009-05-18 주식회사 동부하이텍 반도체 소자 및 그 제조방법
KR100961197B1 (ko) * 2007-12-27 2010-06-09 주식회사 하이닉스반도체 더미 패턴을 갖는 반도체 메모리소자 및 그의 패턴형성방법
JP2010267933A (ja) 2009-05-18 2010-11-25 Elpida Memory Inc ダミーパターンの配置方法及びダミーパターンを備えた半導体装置
US9646958B2 (en) * 2010-03-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including dummy structures and methods of forming the same
JP5629114B2 (ja) * 2010-04-13 2014-11-19 ルネサスエレクトロニクス株式会社 半導体集積回路およびそのパターンレイアウト方法
US8423945B2 (en) * 2010-05-18 2013-04-16 International Business Machines Corporation Methods and systems to meet technology pattern density requirements of semiconductor fabrication processes
JP6054596B2 (ja) * 2011-05-31 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置および半導体装置設計方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2695821B2 (ja) * 1988-03-22 1998-01-14 株式会社東芝 半導体集積回路装置
JPH0563073A (ja) 1991-08-30 1993-03-12 Hitachi Ltd 半導体集積回路及びその製造方法
JPH06112308A (ja) 1992-09-25 1994-04-22 Sony Corp 半導体装置の素子分離領域およびその製造方法
KR0162510B1 (ko) 1993-07-12 1999-02-01 가네꼬 히사시 반도체 장치 및 그 제조방법
JPH0832039A (ja) * 1994-07-12 1996-02-02 Nippondenso Co Ltd 半導体装置およびその製造方法
US5960300A (en) * 1994-12-20 1999-09-28 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
KR0172561B1 (ko) * 1995-06-23 1999-03-30 김주용 노강 마스크의 근접 효과 억제방법
US5597668A (en) * 1995-07-19 1997-01-28 Vlsi Technology, Inc. Patterned filled photo mask generation for integrated circuit manufacturing
KR0155874B1 (ko) 1995-08-31 1998-12-01 김광호 반도체장치의 평탄화방법 및 이를 이용한 소자분리방법
US5798298A (en) * 1996-02-09 1998-08-25 United Microelectronics Corporation Method of automatically generating dummy metals for multilevel interconnection
TW341721B (en) * 1996-03-14 1998-10-01 Matsushita Electric Industrial Co Ltd Formation of flat pattern, flat pattern forming apparatus, and semiconductor integrated circuit device
TW388912B (en) * 1996-04-22 2000-05-01 Toshiba Corp Semiconductor device and method of manufacturing the same
US6178543B1 (en) * 1996-05-16 2001-01-23 United Microelectronics Corp. Method of designing active region pattern with shift dummy pattern
US5902752A (en) * 1996-05-16 1999-05-11 United Microelectronics Corporation Active layer mask with dummy pattern
JP2998832B2 (ja) * 1996-05-23 2000-01-17 日本電気株式会社 半導体装置のパターン形成方法
US5766803A (en) * 1996-06-05 1998-06-16 Advanced Micro Devices, Inc. Mask generation technique for producing an integrated circuit with optimal metal interconnect layout for achieving global planarization
US6025268A (en) * 1996-06-26 2000-02-15 Advanced Micro Devices, Inc. Method of etching conductive lines through an etch resistant photoresist mask
US5885856A (en) 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
DE69738012T2 (de) * 1996-11-26 2007-12-13 Matsushita Electric Industrial Co., Ltd., Kadoma Halbleitervorrichtung und deren Herstellungsverfahren
JPH10173035A (ja) 1996-12-10 1998-06-26 Hitachi Ltd 半導体集積回路装置およびその設計方法
JP3495869B2 (ja) * 1997-01-07 2004-02-09 株式会社東芝 半導体装置の製造方法
KR100198663B1 (ko) * 1997-03-17 1999-06-15 구본준 통신용 아이씨(ic) 제조 방법
JP3466874B2 (ja) * 1997-06-11 2003-11-17 株式会社東芝 半導体装置及びその製造方法
JPH1116999A (ja) 1997-06-27 1999-01-22 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにその設計方法
JP3085259B2 (ja) * 1997-09-17 2000-09-04 日本電気株式会社 露光パターン及びその発生方法
US6081272A (en) * 1997-09-30 2000-06-27 Intel Corporation Merging dummy structure representations for improved distribution of artifacts in a semiconductor layer
US6281049B1 (en) * 1998-01-14 2001-08-28 Hyundai Electronics Industries Co., Ltd. Semiconductor device mask and method for forming the same
KR100249025B1 (ko) 1998-03-06 2000-03-15 김영환 반도체장치의 소자분리방법
US6022644A (en) * 1998-03-18 2000-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Mask containing subresolution line to minimize proximity effect of contact hole
US6020616A (en) 1998-03-31 2000-02-01 Vlsi Technology, Inc. Automated design of on-chip capacitive structures for suppressing inductive noise
US6232231B1 (en) * 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US6037671A (en) * 1998-11-03 2000-03-14 Advanced Micro Devices, Inc. Stepper alignment mark structure for maintaining alignment integrity
JP3414656B2 (ja) * 1998-11-16 2003-06-09 シャープ株式会社 半導体装置及びその製造方法
US6262435B1 (en) 1998-12-01 2001-07-17 Marina V. Plat Etch bias distribution across semiconductor wafer
US6452230B1 (en) * 1998-12-23 2002-09-17 International Rectifier Corporation High voltage mosgated device with trenches to reduce on-resistance
JP2000349145A (ja) * 1999-04-02 2000-12-15 Oki Electric Ind Co Ltd 半導体装置
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP4193335B2 (ja) 2000-06-08 2008-12-10 セイコーエプソン株式会社 半導体装置
JP2002198419A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法、半導体装置の設計方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7153728B2 (en) 2002-12-13 2006-12-26 Oki Electric Industry Co., Ltd. Estimation of remaining film thickness distribution, correction of patterning and insulation film removing masks with remaining film thickness distribution, and production of semiconductor device with corrected patterning and insulation film removing masks
KR100713067B1 (ko) 2005-06-30 2007-05-02 주식회사 하이닉스반도체 리세스드 게이트 공정을 이용한 반도체소자의 제조 방법

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Publication number Publication date
US20020068414A1 (en) 2002-06-06
US20050127471A1 (en) 2005-06-16
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US6495855B1 (en) 2002-12-17
US6882024B2 (en) 2005-04-19

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