JPH0563073A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH0563073A JPH0563073A JP3219801A JP21980191A JPH0563073A JP H0563073 A JPH0563073 A JP H0563073A JP 3219801 A JP3219801 A JP 3219801A JP 21980191 A JP21980191 A JP 21980191A JP H0563073 A JPH0563073 A JP H0563073A
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- integrated circuit
- semiconductor integrated
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Abstract
(57)【要約】
【目的】 半導体集積回路の素子分離等の用途に用いら
れるＵ字溝に関して、十字に交差する溝のレイアウトを
行っても溝の交差部分の落ち込みを低減でき、集積回路
を構成する素子の配置の制限を無くす。 【構成】 素子分離用のＵ溝の交差部分に斜めパターン
を使用することにより、実効的な溝幅の増加を抑えて溝
埋め込み平坦化後の表面の段差（溝中央部の落ち込み）
を低減する。十字の交差部では交差点の中心にダミーの
島パターンを、Ｔ字の交差部分ではＶ型の凸パターンを
形成する。 【効果】 素子分離溝の実効的な溝幅の増大を従来の約
１．４倍から約１．１倍に低減し、交差部分での段差を
従来の０．２９から０．１６に低減することができ、集
積回路の製造が容易になり、集積回路の良品率が従来の
３倍以上に向上した。また、従来は上記の段差が大きく
て製作が困難であったＵ溝分離型のＣＭＯＳ集積回路の
製造も可能になった。
れるＵ字溝に関して、十字に交差する溝のレイアウトを
行っても溝の交差部分の落ち込みを低減でき、集積回路
を構成する素子の配置の制限を無くす。 【構成】 素子分離用のＵ溝の交差部分に斜めパターン
を使用することにより、実効的な溝幅の増加を抑えて溝
埋め込み平坦化後の表面の段差（溝中央部の落ち込み）
を低減する。十字の交差部では交差点の中心にダミーの
島パターンを、Ｔ字の交差部分ではＶ型の凸パターンを
形成する。 【効果】 素子分離溝の実効的な溝幅の増大を従来の約
１．４倍から約１．１倍に低減し、交差部分での段差を
従来の０．２９から０．１６に低減することができ、集
積回路の製造が容易になり、集積回路の良品率が従来の
３倍以上に向上した。また、従来は上記の段差が大きく
て製作が困難であったＵ溝分離型のＣＭＯＳ集積回路の
製造も可能になった。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路及びそ
の製造方法、特に回路素子分離用の溝をもつ高集積度で
高性能な半導体集積回路の製造方法に関する。
の製造方法、特に回路素子分離用の溝をもつ高集積度で
高性能な半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】従来、高速で高集積な半導体集積回路に
は特開昭５８−１９９５３６に示されているようにＳｉ
等の半導体基板にＵ字型の溝（以下Ｕ溝とも略称する）
を形成して回路素子間の絶縁分離を行なう方法が用いら
れてきた。このような半導体集積回路の製造において
は、Ｕ溝内に絶縁物等の誘電体材料を埋め込む場合、溝
の表面を平坦化するプロセスを簡略化して生産性を向上
させるために、Ｕ溝の幅を一定値に制限することが行わ
れている。
は特開昭５８−１９９５３６に示されているようにＳｉ
等の半導体基板にＵ字型の溝（以下Ｕ溝とも略称する）
を形成して回路素子間の絶縁分離を行なう方法が用いら
れてきた。このような半導体集積回路の製造において
は、Ｕ溝内に絶縁物等の誘電体材料を埋め込む場合、溝
の表面を平坦化するプロセスを簡略化して生産性を向上
させるために、Ｕ溝の幅を一定値に制限することが行わ
れている。
【０００３】
【発明が解決しようとする課題】上述のような半導体集
積回路では、構成素子を高密度に配置するためには分離
用のＵ溝を十字あるいはＴ字に交差するようにレイアウ
トする必要がある。しかし、図２に示すように十字の交
差部分では実効的な溝幅が、交差部外の溝幅に比較して
１．４１倍に、Ｔ字の交差部分では１．２５倍に拡大
し、埋め込んだ溝の交差部に凹みを生じ平坦化に支障が
生じる。すなわち、ＣＶＤ（化学気相成長）法等でＵ字
型の溝内にＳｉＯ2やＳｉ3Ｎ4、多結晶Ｓｉ等の埋込材
料を形成する際に、膜の堆積がほぼ等方的に起こるた
め、溝幅の広い部分では溝の中心部分が落ち込んでしま
い、平坦化エッチングの後までこの凹みが残って平坦性
が著しく損なわれる。
積回路では、構成素子を高密度に配置するためには分離
用のＵ溝を十字あるいはＴ字に交差するようにレイアウ
トする必要がある。しかし、図２に示すように十字の交
差部分では実効的な溝幅が、交差部外の溝幅に比較して
１．４１倍に、Ｔ字の交差部分では１．２５倍に拡大
し、埋め込んだ溝の交差部に凹みを生じ平坦化に支障が
生じる。すなわち、ＣＶＤ（化学気相成長）法等でＵ字
型の溝内にＳｉＯ2やＳｉ3Ｎ4、多結晶Ｓｉ等の埋込材
料を形成する際に、膜の堆積がほぼ等方的に起こるた
め、溝幅の広い部分では溝の中心部分が落ち込んでしま
い、平坦化エッチングの後までこの凹みが残って平坦性
が著しく損なわれる。
【０００４】そこで、従来はマスクパターン設計の際に
十字に交差した溝の配置をを禁止してＴ字に交差した溝
のみを使用することによって交差部分の落ち込みを低減
してきた。 しかし、このような対策では交差部分の落
ち込みを十分低減できない上に、構成素子の配置が制限
されて高集積化が阻害されるという問題点があった。本
発明の目的は、素子分離用等の溝の構成に関して、十字
の交差した溝のレイアウトを可能にして構成素子の配置
の制限を無くすと同時に、溝の交差部分を埋め込み材料
で埋めた場合に、凹み、即ち、溝幅の実質的拡大部で表
面の落ち込みを低減できる半導体集積回路及びその製造
方法を提供することである。
十字に交差した溝の配置をを禁止してＴ字に交差した溝
のみを使用することによって交差部分の落ち込みを低減
してきた。 しかし、このような対策では交差部分の落
ち込みを十分低減できない上に、構成素子の配置が制限
されて高集積化が阻害されるという問題点があった。本
発明の目的は、素子分離用等の溝の構成に関して、十字
の交差した溝のレイアウトを可能にして構成素子の配置
の制限を無くすと同時に、溝の交差部分を埋め込み材料
で埋めた場合に、凹み、即ち、溝幅の実質的拡大部で表
面の落ち込みを低減できる半導体集積回路及びその製造
方法を提供することである。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、Ｕ字型の溝に埋め込んだ層が、平面形状
が交差部をもって形成された半導体集積回路において、
溝の平面形状を、溝の交差よって形成される直角部の角
をとったパターンで形成し、少なくとも溝の交差部に島
状パターンが形成される様にした。
め、本発明は、Ｕ字型の溝に埋め込んだ層が、平面形状
が交差部をもって形成された半導体集積回路において、
溝の平面形状を、溝の交差よって形成される直角部の角
をとったパターンで形成し、少なくとも溝の交差部に島
状パターンが形成される様にした。
【０００６】ここで、交差部とは、直線状の溝が十字に
直交する場合とＴ字に直交する場合を意味し、直角部の
角をとった斜めパターンは、好ましくは、溝で分離され
た領域の直交部で形成される直角部の直角２等辺三角形
を除く場合であるが、これに限定されない。更に、島状
パターンは溝が十字に直交する部分の場合の様に、完全
に溝の内部にある場合と、Ｔ字に直交する部分の場合の
様に、島状パターンの１部が、Ｕ字型の溝によって分離
された領域に一部連続してもよい。
直交する場合とＴ字に直交する場合を意味し、直角部の
角をとった斜めパターンは、好ましくは、溝で分離され
た領域の直交部で形成される直角部の直角２等辺三角形
を除く場合であるが、これに限定されない。更に、島状
パターンは溝が十字に直交する部分の場合の様に、完全
に溝の内部にある場合と、Ｔ字に直交する部分の場合の
様に、島状パターンの１部が、Ｕ字型の溝によって分離
された領域に一部連続してもよい。
【０００７】半導体集積回路における上記溝は主とし
て、回路素子分離用であるが、これに限定されない。上
記構造の半導体集積回路の製造方法は、マスクパターン
の形状を除いては、従来知られている回路素子分離用の
溝を持つ半導体集積回路の製造方法と同じである。ま
た、島パターン状に残した薄膜の段差を利用して交差部
の中心に自己整合的に島パターンを残すことも可能であ
る。
て、回路素子分離用であるが、これに限定されない。上
記構造の半導体集積回路の製造方法は、マスクパターン
の形状を除いては、従来知られている回路素子分離用の
溝を持つ半導体集積回路の製造方法と同じである。ま
た、島パターン状に残した薄膜の段差を利用して交差部
の中心に自己整合的に島パターンを残すことも可能であ
る。
【０００８】
【作用】図１は本発明の原理を説明するために、本発明
の半導体集積回路のＵ字型の溝部と回路素子部を模擬的
に示した平面図を示す。縦の分離溝Ｍ３と横の分離溝Ｍ
１との十字型の交差部には、交差部によって分離される
４つの素子部が直角部（点線で示す直角２等辺３角形）
の角をとった斜めパターンで形成されており、溝の交差
部の中心部には、各辺が上記斜めパターンと並行な辺を
持つ正方形の島Ｉ１が形成されている。また、縦の分離
溝Ｍ３と横の分離溝Ｍ２の交差部は、交差部によって形
成される２つの素子部が直角部（点線で示す直角２等辺
３角形）の角をとった斜めパターンで形成され、溝の交
差部の中心部には、２等辺が上記斜めパターンと並行な
辺を持つ２等辺三角形の島Ｉ２が形成されている。
の半導体集積回路のＵ字型の溝部と回路素子部を模擬的
に示した平面図を示す。縦の分離溝Ｍ３と横の分離溝Ｍ
１との十字型の交差部には、交差部によって分離される
４つの素子部が直角部（点線で示す直角２等辺３角形）
の角をとった斜めパターンで形成されており、溝の交差
部の中心部には、各辺が上記斜めパターンと並行な辺を
持つ正方形の島Ｉ１が形成されている。また、縦の分離
溝Ｍ３と横の分離溝Ｍ２の交差部は、交差部によって形
成される２つの素子部が直角部（点線で示す直角２等辺
３角形）の角をとった斜めパターンで形成され、溝の交
差部の中心部には、２等辺が上記斜めパターンと並行な
辺を持つ２等辺三角形の島Ｉ２が形成されている。
【０００９】各分離用の溝の幅をＷ、正方形の島Ｉ１の
１辺の長さをＷとする。十字型およびＴ字型の交差部分
では、ダミーの島と斜めの溝壁との距離（溝幅）は、約
０．９１Ｗとなり、溝の分岐部分における溝壁から最遠
点までの距離は、約０．５５Ｗとなる。即ち、溝の埋め
込みに関する実効的な溝幅の最大値は、約１．１Ｗとな
る。
１辺の長さをＷとする。十字型およびＴ字型の交差部分
では、ダミーの島と斜めの溝壁との距離（溝幅）は、約
０．９１Ｗとなり、溝の分岐部分における溝壁から最遠
点までの距離は、約０．５５Ｗとなる。即ち、溝の埋め
込みに関する実効的な溝幅の最大値は、約１．１Ｗとな
る。
【００１０】さて、幅Ｘの深溝にＣＶＤ法で薄膜を埋め
込んだとき、溝中央部に発生する深さ方向の凹みの量Ａ
は、溝幅Ｗと堆積膜厚Ｄに依存する。Ｄで規格化したＡ
とＷとの関係を図３に示す。図３から、交差部分での凹
みの量Ａ（段差）は、従来の斜めパターンを持たない十
字交差部の０．２９、Ｔ，字交差部の０．２２に対し
て、本発明によるの交差部では０．１６５となり、従来
の十字交差部に対して約４３％、Ｔ字交差部に対して約
２５％段差が低減される。
込んだとき、溝中央部に発生する深さ方向の凹みの量Ａ
は、溝幅Ｗと堆積膜厚Ｄに依存する。Ｄで規格化したＡ
とＷとの関係を図３に示す。図３から、交差部分での凹
みの量Ａ（段差）は、従来の斜めパターンを持たない十
字交差部の０．２９、Ｔ，字交差部の０．２２に対し
て、本発明によるの交差部では０．１６５となり、従来
の十字交差部に対して約４３％、Ｔ字交差部に対して約
２５％段差が低減される。
【００１１】以上、本発明を半導体集積回路の素子分離
に用いた場合について述べたが、本発明は素子分離以外
にもダミーパターンを利用して素子表面あるいは配線上
を平坦化する場合にも適用できることは言うまでもな
い。配線上を平坦化する場合、分離部分の溝幅を一定に
するために使用するダミーパターンは配線材料をそのま
ま使用しても良いし、新たに絶縁膜で形成しても良い。
前者の場合には製造プロセスが簡単になる特長がある
が、配線容量が増加する欠点がある。後者の場合には製
造プロセスが複雑になるかわりに、配線容量が小さくな
る特長がある。
に用いた場合について述べたが、本発明は素子分離以外
にもダミーパターンを利用して素子表面あるいは配線上
を平坦化する場合にも適用できることは言うまでもな
い。配線上を平坦化する場合、分離部分の溝幅を一定に
するために使用するダミーパターンは配線材料をそのま
ま使用しても良いし、新たに絶縁膜で形成しても良い。
前者の場合には製造プロセスが簡単になる特長がある
が、配線容量が増加する欠点がある。後者の場合には製
造プロセスが複雑になるかわりに、配線容量が小さくな
る特長がある。
【００１２】
【実施例】実施例１ 本発明によるバイポーラ型半導体集積回路の製造に適用
した実施例について、工程断面図（図４〜図８）を用い
て詳細に説明する。Ｐ型で抵抗率が１０〜３０Ωｃｍの
Ｓｉ基板１に、コレクタ用のＮ型の埋め込み層２を形成
した後、その上にＣＶＤ法により約０．５μｍの厚みの
Ｓｉエピタキシャル成長層３を形成した（図４）。な
お、各図の断面は図１の破線Ａ−Ａ’に相当する。
した実施例について、工程断面図（図４〜図８）を用い
て詳細に説明する。Ｐ型で抵抗率が１０〜３０Ωｃｍの
Ｓｉ基板１に、コレクタ用のＮ型の埋め込み層２を形成
した後、その上にＣＶＤ法により約０．５μｍの厚みの
Ｓｉエピタキシャル成長層３を形成した（図４）。な
お、各図の断面は図１の破線Ａ−Ａ’に相当する。
【００１３】次に、熱酸化法とＣＶＤ法により６００ｎ
ｍの厚みのＳｉＯ2膜４を形成し、ホトリソグラフィー
技術を用いて幅０．５μｍの素子分離用の溝パターンを
形成し、ドライエッチング法でＳｉＯ2膜４をパターニ
ングした後、Ｓｉをドライエッチング法で垂直に約３μ
ｍ掘り、埋込層２を突き抜けるＵ字型の溝５−１、５−
２、５−３を形成した。溝５−１は幅０．５μｍの溝、
５−２及び５−３は図１の破線Ａ−Ａ’における交差部
の島Ｉ１と交差する部分で、いずれも幅（０．５×０．
９１）μｍの溝部に相当する。そして、表面に残ったＳ
ｉＯ2膜４をマスクにしてホウ素をイオン打ち込み法で
溝底に導入し、チャンネル発生防止層６を形成した（図
５）。
ｍの厚みのＳｉＯ2膜４を形成し、ホトリソグラフィー
技術を用いて幅０．５μｍの素子分離用の溝パターンを
形成し、ドライエッチング法でＳｉＯ2膜４をパターニ
ングした後、Ｓｉをドライエッチング法で垂直に約３μ
ｍ掘り、埋込層２を突き抜けるＵ字型の溝５−１、５−
２、５−３を形成した。溝５−１は幅０．５μｍの溝、
５−２及び５−３は図１の破線Ａ−Ａ’における交差部
の島Ｉ１と交差する部分で、いずれも幅（０．５×０．
９１）μｍの溝部に相当する。そして、表面に残ったＳ
ｉＯ2膜４をマスクにしてホウ素をイオン打ち込み法で
溝底に導入し、チャンネル発生防止層６を形成した（図
５）。
【００１４】次に、ＳｉＯ2膜４を除去した後、熱酸化
法を用いて膜厚５０ｎｍのＳｉＯ2膜７を形成し、その
上にＣＶＤ法で膜厚５０ｎｍのＳｉ3Ｎ4膜８を形成し、
さらに、ＣＶＤ法で膜厚１５０ｎｍのＳｉＯ2膜９と膜
厚３００ｎｍの多結晶Ｓｉ膜１０を形成した（図６）。
次に、多結晶Ｓｉ膜１０をエッチバックした後、ＳｉＯ
2膜９をエッチバックして表面を平坦化し、Ｓｉ3Ｎ4膜
８をマスクにして溝中央部に残った多結晶Ｓｉ１０の表
面を酸化しＳｉＯ2膜１１に変えた。ここで、溝の中心
部には溝幅の広い部分５−１には厚い多結晶Ｓｉが、溝
幅の狭い部分５−２及び５−３には薄い多結晶Ｓｉが残
っている（図７）。
法を用いて膜厚５０ｎｍのＳｉＯ2膜７を形成し、その
上にＣＶＤ法で膜厚５０ｎｍのＳｉ3Ｎ4膜８を形成し、
さらに、ＣＶＤ法で膜厚１５０ｎｍのＳｉＯ2膜９と膜
厚３００ｎｍの多結晶Ｓｉ膜１０を形成した（図６）。
次に、多結晶Ｓｉ膜１０をエッチバックした後、ＳｉＯ
2膜９をエッチバックして表面を平坦化し、Ｓｉ3Ｎ4膜
８をマスクにして溝中央部に残った多結晶Ｓｉ１０の表
面を酸化しＳｉＯ2膜１１に変えた。ここで、溝の中心
部には溝幅の広い部分５−１には厚い多結晶Ｓｉが、溝
幅の狭い部分５−２及び５−３には薄い多結晶Ｓｉが残
っている（図７）。
【００１５】次に、選択酸化法を用いてフィールド酸化
膜１２（膜厚３００〜５００ｎｍ）を形成し、コレクタ
引き上げ用のＮ型拡散層１３を形成し、ベース電極取り
出し用の多結晶Ｓｉ膜（又は金属シリサイド膜／多結晶
Ｓｉ膜）１４（膜厚２００〜４００ｎｍ）とＣＶＤのＳ
ｉＯ2膜１５を形成してパターニングした後、再びＣＶ
ＤのＳｉＯ2膜（膜厚１００〜３００ｎｍ）を堆積しド
ライエッチングで２層膜１４／１５の側壁にこのＳｉＯ
2膜１７を残した。ここで、ベースの下のエピタキシャ
ル成長層中にリンをイオン打ち込み法で導入し（加速電
圧１８０ＫｅＶドーズ量３〜５Ｘ１０12／ｃｍ2）台状
のコレクタ領域を形成した。さらに、ＢＦ2を加速電圧
２５ＫｅＶで１．５Ｘ１０14／ｃｍ2イオン打ち込みし
て真性のベース領域（１８の平坦部）を形成した。ベー
ス多結晶Ｓｉ１４と真性ベースとの接続はベース多結晶
Ｓｉにドープしたホウ素を単結晶側に拡散させることに
よって行っている。
膜１２（膜厚３００〜５００ｎｍ）を形成し、コレクタ
引き上げ用のＮ型拡散層１３を形成し、ベース電極取り
出し用の多結晶Ｓｉ膜（又は金属シリサイド膜／多結晶
Ｓｉ膜）１４（膜厚２００〜４００ｎｍ）とＣＶＤのＳ
ｉＯ2膜１５を形成してパターニングした後、再びＣＶ
ＤのＳｉＯ2膜（膜厚１００〜３００ｎｍ）を堆積しド
ライエッチングで２層膜１４／１５の側壁にこのＳｉＯ
2膜１７を残した。ここで、ベースの下のエピタキシャ
ル成長層中にリンをイオン打ち込み法で導入し（加速電
圧１８０ＫｅＶドーズ量３〜５Ｘ１０12／ｃｍ2）台状
のコレクタ領域を形成した。さらに、ＢＦ2を加速電圧
２５ＫｅＶで１．５Ｘ１０14／ｃｍ2イオン打ち込みし
て真性のベース領域（１８の平坦部）を形成した。ベー
ス多結晶Ｓｉ１４と真性ベースとの接続はベース多結晶
Ｓｉにドープしたホウ素を単結晶側に拡散させることに
よって行っている。
【００１６】次に、エミッタ用の多結晶Ｓｉ膜１９を形
成し、そこからエミッタ用のＮ型不純物（Ａｓまたは
Ｐ）を拡散させてエミッタ拡散層２０を形成した。次
に、パッシベーション膜２１を形成した後、コンタクト
の孔開けを行い、バリア金属２２を介してＡｌ電極を形
成して、エミッタ電極２４、ベース電極２５、コレクタ
電極２６ができ、ＮＰＮ型のバイポーラトランジスタが
完成した（図８）。また、本発明を用いてＰＮＰ型のバ
イポーラトランジスタを形成する場合は、基板や拡散層
の導電型が全て反対になるように不純物を選べば良い。
成し、そこからエミッタ用のＮ型不純物（Ａｓまたは
Ｐ）を拡散させてエミッタ拡散層２０を形成した。次
に、パッシベーション膜２１を形成した後、コンタクト
の孔開けを行い、バリア金属２２を介してＡｌ電極を形
成して、エミッタ電極２４、ベース電極２５、コレクタ
電極２６ができ、ＮＰＮ型のバイポーラトランジスタが
完成した（図８）。また、本発明を用いてＰＮＰ型のバ
イポーラトランジスタを形成する場合は、基板や拡散層
の導電型が全て反対になるように不純物を選べば良い。
【００１７】実施例２ 実施例１では素子分離溝パターンの交差部にダミーの島
パターンを形成しているが、隣接した能動領域を２本の
溝で分離することにすれば、溝交差部の斜めのパターン
を図９に示すように設計最小寸法まで小さくすることが
できる。実施例２は、素子領域の縁に沿って狭い一定溝
幅のＵ字溝を持つ素子分離用の溝を自己整合的に形成す
る方法について述べる。
パターンを形成しているが、隣接した能動領域を２本の
溝で分離することにすれば、溝交差部の斜めのパターン
を図９に示すように設計最小寸法まで小さくすることが
できる。実施例２は、素子領域の縁に沿って狭い一定溝
幅のＵ字溝を持つ素子分離用の溝を自己整合的に形成す
る方法について述べる。
【００１８】Ｐ型のＳｉ基板１に、コレクタ用のＮ型の
埋め込み層２を形成した後、その上にＳｉエピタキシャ
ル層３を形成し、さらに熱酸化膜２７（膜厚約１００ｎ
ｍ）とＣＶＤ酸化膜２８（膜厚約６００ｎｍ）を形成し
た。そして、ホトエッチング技術を用いて、素子分離用
の０．５〜０．６μｍ幅の溝パターン２９を酸化膜２７
及び２８に形成した（図１０）。
埋め込み層２を形成した後、その上にＳｉエピタキシャ
ル層３を形成し、さらに熱酸化膜２７（膜厚約１００ｎ
ｍ）とＣＶＤ酸化膜２８（膜厚約６００ｎｍ）を形成し
た。そして、ホトエッチング技術を用いて、素子分離用
の０．５〜０．６μｍ幅の溝パターン２９を酸化膜２７
及び２８に形成した（図１０）。
【００１９】次に、熱酸化で膜厚約１００ｎｍのＳｉＯ
2膜３０を形成した後、ＣＶＤ法で多結晶Ｓｉ膜（膜厚
１００〜２００ｎｍ）を堆積し異方性のドライエッチン
グで溝パターンの側壁のみに多結晶Ｓｉ膜３１を残し
た。そして、残った溝を完全に埋め込むようにＣＶＤ法
でＳｉＯ2膜３２（膜厚約６００ｎｍ）を形成した（図
１１）。次に、ＳｉＯ2膜３２をドライエッチング法で
エッチバックし、多結晶Ｓｉ膜３１が出たところでエッ
チングを止めた（図１２）。
2膜３０を形成した後、ＣＶＤ法で多結晶Ｓｉ膜（膜厚
１００〜２００ｎｍ）を堆積し異方性のドライエッチン
グで溝パターンの側壁のみに多結晶Ｓｉ膜３１を残し
た。そして、残った溝を完全に埋め込むようにＣＶＤ法
でＳｉＯ2膜３２（膜厚約６００ｎｍ）を形成した（図
１１）。次に、ＳｉＯ2膜３２をドライエッチング法で
エッチバックし、多結晶Ｓｉ膜３１が出たところでエッ
チングを止めた（図１２）。
【００２０】残ったＳｉＯ2膜２８及び３２をマスクに
して多結晶Ｓｉ膜３１をエッチングし、さらに薄いＳｉ
Ｏ2膜３０をエッチングした後、再びＳｉＯ2膜２８及び
３２をマスクにしてＳｉを垂直に約３μｍエッチングし
て、Ｎ型埋込層２を突き抜ける幅約０．１５μｍのＵ溝
３３を形成した。このＵ溝の幅は多結晶Ｓｉ膜３１の膜
厚で決まる。このＵ溝は素子分離領域の中に２本入れる
ことになるので、その幅は素子分離パターンの幅の１／
２よりも小さくする必要がある。ここで、残ったＳｉＯ
2膜２８及び３２をマスクにしてホウ素をイオン打込み
法で溝内に導入し、チャネル発生防止層６を形成した
（図１３）。
して多結晶Ｓｉ膜３１をエッチングし、さらに薄いＳｉ
Ｏ2膜３０をエッチングした後、再びＳｉＯ2膜２８及び
３２をマスクにしてＳｉを垂直に約３μｍエッチングし
て、Ｎ型埋込層２を突き抜ける幅約０．１５μｍのＵ溝
３３を形成した。このＵ溝の幅は多結晶Ｓｉ膜３１の膜
厚で決まる。このＵ溝は素子分離領域の中に２本入れる
ことになるので、その幅は素子分離パターンの幅の１／
２よりも小さくする必要がある。ここで、残ったＳｉＯ
2膜２８及び３２をマスクにしてホウ素をイオン打込み
法で溝内に導入し、チャネル発生防止層６を形成した
（図１３）。
【００２１】表面に残っているＳｉＯ2膜２８及び３２
を除去した後、熱酸化で薄いＳｉＯ2膜３４（膜厚２０
〜５０ｎｍ）を形成し、さらにＣＶＤ法で膜厚３０〜５
０ｎｍのＳｉ3Ｎ4膜３５と膜厚約２００ｎｍのＳｉＯ2
膜３６を形成し、ＳｉＯ2膜をエッチバックして表面を
平坦化して素子分離構造が完成した（図１４）。この
後、実施例１と同様にしてバイポーラ形のトランジスタ
を製造できる。
を除去した後、熱酸化で薄いＳｉＯ2膜３４（膜厚２０
〜５０ｎｍ）を形成し、さらにＣＶＤ法で膜厚３０〜５
０ｎｍのＳｉ3Ｎ4膜３５と膜厚約２００ｎｍのＳｉＯ2
膜３６を形成し、ＳｉＯ2膜をエッチバックして表面を
平坦化して素子分離構造が完成した（図１４）。この
後、実施例１と同様にしてバイポーラ形のトランジスタ
を製造できる。
【００２２】実施例３ 実施例１および２では、本発明を通常のＳｉ基板に適用
した場合について述べたが、本発明は通常のＳｉ基板の
みならず絶縁膜を間に挾んだＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に適用できることは言
うまでもない。実施例３は実施例２の素子分離構造をＳ
ＯＩ基板を用いて製作したものである。図１５におい
て、支持基板Ｓｉ３７ａとデバイス用Ｓｉ基板１とを絶
縁分離するＳｉＯ2膜層が３７である。なお、実施例２
と同一構成層には同一の符号を付して説明を省く。
した場合について述べたが、本発明は通常のＳｉ基板の
みならず絶縁膜を間に挾んだＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に適用できることは言
うまでもない。実施例３は実施例２の素子分離構造をＳ
ＯＩ基板を用いて製作したものである。図１５におい
て、支持基板Ｓｉ３７ａとデバイス用Ｓｉ基板１とを絶
縁分離するＳｉＯ2膜層が３７である。なお、実施例２
と同一構成層には同一の符号を付して説明を省く。
【００２３】実施例４ 本発明は、バイポーラトランジスタのみならず、ＭＯＳ
トランジスタをもつ集積回路の製造にも適用が可能であ
る。したがって、バイポーラとＭＯＳを同時に形成する
いわゆるＢｉ−ＣＭＯＳ集積回路に適用できることは言
うまでもない。実施例４では、ＣＭＯＳトランジスタの
素子分離に適用した実施例について述べる。Ｐ型で抵抗
率が約１０ΩｃｍのＳｉ基板３８に選択酸化法を用いて
素子以外の領域に膜厚が２００〜５００ｎｍのＳｉＯ2
膜３９を形成した後残ったＳｉ3Ｎ4膜を除去し、再び全
面にＳｉ3Ｎ4膜４０（膜厚約１００ｎｍ）を形成した。
そして、ＮＭＯＳとＰＭＯＳの境となる部分にホトレジ
スト膜をマスクにして、ドライエッチングでＳｉ3Ｎ4膜
４０、ＳｉＯ2膜３９及びＳｉ基板３８を順にエッチン
グして素子分離用のＵ溝４１（幅約０．４μｍ、深さ約
２μｍ）を形成した（図１６）。
トランジスタをもつ集積回路の製造にも適用が可能であ
る。したがって、バイポーラとＭＯＳを同時に形成する
いわゆるＢｉ−ＣＭＯＳ集積回路に適用できることは言
うまでもない。実施例４では、ＣＭＯＳトランジスタの
素子分離に適用した実施例について述べる。Ｐ型で抵抗
率が約１０ΩｃｍのＳｉ基板３８に選択酸化法を用いて
素子以外の領域に膜厚が２００〜５００ｎｍのＳｉＯ2
膜３９を形成した後残ったＳｉ3Ｎ4膜を除去し、再び全
面にＳｉ3Ｎ4膜４０（膜厚約１００ｎｍ）を形成した。
そして、ＮＭＯＳとＰＭＯＳの境となる部分にホトレジ
スト膜をマスクにして、ドライエッチングでＳｉ3Ｎ4膜
４０、ＳｉＯ2膜３９及びＳｉ基板３８を順にエッチン
グして素子分離用のＵ溝４１（幅約０．４μｍ、深さ約
２μｍ）を形成した（図１６）。
【００２４】溝の内面を酸化して３０ｎｍ程度の薄いＳ
ｉＯ2膜４２を形成した後、ＣＶＤ法でＳｉＯ2膜４３
（膜厚５０〜１００ｎｍ）を全面に形成し、さらに多結
晶Ｓｉ膜４４を２００〜３００ｎｍ形成し、溝以外の表
面に多結晶Ｓｉ膜が残らないようにエッチバックした。
ここで、多結晶Ｓｉ膜４４の表面はオーバーエッチング
のために０．１〜０．２μｍ凹んでいる（図１７）。
ｉＯ2膜４２を形成した後、ＣＶＤ法でＳｉＯ2膜４３
（膜厚５０〜１００ｎｍ）を全面に形成し、さらに多結
晶Ｓｉ膜４４を２００〜３００ｎｍ形成し、溝以外の表
面に多結晶Ｓｉ膜が残らないようにエッチバックした。
ここで、多結晶Ｓｉ膜４４の表面はオーバーエッチング
のために０．１〜０．２μｍ凹んでいる（図１７）。
【００２５】次に、熱酸化を行って多結晶Ｓｉ膜４４の
表面に厚さ０．２〜０．３μｍのＳｉＯ2膜４５を形成
して表面を平坦化した後、表面に残っているＳｉＯ2膜
４３をエッチングし、Ｓｉ3Ｎ4膜４０を除去した。そし
て、ホトレジスト膜４６をマスクにしてＵ溝を境にして
ＮＭＯＳを形成すべき領域にホウ素イオンを２００Ｋｅ
Ｖ程度の高加速エネルギーで打ち込み、Ｕ溝に接するＰ
型のウエル領域４７を形成した（図１８）。
表面に厚さ０．２〜０．３μｍのＳｉＯ2膜４５を形成
して表面を平坦化した後、表面に残っているＳｉＯ2膜
４３をエッチングし、Ｓｉ3Ｎ4膜４０を除去した。そし
て、ホトレジスト膜４６をマスクにしてＵ溝を境にして
ＮＭＯＳを形成すべき領域にホウ素イオンを２００Ｋｅ
Ｖ程度の高加速エネルギーで打ち込み、Ｕ溝に接するＰ
型のウエル領域４７を形成した（図１８）。
【００２６】次に、ホトレジスト膜をマスクにしてＰＭ
ＯＳを形成すべき領域にリンイオンを３００ＫｅＶ程度
の高加速エネルギーで打ち込み、Ｎ型のウエル領域４８
を形成した（図１９）。次に、表面の薄いＳｉＯ2膜を
除去し、ゲート酸化を行ってゲート酸化膜４９（膜厚約
１０ｎｍ）を形成した後、しきい電圧を調整するための
イオン打ち込みを行った。そして、その上にゲート電極
となる多結晶Ｓｉ膜５１を形成してゲートのパターニン
グを行ない、低濃度のソース及びドレイン用のイオン打
ち込みを行った後、ＣＶＤ法でＳｉＯ2膜を形成しドラ
イエッチングで異方性のエッチングを行ってゲート電極
の側壁にＳｉＯ2膜５２を残した。
ＯＳを形成すべき領域にリンイオンを３００ＫｅＶ程度
の高加速エネルギーで打ち込み、Ｎ型のウエル領域４８
を形成した（図１９）。次に、表面の薄いＳｉＯ2膜を
除去し、ゲート酸化を行ってゲート酸化膜４９（膜厚約
１０ｎｍ）を形成した後、しきい電圧を調整するための
イオン打ち込みを行った。そして、その上にゲート電極
となる多結晶Ｓｉ膜５１を形成してゲートのパターニン
グを行ない、低濃度のソース及びドレイン用のイオン打
ち込みを行った後、ＣＶＤ法でＳｉＯ2膜を形成しドラ
イエッチングで異方性のエッチングを行ってゲート電極
の側壁にＳｉＯ2膜５２を残した。
【００２７】次に、Ａｓイオンを高濃度に打ち込んで、
ＮＭＯＳトランジスタのソース及びドレイン拡散層５
３、５４を、ＢＦ2イオンを高濃度に打ち込んでＰＭＯ
Ｓトランジスタのソース及びドレイン拡散層５５、５６
を形成した。そして、パッシベーション膜５７を形成
し、コンタクトの孔開けを行ないＣＭＯＳトランジスタ
が完成した（図２０）。この後、電極と配線を形成して
ＬＳＩが完成する。実施例４はＣＭＯＳの製造方法につ
いて述べたが、実施例１と実施例４とを組み合わせてＢ
ｉ−ＣＭＯＳ集積回路を製造することも、また、さらに
実施例３を組み合わせて絶縁膜上にＢｉ−ＣＭＯＳ集積
回路を製造することも可能である。
ＮＭＯＳトランジスタのソース及びドレイン拡散層５
３、５４を、ＢＦ2イオンを高濃度に打ち込んでＰＭＯ
Ｓトランジスタのソース及びドレイン拡散層５５、５６
を形成した。そして、パッシベーション膜５７を形成
し、コンタクトの孔開けを行ないＣＭＯＳトランジスタ
が完成した（図２０）。この後、電極と配線を形成して
ＬＳＩが完成する。実施例４はＣＭＯＳの製造方法につ
いて述べたが、実施例１と実施例４とを組み合わせてＢ
ｉ−ＣＭＯＳ集積回路を製造することも、また、さらに
実施例３を組み合わせて絶縁膜上にＢｉ−ＣＭＯＳ集積
回路を製造することも可能である。
【００２８】
【発明の効果】本発明を用いることにより、Ｕ字溝を素
子分離に用いた集積回路において、素子分離溝の交差部
における段差の発生を従来の１／２以下に低減できるた
め、その後のトランジスタ等のデバイスの製作が容易に
なり、集積回路の良品率が従来の３倍以上に向上した。
また、従来は上記の段差が大きくて製作が困難であった
Ｕ溝分離型のＣＭＯＳ集積回路の製造も本発明を用いる
ことによって可能になった。その結果、ＣＭＯＳ及びＢ
ｉ−ＣＭＯＳ集積回路の集積度が約２倍向上し、寄生容
量の低下で動作速度が約３０％向上した。
子分離に用いた集積回路において、素子分離溝の交差部
における段差の発生を従来の１／２以下に低減できるた
め、その後のトランジスタ等のデバイスの製作が容易に
なり、集積回路の良品率が従来の３倍以上に向上した。
また、従来は上記の段差が大きくて製作が困難であった
Ｕ溝分離型のＣＭＯＳ集積回路の製造も本発明を用いる
ことによって可能になった。その結果、ＣＭＯＳ及びＢ
ｉ−ＣＭＯＳ集積回路の集積度が約２倍向上し、寄生容
量の低下で動作速度が約３０％向上した。
【図１】本発明による素子分離パターンの一例を示す平
面図である。
面図である。
【図２】従来技術による素子分離パターンを示す平面図
である。
である。
【図３】溝の埋込における表面の凹み量Ａと溝幅Ｘとの
関係を示す図である。
関係を示す図である。
【図４】本発明による半導体集積回路の製造方法の実施
例１の１工程における断面図である。
例１の１工程における断面図である。
【図５】本発明による半導体集積回路の製造方法の実施
例１の１工程における断面図である。
例１の１工程における断面図である。
【図６】本発明による半導体集積回路の製造方法の実施
例１の１工程における断面図である。
例１の１工程における断面図である。
【図７】本発明による半導体集積回路の製造方法の実施
例１の１工程における断面図である。
例１の１工程における断面図である。
【図８】本発明による半導体集積回路の製造方法の実施
例１の１工程における断面図である。
例１の１工程における断面図である。
【図９】本発明による素子分離パターンの第二の例を示
す平面図である。
す平面図である。
【図１０】本発明による半導体集積回路の製造方法の実
施例２の１工程における断面図である。
施例２の１工程における断面図である。
【図１１】本発明による半導体集積回路の製造方法の実
施例２の１工程における断面図である。
施例２の１工程における断面図である。
【図１２】本発明による半導体集積回路の製造方法の実
施例２の１工程における断面図である。
施例２の１工程における断面図である。
【図１３】本発明による半導体集積回路の製造方法の実
施例２の１工程における断面図である。
施例２の１工程における断面図である。
【図１４】本発明による半導体集積回路の製造方法の実
施例２の１工程における断面図である。
施例２の１工程における断面図である。
【図１５】本発明による半導体集積回路の製造方法の実
施例３の１工程における断面図である。
施例３の１工程における断面図である。
【図１６】本発明による半導体集積回路の製造方法の実
施例４の１工程における断面図である。
施例４の１工程における断面図である。
【図１７】本発明による半導体集積回路の製造方法の実
施例４の１工程における断面図である。
施例４の１工程における断面図である。
【図１８】本発明による半導体集積回路の製造方法の実
施例４の１工程における断面図である。
施例４の１工程における断面図である。
【図１９】本発明による半導体集積回路の製造方法の実
施例４の１工程における断面図である。
施例４の１工程における断面図である。
【図２０】本発明による半導体集積回路の製造方法の実
施例４の１工程における断面図である。。
施例４の１工程における断面図である。。
１、３８：Ｐ型Ｓｉ基板、 ２：Ｎ型埋込層、 ３：Ｓｉエピタキシャル成長層、 ４、７、９、１１、１２、１５、２７、２８、３０、３
２、３４、３６、３７、３９、４２、４３、４５、４
９、５２：ＳｉＯ2膜、 ８、３５、４０：Ｓｉ3Ｎ4膜、 １０、１４、１９、３１、４４、５１：多結晶Ｓｉ膜、 ５、３３、４１：Ｕ字溝、 ６：チャネル発生防止層、 １８：ベース層、 ２０：エミッタ層、 ２１、５７はパッシベーション膜、 ２２：バリア金属層、２３：Ａｌ電極、 ２４：エミッタ電極、 ２５：ベース電極、 ２６：コレクタ電極、 ４６：ホトレジスト膜、 ４７、４８：ウエル拡散層、 ５０：チャネル領域、 ５３、５４、５５、５６：ソースまたはドレイン拡散
層。
２、３４、３６、３７、３９、４２、４３、４５、４
９、５２：ＳｉＯ2膜、 ８、３５、４０：Ｓｉ3Ｎ4膜、 １０、１４、１９、３１、４４、５１：多結晶Ｓｉ膜、 ５、３３、４１：Ｕ字溝、 ６：チャネル発生防止層、 １８：ベース層、 ２０：エミッタ層、 ２１、５７はパッシベーション膜、 ２２：バリア金属層、２３：Ａｌ電極、 ２４：エミッタ電極、 ２５：ベース電極、 ２６：コレクタ電極、 ４６：ホトレジスト膜、 ４７、４８：ウエル拡散層、 ５０：チャネル領域、 ５３、５４、５５、５６：ソースまたはドレイン拡散
層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 徹 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (6)
- 【請求項１】 Ｕ字型の溝が交差部をもって形成された
半導体集積回路において、上記溝の平面形状を、溝の交
差部よって分離される直角部の角をとった斜めパターン
で形成し、少なくとも溝の交差部に島状パターンが形成
されたことを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、上記Ｕ字型の溝が回路素子分離のための溝で、上記
溝に誘電体材料が埋め込まれたことを特徴とする半導体
集積回路。 - 【請求項３】 請求項１又は２記載の半導体集積回路に
おいて、上記斜めパターンは直交する溝と４５°の角度
をなし、上記島状パターンの上記斜めパターンに面する
部分が上記斜めパターンと並行になるように形成された
ことを特徴とする半導体集積回路。 - 【請求項４】 平面形状が直交する交差部分をもつ素子
分離用の溝を有する半導体集積回路の製造方法におい
て、上記溝を形成する工程が、交差部分の溝によって分
離される素子領域の直角部の角をとった斜めパターンを
もち、交差部の中心にダミーの島状パターンをもち、深
さ方向がＵ字型となる溝を形成する工程と、上記Ｕ字型
となる溝に誘電体材料を埋め込む工程とをもつことを特
徴とする半導体集積回路の製造方法。 - 【請求項５】 平面形状が直交する交差部分をもつ素子
分離用の溝を有する半導体集積回路の製造方法におい
て、上記溝を形成する工程が、交差部分の溝によって分
離される素子領域の直角部の角をとった斜めパターンを
もち、少なくとも交差部の中心にダミーの島状パターン
をもち、素子領域の縁に沿って溝パターン幅の１／２よ
りも狭い一定溝幅のＵ字溝を形成する工程と、上記Ｕ字
型となる溝に誘電体材料を埋め込む工程とをもつことを
特徴とする半導体集積回路の製造方法。 - 【請求項６】 請求項４又は５記載の半導体集積回路の
製造方法において、上記誘電体材料を埋め込む工程をＣ
ＶＤ法によって行うことを特徴とする半導体集積回路の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219801A JPH0563073A (ja) | 1991-08-30 | 1991-08-30 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219801A JPH0563073A (ja) | 1991-08-30 | 1991-08-30 | 半導体集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563073A true JPH0563073A (ja) | 1993-03-12 |
Family
ID=16741252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219801A Pending JPH0563073A (ja) | 1991-08-30 | 1991-08-30 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563073A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854120A (en) * | 1995-12-18 | 1998-12-29 | Fuji Electric Co. | Semiconductor device manufacturing method |
| US6882024B2 (en) | 1999-04-02 | 2005-04-19 | Oki Electric Industry Co., Ltd. | Semiconductor device having a dummy active region for controlling high density plasma chemical vapor deposition |
| CN1326434C (zh) * | 2001-03-26 | 2007-07-11 | Ibiden股份有限公司 | 多片基板及其制造方法 |
| JP2008109000A (ja) * | 2006-10-27 | 2008-05-08 | Rohm Co Ltd | 半導体集積回路 |
| JP2011049603A (ja) * | 2010-12-06 | 2011-03-10 | Panasonic Corp | 半導体装置およびその製造方法 |
| JP2021168333A (ja) * | 2020-04-09 | 2021-10-21 | ローム株式会社 | 半導体装置 |
-
1991
- 1991-08-30 JP JP3219801A patent/JPH0563073A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854120A (en) * | 1995-12-18 | 1998-12-29 | Fuji Electric Co. | Semiconductor device manufacturing method |
| US6882024B2 (en) | 1999-04-02 | 2005-04-19 | Oki Electric Industry Co., Ltd. | Semiconductor device having a dummy active region for controlling high density plasma chemical vapor deposition |
| CN1326434C (zh) * | 2001-03-26 | 2007-07-11 | Ibiden股份有限公司 | 多片基板及其制造方法 |
| JP2008109000A (ja) * | 2006-10-27 | 2008-05-08 | Rohm Co Ltd | 半導体集積回路 |
| JP2011049603A (ja) * | 2010-12-06 | 2011-03-10 | Panasonic Corp | 半導体装置およびその製造方法 |
| JP2021168333A (ja) * | 2020-04-09 | 2021-10-21 | ローム株式会社 | 半導体装置 |
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