JP2000349191A - 半導体装置および配線回路装置 - Google Patents
半導体装置および配線回路装置Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 高集積度ＬＳＩを実装するための配線基板の
歩留まりを改善する。 【解決手段】 高集積度ＬＳＩを実装するための配線基
板上でのランドパターンにおいて、電源および接地用の
層間接続用孔配列を、信号用の層間接続用孔配列より外
周側に配列する。即ち、内層配線されるランドパターン
５３，５４，５８のうち、電源用ランド５３のパターン
と、接地用のランド５４のパターンに接続される層間接
続用孔５５、５６を複数集合させて配列し、信号用ラン
ド５８に接続される層間接続用孔５９の配列パターンよ
り外周側に配置する。
歩留まりを改善する。 【解決手段】 高集積度ＬＳＩを実装するための配線基
板上でのランドパターンにおいて、電源および接地用の
層間接続用孔配列を、信号用の層間接続用孔配列より外
周側に配列する。即ち、内層配線されるランドパターン
５３，５４，５８のうち、電源用ランド５３のパターン
と、接地用のランド５４のパターンに接続される層間接
続用孔５５、５６を複数集合させて配列し、信号用ラン
ド５８に接続される層間接続用孔５９の配列パターンよ
り外周側に配置する。
Description
【０００１】
【発明の属する技術分野】この発明は集積回路素子およ
びその実装を可能にした配線回路装置に関する。
びその実装を可能にした配線回路装置に関する。
【０００２】
【従来の技術】集積回路（ＬＳＩと略す）の高集積化の
進展は著しい。現在ＬＳＩは集積度２５６Ｍビット, １
Ｇビットなどの試作も終わり、さらに高集積化開発が計
画されており、集積度１５Ｇビットまで製造可能と絶え
ない開発が続いている。このように集積度が向上するこ
とは、１ＬＳＩチップ当たりの電子回路数や回路構成素
子数が著増し、この回路数の増加は、この回路を構成す
るＬＳＩ，抵抗、コンデンサ、コイルなどの機能素子数
が一定の面積内に著しく増加することを意味している。
進展は著しい。現在ＬＳＩは集積度２５６Ｍビット, １
Ｇビットなどの試作も終わり、さらに高集積化開発が計
画されており、集積度１５Ｇビットまで製造可能と絶え
ない開発が続いている。このように集積度が向上するこ
とは、１ＬＳＩチップ当たりの電子回路数や回路構成素
子数が著増し、この回路数の増加は、この回路を構成す
るＬＳＩ，抵抗、コンデンサ、コイルなどの機能素子数
が一定の面積内に著しく増加することを意味している。
【０００３】電子回路の増加は限られた基板面積での電
極ピン数の増加となりピン間隔も狭小化する。したがっ
て、これまでのパッケージング方法では実装精度が製造
限界となり、最近はリードフレームを利用しない微細加
工技術を利用したはんだバンプ採用のＣＳＰ( ＣＨＩＰ
ＳＩＺＥ ＰＡＣＫＡＧＥ) 技術が実用期に入り、
‘９９年には量産開始期になると予想されている。
極ピン数の増加となりピン間隔も狭小化する。したがっ
て、これまでのパッケージング方法では実装精度が製造
限界となり、最近はリードフレームを利用しない微細加
工技術を利用したはんだバンプ採用のＣＳＰ( ＣＨＩＰ
ＳＩＺＥ ＰＡＣＫＡＧＥ) 技術が実用期に入り、
‘９９年には量産開始期になると予想されている。
【０００４】このＣＳＰ には、はんだバンプを使用す
るＢＧＡ （ball grid arrey ）実装法と、はんだバン
プを使用しないＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａ
ｙ）型実装法などが開発され、いずれもスーパーＣＳＰ
と言われ、実用段階に入っている。この中で開発が集中
しているＢＧＡ実装法は、はんだバンプを直接印刷配線
基板にはんだ付けしたほぼチップサイズタイプ実装の配
線回路装置が実用されている。この配線回路装置はさら
に、他の電子回路と共に電子機器に例えばパソコン構成
機構として組み込まれてシステムとして実用される。
るＢＧＡ （ball grid arrey ）実装法と、はんだバン
プを使用しないＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａ
ｙ）型実装法などが開発され、いずれもスーパーＣＳＰ
と言われ、実用段階に入っている。この中で開発が集中
しているＢＧＡ実装法は、はんだバンプを直接印刷配線
基板にはんだ付けしたほぼチップサイズタイプ実装の配
線回路装置が実用されている。この配線回路装置はさら
に、他の電子回路と共に電子機器に例えばパソコン構成
機構として組み込まれてシステムとして実用される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記Ｃ
ＳＰ実装された集積回路素子の製品別のチップサイズと
ピン数の関係は図６の通りである。即ち、ピン数は、僅
か１０ｍｍ角程度のチップ面積にフラッシュメモリやＤ
ＲＡＭの数十ピンからメモリー混載ロジックの３００ピ
ンまで存在する。従って、電極ピンのピッチは０．３ｍ
ｍピッチの極狭もある。ピン径も０．５ｍｍのものまで
存在し、ピンも薄膜技術化している。
ＳＰ実装された集積回路素子の製品別のチップサイズと
ピン数の関係は図６の通りである。即ち、ピン数は、僅
か１０ｍｍ角程度のチップ面積にフラッシュメモリやＤ
ＲＡＭの数十ピンからメモリー混載ロジックの３００ピ
ンまで存在する。従って、電極ピンのピッチは０．３ｍ
ｍピッチの極狭もある。ピン径も０．５ｍｍのものまで
存在し、ピンも薄膜技術化している。
【０００６】このような集積回路素子などをプリント配
線基板に実装した場合、電源、接地配線の断線不良や短
絡による不良が発生するという課題があった。本発明者
はこの課題の原因について検討した。次にその内容を説
明する。
線基板に実装した場合、電源、接地配線の断線不良や短
絡による不良が発生するという課題があった。本発明者
はこの課題の原因について検討した。次にその内容を説
明する。
【０００７】従来のＣＳＰ実装された集積回路素子を印
刷（プリント）配線基板に実装する、配線基板側のラン
ドパターンの一部分を図７に拡大して示す。図７はＣＳ
Ｐ実装されたＬＳＩ素子が実装される電極パッド配列パ
ターンに対応するランドパターンの一部を拡大して示し
た説明図である。図７において、最外周側３列の第１列
から第３列までのランドパターン７１は信号電流を流
し、表層配線７２で信号回路を形成しているランドパタ
ーン配列である。
刷（プリント）配線基板に実装する、配線基板側のラン
ドパターンの一部分を図７に拡大して示す。図７はＣＳ
Ｐ実装されたＬＳＩ素子が実装される電極パッド配列パ
ターンに対応するランドパターンの一部を拡大して示し
た説明図である。図７において、最外周側３列の第１列
から第３列までのランドパターン７１は信号電流を流
し、表層配線７２で信号回路を形成しているランドパタ
ーン配列である。
【０００８】さらに、内周側に第４列から第７列までの
ランドパターンも信号電流を流すランドパターン配列
で、この配線回路は各ランド７３に層間接続用孔７４を
設け、プリント配線基板の内層に信号回路を形成してい
るいわゆる内層配線である。
ランドパターンも信号電流を流すランドパターン配列
で、この配線回路は各ランド７３に層間接続用孔７４を
設け、プリント配線基板の内層に信号回路を形成してい
るいわゆる内層配線である。
【０００９】さらに内周側の第８列から第１０列までの
ランドパターン７５は電源用および接地用としてのラン
ドパターンで、この配線回路は各ランドに層間接続用孔
７６を設け、プリント配線基板の内層に電源回路や接地
回路を形成している。（内層配線）したがって、最内周
に形成される電源、接地回路は、これより外周側に形成
されている第４列から第７列までの信号回路と同様に内
層配線であるため、この信号回路部の内層配線工程にお
いて形成された、信号用ランドの層間接続用孔７６に当
接する場合があり、上記電源回路や接地回路が断線した
状態の場合があることが判った。この現象は集積度が高
くなるにつれ狭ピッチ、細線化が促進され、この種、断
線不良の発生が増加傾向にある。また、狭ピッチ化にと
もない電源および接地の層間接続用導体が近く又は接触
してしまう場合がある。これを避けるためには、層間接
続用導体のクリアランス径をＣＳＰのピッチより小さく
することが考えられるが、機械的に弱くなることと、高
い位置決めの製造精度が必要となり、コストが高くなる
ため、製造ラインとしては実用困難である。
ランドパターン７５は電源用および接地用としてのラン
ドパターンで、この配線回路は各ランドに層間接続用孔
７６を設け、プリント配線基板の内層に電源回路や接地
回路を形成している。（内層配線）したがって、最内周
に形成される電源、接地回路は、これより外周側に形成
されている第４列から第７列までの信号回路と同様に内
層配線であるため、この信号回路部の内層配線工程にお
いて形成された、信号用ランドの層間接続用孔７６に当
接する場合があり、上記電源回路や接地回路が断線した
状態の場合があることが判った。この現象は集積度が高
くなるにつれ狭ピッチ、細線化が促進され、この種、断
線不良の発生が増加傾向にある。また、狭ピッチ化にと
もない電源および接地の層間接続用導体が近く又は接触
してしまう場合がある。これを避けるためには、層間接
続用導体のクリアランス径をＣＳＰのピッチより小さく
することが考えられるが、機械的に弱くなることと、高
い位置決めの製造精度が必要となり、コストが高くなる
ため、製造ラインとしては実用困難である。
【００１０】さらに、集積度が高くなるにつれ上記狭ピ
ッチ、細線化が促進されるため、電源、接地用ランド間
の隣り合う層間接続用孔７４，７６間の間隔が狭くな
り、製造誤差などで、ついには短絡してしまうものもあ
るなどが判った。すなわち、ＣＳＰ実装されたＬＳＩ素
子を実装するための、プリント配線基板の歩留まりが悪
くなることがわかった。
ッチ、細線化が促進されるため、電源、接地用ランド間
の隣り合う層間接続用孔７４，７６間の間隔が狭くな
り、製造誤差などで、ついには短絡してしまうものもあ
るなどが判った。すなわち、ＣＳＰ実装されたＬＳＩ素
子を実装するための、プリント配線基板の歩留まりが悪
くなることがわかった。
【００１１】この発明は上記点に鑑みなされたもので、
ＣＳＰ実装されたＬＳＩ素子実装対応の配線基板におい
て電源や接地用配線の断線不良を改善した配線回路装置
および半導体装置を提供するものである。
ＣＳＰ実装されたＬＳＩ素子実装対応の配線基板におい
て電源や接地用配線の断線不良を改善した配線回路装置
および半導体装置を提供するものである。
【００１２】すなわち、半導体装置の電極パッド配列を
変えることにより電源、接地用ランドの内層配線が、信
号用ランドの内層配線用層間接続用孔設置部を通らない
ように半導体素子の電極パッド配列を構成して高密度配
線、実装での上記課題を解決することを見出した。
変えることにより電源、接地用ランドの内層配線が、信
号用ランドの内層配線用層間接続用孔設置部を通らない
ように半導体素子の電極パッド配列を構成して高密度配
線、実装での上記課題を解決することを見出した。
【００１３】
【課題を解決するための手段】この発明の配線回路装置
は、請求項１に記載されているように、チップサイズパ
ッケージングされた集積回路素子と、この集積回路素子
が実装されたランドパターンを有する配線基板と、この
配線基板の前記ランドパターンのうち電源用および接地
用ランドに接続された第１の層間接続手段と、前記配線
基板の前記ランドパターンのうち信号用ランドに接続さ
れた第２の層間接続手段とを具備し、前記第１の層間接
続手段の配列を前記第２の層間接続手段より外周側に配
列したことを特徴としている。
は、請求項１に記載されているように、チップサイズパ
ッケージングされた集積回路素子と、この集積回路素子
が実装されたランドパターンを有する配線基板と、この
配線基板の前記ランドパターンのうち電源用および接地
用ランドに接続された第１の層間接続手段と、前記配線
基板の前記ランドパターンのうち信号用ランドに接続さ
れた第２の層間接続手段とを具備し、前記第１の層間接
続手段の配列を前記第２の層間接続手段より外周側に配
列したことを特徴としている。
【００１４】この発明の配線回路装置は、請求項２に記
載されているように、チップサイズパッケージングされ
た集積回路素子と、この集積回路素子が実装されたラン
ドパターンを有する配線基板と、この配線基板の前記ラ
ンドパターンのうち電源用および接地用ランドに接続さ
れた層間接続手段とを具備し、この層間接続手段の配列
を複数個集合させて配列したことを特徴としている。
載されているように、チップサイズパッケージングされ
た集積回路素子と、この集積回路素子が実装されたラン
ドパターンを有する配線基板と、この配線基板の前記ラ
ンドパターンのうち電源用および接地用ランドに接続さ
れた層間接続手段とを具備し、この層間接続手段の配列
を複数個集合させて配列したことを特徴としている。
【００１５】この発明の配線回路装置は、請求項３に記
載されているように、チップサイズパッケージングされ
た集積回路素子と、この集積回路素子が実装されたラン
ドパターンを有する配線基板と、この配線基板の前記ラ
ンドパターンのうち複数ランドからなる電源用および接
地用ランドに接続された層間接続手段と、この層間接続
手段を前記ランドパターンの中央部およびコーナー部の
少なくとも一部に設けたことを特徴としている。
載されているように、チップサイズパッケージングされ
た集積回路素子と、この集積回路素子が実装されたラン
ドパターンを有する配線基板と、この配線基板の前記ラ
ンドパターンのうち複数ランドからなる電源用および接
地用ランドに接続された層間接続手段と、この層間接続
手段を前記ランドパターンの中央部およびコーナー部の
少なくとも一部に設けたことを特徴としている。
【００１６】この発明の配線回路装置は、請求項４に記
載されているように、チップサイズパッケージングされ
た集積回路素子と、この集積回路素子が実装されたラン
ドパターンを有する配線基板と、この配線基板の前記ラ
ンドパターンのうち内層配線された電源用および接地用
用ランドと、前記配線基板の前記ランドパターンのうち
内層配線および表層配線された信号用ランドとを具備
し、前記電源用および接地用ランドの配列を内層配線さ
れた信号用ランドより外周側に配列したことを特徴とし
ている。
載されているように、チップサイズパッケージングされ
た集積回路素子と、この集積回路素子が実装されたラン
ドパターンを有する配線基板と、この配線基板の前記ラ
ンドパターンのうち内層配線された電源用および接地用
用ランドと、前記配線基板の前記ランドパターンのうち
内層配線および表層配線された信号用ランドとを具備
し、前記電源用および接地用ランドの配列を内層配線さ
れた信号用ランドより外周側に配列したことを特徴とし
ている。
【００１７】この発明の配線回路装置は、請求項５に記
載されているように、チップサイズパッケージングされ
た集積回路素子と、この集積回路素子が実装されたラン
ドパターンを有する配線路基板と、この配線基板の前記
ランドパターンのうち複数個のランドが集合して内層配
線および表層配線された信号用ランドと、この信号用ラ
ンドおよび前記内層配線間に設けられた信号用層間接続
手段と、前記配線基板の前記ランドパターンのうち複数
個のランドが集合して内層配線された電源用および接地
用ランドとを具備し、この電源用および接地用ランドの
前記内層配線が前記信号用層間接続手段を通らない位置
に配列したことを特徴としている。この発明の配線回路
装置は、請求項６に記載されているように、チップサイ
ズパッケージングされた集積回路素子と、この集積回路
素子が実装されたランドパターンを有する配線基板と、
この配線基板の前記ランドパターンのうち内層配線およ
び表層配線された信号用ランドと、この信号用ランドお
よび前記内層配線間に設けられた信号用層間接続手段
と、この配線基板の前記ランドパターンのうち内層配線
された電源用および接地用ランドとを具備し、電源用お
よび接地用ランドの配列を複数個集合させて前記ランド
パターンの中央部およびコーナー部の少なくとも一方に
配列しこの内層配線が前記信号用層間接続手段を通らな
い位置に配列したことを特徴としている。
載されているように、チップサイズパッケージングされ
た集積回路素子と、この集積回路素子が実装されたラン
ドパターンを有する配線路基板と、この配線基板の前記
ランドパターンのうち複数個のランドが集合して内層配
線および表層配線された信号用ランドと、この信号用ラ
ンドおよび前記内層配線間に設けられた信号用層間接続
手段と、前記配線基板の前記ランドパターンのうち複数
個のランドが集合して内層配線された電源用および接地
用ランドとを具備し、この電源用および接地用ランドの
前記内層配線が前記信号用層間接続手段を通らない位置
に配列したことを特徴としている。この発明の配線回路
装置は、請求項６に記載されているように、チップサイ
ズパッケージングされた集積回路素子と、この集積回路
素子が実装されたランドパターンを有する配線基板と、
この配線基板の前記ランドパターンのうち内層配線およ
び表層配線された信号用ランドと、この信号用ランドお
よび前記内層配線間に設けられた信号用層間接続手段
と、この配線基板の前記ランドパターンのうち内層配線
された電源用および接地用ランドとを具備し、電源用お
よび接地用ランドの配列を複数個集合させて前記ランド
パターンの中央部およびコーナー部の少なくとも一方に
配列しこの内層配線が前記信号用層間接続手段を通らな
い位置に配列したことを特徴としている。
【００１８】この発明の配線回路装置は、請求項７に記
載されているように、集積回路が形成された半導体チッ
プと、この半導体チップの上記集積回路に接続された電
源用および接地用電極パッド配列と、前記半導体チップ
の前記集積回路に接続された信号用電極パッド配列とを
具備し、電源用および接地用電極パッド配列を配線基板
への実装において内層配線される信号用電極パッド配列
より外周側に設けたことを特徴としている。
載されているように、集積回路が形成された半導体チッ
プと、この半導体チップの上記集積回路に接続された電
源用および接地用電極パッド配列と、前記半導体チップ
の前記集積回路に接続された信号用電極パッド配列とを
具備し、電源用および接地用電極パッド配列を配線基板
への実装において内層配線される信号用電極パッド配列
より外周側に設けたことを特徴としている。
【００１９】この発明の配線回路装置は、請求項８に記
載されているように、集積回路が形成された半導体チッ
プと、この半導体チップの上記集積回路に接続された電
源用および接地用電極パッド配列とを具備し、この電源
用および接地用電極パッドを複数パッド集合して配列し
たことを特徴としている。
載されているように、集積回路が形成された半導体チッ
プと、この半導体チップの上記集積回路に接続された電
源用および接地用電極パッド配列とを具備し、この電源
用および接地用電極パッドを複数パッド集合して配列し
たことを特徴としている。
【００２０】この発明の配線回路装置は、請求項９に記
載されているように、集積回路が形成された半導体チッ
プと、この半導体チップの上記集積回路に接続された電
極パッド配列と、この電極パッド配列のうち複数の電極
パッドが割り当てられた電源用および接地用電極パッド
配列とを具備し、この電源用および接地用電極パッド配
列を前記電極パッド配列の中央部およびコーナー部の少
なくとも一方に配列したことを特徴としている。
載されているように、集積回路が形成された半導体チッ
プと、この半導体チップの上記集積回路に接続された電
極パッド配列と、この電極パッド配列のうち複数の電極
パッドが割り当てられた電源用および接地用電極パッド
配列とを具備し、この電源用および接地用電極パッド配
列を前記電極パッド配列の中央部およびコーナー部の少
なくとも一方に配列したことを特徴としている。
【００２１】この発明の配線回路装置は、請求項１０に
記載されているように、集積回路が形成され半導体チッ
プと、この半導体チップの上記集積回路に接続された電
極パッド配列と、この電極パッド配列のうち複数の電極
パッドが割り当てられた信号用の電極パッド配列と、前
記電極パッド配列のうち複数の電極パッドが割り当てら
れた電源用および接地用電極パッド配列と、この電源用
および接地用電極パッド配列より内周側に設けられた配
線基板への実装において内層配線される前記信号用電極
パッド配列とからなる集積回路素子が複数個実装された
ビルドアップ基板とを具備してなることを特徴としてい
る。
記載されているように、集積回路が形成され半導体チッ
プと、この半導体チップの上記集積回路に接続された電
極パッド配列と、この電極パッド配列のうち複数の電極
パッドが割り当てられた信号用の電極パッド配列と、前
記電極パッド配列のうち複数の電極パッドが割り当てら
れた電源用および接地用電極パッド配列と、この電源用
および接地用電極パッド配列より内周側に設けられた配
線基板への実装において内層配線される前記信号用電極
パッド配列とからなる集積回路素子が複数個実装された
ビルドアップ基板とを具備してなることを特徴としてい
る。
【００２２】上記構成により高集積化されるＶＬＳＩ素
子でもＣＳＰ実装を可能にし電源、接地などの接続信頼
性を向上させた配線回路装置およびその半導体装置を得
ることができる。
子でもＣＳＰ実装を可能にし電源、接地などの接続信頼
性を向上させた配線回路装置およびその半導体装置を得
ることができる。
【００２３】
【発明の実施の形態】次に、図１乃至図４を参照して本
発明の実施形態を詳細に説明する。半導体装置例えば高
集積化された集積回路（ＶＬＳＩと略す）で具体例とし
ては２５６ＭビットのＶＬＳＩ素子１の実装である。こ
のＶＬＳＩ素子１は、微細加工技術を活用することによ
り比較的容易に実装できる。さらに、チップサイズおよ
び配線基板への実装面積を１／４乃至１／１０にできる
特徴を有するＣＳＰ（ＣＨＩＰＳＩＺＥ ＰＡＣＫＡＧ
Ｅ）実装されたＶＬＳＩ素子１である。
発明の実施形態を詳細に説明する。半導体装置例えば高
集積化された集積回路（ＶＬＳＩと略す）で具体例とし
ては２５６ＭビットのＶＬＳＩ素子１の実装である。こ
のＶＬＳＩ素子１は、微細加工技術を活用することによ
り比較的容易に実装できる。さらに、チップサイズおよ
び配線基板への実装面積を１／４乃至１／１０にできる
特徴を有するＣＳＰ（ＣＨＩＰＳＩＺＥ ＰＡＣＫＡＧ
Ｅ）実装されたＶＬＳＩ素子１である。
【００２４】この実施形態ではＢＧＡ型とＬＧＡ型何れ
のＶＬＳＩ素子１でも適用できるが、ＢＧＡ型ＣＳＰ実
装ＶＬＳＩ素子１について説明する。ＣＳＰ実装には、
ワイヤーボンデイング型ＣＳＰ，セラミック型ＣＳＰ，
スルー．ホール型ＣＳＰ，μＢＧＡ型ＣＳＰなどいろい
ろあるが、何れも適用可能である。
のＶＬＳＩ素子１でも適用できるが、ＢＧＡ型ＣＳＰ実
装ＶＬＳＩ素子１について説明する。ＣＳＰ実装には、
ワイヤーボンデイング型ＣＳＰ，セラミック型ＣＳＰ，
スルー．ホール型ＣＳＰ，μＢＧＡ型ＣＳＰなどいろい
ろあるが、何れも適用可能である。
【００２５】この素子１は例えば図１に示すとおりであ
る。図１（Ａ）は、ＣＳＰ実装されたＶＬＳＩ素子１を
プリント配線基板２に実装された状態を示す一部切欠断
面図である。（Ｂ）図は（Ａ）図ＶＬＳＩ素子１をフェ
ースダウンで実装した場合の構成を説明するための断面
図である。（勿論、フェースアップで実装されたＶＬＳ
Ｉ素子１でも同様に適用可能である。）（Ｃ）図は
（Ｂ）図のはんだバンプの配列状態を説明するための平
面図である。上記ＶＬＳＩ素子１には、集積回路（ＶＬ
ＳＩ）回路が形成せれ、このＶＬＳＩ回路に接続された
電極パッド１３が多数設けられる。これら各電極パッド
１３上にはんだバンプ３が設けられて、はんだバンプパ
ターンが形成されている。
る。図１（Ａ）は、ＣＳＰ実装されたＶＬＳＩ素子１を
プリント配線基板２に実装された状態を示す一部切欠断
面図である。（Ｂ）図は（Ａ）図ＶＬＳＩ素子１をフェ
ースダウンで実装した場合の構成を説明するための断面
図である。（勿論、フェースアップで実装されたＶＬＳ
Ｉ素子１でも同様に適用可能である。）（Ｃ）図は
（Ｂ）図のはんだバンプの配列状態を説明するための平
面図である。上記ＶＬＳＩ素子１には、集積回路（ＶＬ
ＳＩ）回路が形成せれ、このＶＬＳＩ回路に接続された
電極パッド１３が多数設けられる。これら各電極パッド
１３上にはんだバンプ３が設けられて、はんだバンプパ
ターンが形成されている。
【００２６】このはんだバンプ３のパターンが設けられ
たＶＬＳＩ素子１が上記配線基板２に実装たとえばチッ
プマウンタに搬入し、位置決めし、はんだバンプ３のは
んだを溶融してはんだ付け実装される。上記配線基板２
は次のように構成されている。すなわち、樹脂たとえば
ガラスエポキシ樹脂製基板４表面には、上記はんだバン
プ３の配列パターンに対応するランドパターン５が設け
られている。各ランド５の大きさはＶＬＳＩ素子１の電
極パッド１３の大きさと同一が望ましい。これは、配線
基板２にＶＬＳＩ素子１など電子部品を実装し、製品化
し、実用時の温度上昇に際し、応力がはんだバンプ３の
部分に集中するが、この時はんだが剥がれるのを改善で
きる効果がある。
たＶＬＳＩ素子１が上記配線基板２に実装たとえばチッ
プマウンタに搬入し、位置決めし、はんだバンプ３のは
んだを溶融してはんだ付け実装される。上記配線基板２
は次のように構成されている。すなわち、樹脂たとえば
ガラスエポキシ樹脂製基板４表面には、上記はんだバン
プ３の配列パターンに対応するランドパターン５が設け
られている。各ランド５の大きさはＶＬＳＩ素子１の電
極パッド１３の大きさと同一が望ましい。これは、配線
基板２にＶＬＳＩ素子１など電子部品を実装し、製品化
し、実用時の温度上昇に際し、応力がはんだバンプ３の
部分に集中するが、この時はんだが剥がれるのを改善で
きる効果がある。
【００２７】さらに、配線基板２が物理的応力を受けて
撓み、歪んだりした際に、はんだ部分に応力がかかる。
この応力に対して緩和する効果がある。各はんだバンプ
の接着に寄与する面積が微小であるため、さらに４つの
コーナー部にダミー用の電極パッドおよびランドを設け
ると、上記応力緩和効果がある。上記各ランドパターン
５には、配線６が設けられている。即ち表層配線されて
いる。
撓み、歪んだりした際に、はんだ部分に応力がかかる。
この応力に対して緩和する効果がある。各はんだバンプ
の接着に寄与する面積が微小であるため、さらに４つの
コーナー部にダミー用の電極パッドおよびランドを設け
ると、上記応力緩和効果がある。上記各ランドパターン
５には、配線６が設けられている。即ち表層配線されて
いる。
【００２８】この配線６には、選択的に層間接続用孔７
例えばスルーホール又はビアが設けられている。この層
間接続用孔７内壁面上又は内には導電体層８が設けられ
ている。上記ランドパターン５および配線６は、上記基
板４上に導電体たとえば銅（Ｃｕ）層を成膜たとえば無
電解メッキにより、厚さ０．８ｍｍ以上たとえば１ｍｍ
形成する。この銅層上にレジスト膜を成膜たとえばラミ
ネートする。このレジスト層を予め設計された配線パタ
ーンをマスクとして露光し、上記レジスト層を現像し
て、上記パターンのレジストパターンを形成する。
例えばスルーホール又はビアが設けられている。この層
間接続用孔７内壁面上又は内には導電体層８が設けられ
ている。上記ランドパターン５および配線６は、上記基
板４上に導電体たとえば銅（Ｃｕ）層を成膜たとえば無
電解メッキにより、厚さ０．８ｍｍ以上たとえば１ｍｍ
形成する。この銅層上にレジスト膜を成膜たとえばラミ
ネートする。このレジスト層を予め設計された配線パタ
ーンをマスクとして露光し、上記レジスト層を現像し
て、上記パターンのレジストパターンを形成する。
【００２９】このレジストパターンをマスクとして上記
銅層を除去たとえば液相エッチングする。その後上記レ
ジスト層を除去たとえば気相エッチングする。この結
果、銅層のランドパターン５および表層に配線パターン
６が形成される。この配線パターン６の上記各層間接続
用孔７内壁面上に導電体層たとえば銅層８を成膜たとえ
ば電解メッキすることにより形成する。この層間接続用
孔７への銅層８の成膜は、上記基板４上への銅層８の成
膜工程時に同時に、または連続して形成してもよい。
上記配線パターンにおいて、上記ＶＬＳＩ素子１電極パ
ッド３のパターンに対応する配線基板４に形成されたラ
ンド５のみのパターンはたとえば図２（Ａ）に平面図で
示す通りである。即ち、図１（Ｃ）の電極パッド３のパ
ターンと、図２（Ａ）のランドパターンは１対１に対応
するものである。この（Ａ）図において、ランド５と図
１（Ａ）の層間接続用孔７との関係は図２（Ｂ）にその
一部分を拡大して示めしている。
銅層を除去たとえば液相エッチングする。その後上記レ
ジスト層を除去たとえば気相エッチングする。この結
果、銅層のランドパターン５および表層に配線パターン
６が形成される。この配線パターン６の上記各層間接続
用孔７内壁面上に導電体層たとえば銅層８を成膜たとえ
ば電解メッキすることにより形成する。この層間接続用
孔７への銅層８の成膜は、上記基板４上への銅層８の成
膜工程時に同時に、または連続して形成してもよい。
上記配線パターンにおいて、上記ＶＬＳＩ素子１電極パ
ッド３のパターンに対応する配線基板４に形成されたラ
ンド５のみのパターンはたとえば図２（Ａ）に平面図で
示す通りである。即ち、図１（Ｃ）の電極パッド３のパ
ターンと、図２（Ａ）のランドパターンは１対１に対応
するものである。この（Ａ）図において、ランド５と図
１（Ａ）の層間接続用孔７との関係は図２（Ｂ）にその
一部分を拡大して示めしている。
【００３０】図１（Ｂ）には、ＣＳＰ実装されたＶＬＳ
Ｉ素子１の断面図を示めしている。すなわち、ＬＳＩ回
路が形成された半導体基板１１はチップサイズ例えば１
０ｍｍ×２０ｍｍのｎ型シリコン基板上には、上記ＬＳ
Ｉ回路の端子を特性、実装に適合する電極パッド配列に
再配列するための再配線層１２例えばポリイミド絶縁膜
が設けられている。この再配線層１２上には電極パッド
１３がパッド数例えば９０個、ピッチ例えば０，８ｍｍ
で設けられている。
Ｉ素子１の断面図を示めしている。すなわち、ＬＳＩ回
路が形成された半導体基板１１はチップサイズ例えば１
０ｍｍ×２０ｍｍのｎ型シリコン基板上には、上記ＬＳ
Ｉ回路の端子を特性、実装に適合する電極パッド配列に
再配列するための再配線層１２例えばポリイミド絶縁膜
が設けられている。この再配線層１２上には電極パッド
１３がパッド数例えば９０個、ピッチ例えば０，８ｍｍ
で設けられている。
【００３１】この各電極パッド１３間には接着層、この
層上にポリイミド層１４が積層して設けられている。こ
の層１４は、実用時に電極パッド１３およびはんだバン
プ３の受ける応力を緩和する作用を有する。
層上にポリイミド層１４が積層して設けられている。こ
の層１４は、実用時に電極パッド１３およびはんだバン
プ３の受ける応力を緩和する作用を有する。
【００３２】上記電極パッド１３上には上記したはんだ
バンプ３が直径例えば０，５ｍｍに設けられてＢＧＡ型
実装のＶＬＳＩ素子１が構成されている。この素子１の
はんだバンプ３の配列パターンの例は図１（Ｃ）の通り
である。図１（Ｃ）では模式的に配列状態を示している
が、現実は電極間間隔が極めて狭い狭ピッチである。こ
こで、はんだバンプ３を設けない実装がＬＧＡ実装のＶ
ＬＳＩ素子である。
バンプ３が直径例えば０，５ｍｍに設けられてＢＧＡ型
実装のＶＬＳＩ素子１が構成されている。この素子１の
はんだバンプ３の配列パターンの例は図１（Ｃ）の通り
である。図１（Ｃ）では模式的に配列状態を示している
が、現実は電極間間隔が極めて狭い狭ピッチである。こ
こで、はんだバンプ３を設けない実装がＬＧＡ実装のＶ
ＬＳＩ素子である。
【００３３】すなわち、このような構成のＶＬＳＩ素子
１を、配線基板２に実装した状態は図１（Ａ）に示す通
りである。上記ランド５の大きさはほぼ電極パッドと同
じサイズが望ましい、ランド５間のピッチ間隔も同ピッ
チで多数の配線を実現するため、上記配線基板２に形成
される配線においては、表層配線と内層配線で構成され
る。上記ランド５の大きさを電極パッド１３と同サイズ
にすることにより応力に対する緩和効果がある。
１を、配線基板２に実装した状態は図１（Ａ）に示す通
りである。上記ランド５の大きさはほぼ電極パッドと同
じサイズが望ましい、ランド５間のピッチ間隔も同ピッ
チで多数の配線を実現するため、上記配線基板２に形成
される配線においては、表層配線と内層配線で構成され
る。上記ランド５の大きさを電極パッド１３と同サイズ
にすることにより応力に対する緩和効果がある。
【００３４】この状態を図３を参照して説明する。図３
は図２（Ａ）のランドパターン５の一部領域を拡大して
示したものである。ＶＬＳＩ素子１中の信号成分を扱う
端子、ＶＬＳＩ素子１を駆動するための電源たとえば直
流電圧を供給するための電源用端子、この電源や信号の
基準となる接地電位の電源たとえば電圧を供給するため
の端子など大きく４種類の電気的情報端子について説明
する。勿論４種類以上たとえば比較的電流容量の大きい
信号を扱う端子など区分してもよい。
は図２（Ａ）のランドパターン５の一部領域を拡大して
示したものである。ＶＬＳＩ素子１中の信号成分を扱う
端子、ＶＬＳＩ素子１を駆動するための電源たとえば直
流電圧を供給するための電源用端子、この電源や信号の
基準となる接地電位の電源たとえば電圧を供給するため
の端子など大きく４種類の電気的情報端子について説明
する。勿論４種類以上たとえば比較的電流容量の大きい
信号を扱う端子など区分してもよい。
【００３５】即ち、最外周側から例えば３列までのラン
ド５１列は信号成分が流れるランド５１で配線基板４の
表層に配線５２が形成される。内層に配線が形成される
領域はたとえば４列より内側１０列のランドパターンが
選択される。上記内層配線において、重要なことは電源
および接地用内層配線が信号用層間接続用孔形成領域を
通さないように設計することである。上記内層配線とラ
ンドとの接続は層間接続手段のスルーホールやビアが選
択して設けられる。上記電源（Ｖ）用および接地（Ｇ）
用ランド５３、５４は例えば４列から６列までの３列が
選択される。
ド５１列は信号成分が流れるランド５１で配線基板４の
表層に配線５２が形成される。内層に配線が形成される
領域はたとえば４列より内側１０列のランドパターンが
選択される。上記内層配線において、重要なことは電源
および接地用内層配線が信号用層間接続用孔形成領域を
通さないように設計することである。上記内層配線とラ
ンドとの接続は層間接続手段のスルーホールやビアが選
択して設けられる。上記電源（Ｖ）用および接地（Ｇ）
用ランド５３、５４は例えば４列から６列までの３列が
選択される。
【００３６】図３においては、各電源（Ｖ）用ランド５
３および各接地（Ｇ）用ランド５４にはそれぞれ内層配
線に接続するための層間接続手段たとえば層間接続用孔
５５，５６が夫々設けられている。この層間接続用孔５
５，５６はビアまたはスルーホールが適宜選択して実用
される。各電源（Ｖ）用ランド５３および各接地（Ｇ）
用ランド５４と層間接続用孔５５，５６とはそれぞれ表
層配線５７で接続されている。図中「Ｖ」字は電源用層
間接続用孔を、「Ｇ」字は接地用層間接続用孔を示して
いる。
３および各接地（Ｇ）用ランド５４にはそれぞれ内層配
線に接続するための層間接続手段たとえば層間接続用孔
５５，５６が夫々設けられている。この層間接続用孔５
５，５６はビアまたはスルーホールが適宜選択して実用
される。各電源（Ｖ）用ランド５３および各接地（Ｇ）
用ランド５４と層間接続用孔５５，５６とはそれぞれ表
層配線５７で接続されている。図中「Ｖ」字は電源用層
間接続用孔を、「Ｇ」字は接地用層間接続用孔を示して
いる。
【００３７】この実施形態では、隣合う層間接続用孔間
で異なる電源用又は接地用が配置されたレイアウトにな
っている。さらにこの実施形態では、各ランド毎に層間
接続用孔を設けた例について説明している。高密度化に
応じて図４に示すように隣合うランド５３，５４を、同
一電源（Ｖ）または接地用（Ｇ）にすることにより層間
接続用孔の個数を削減でき、スペースを有効活用でき
る。さらに、この電源、接地域を通る内層配線の断線や
配線を仕易くしている。
で異なる電源用又は接地用が配置されたレイアウトにな
っている。さらにこの実施形態では、各ランド毎に層間
接続用孔を設けた例について説明している。高密度化に
応じて図４に示すように隣合うランド５３，５４を、同
一電源（Ｖ）または接地用（Ｇ）にすることにより層間
接続用孔の個数を削減でき、スペースを有効活用でき
る。さらに、この電源、接地域を通る内層配線の断線や
配線を仕易くしている。
【００３８】図４において、（Ａ）図は、電源用（Ｖ）
ランド５３が隣合って２個配列された場合で、一つの層
間接続用孔５５に表層配線により接続し、この層間接続
用孔５５により内層配線と接続してもよい。（Ｂ）図
は、４個隣合って配列された場合を示し、この場合も１
個の層間接続用孔５５で兼用している。同様に接地ラン
ド５４について（Ｃ）図、（Ｄ）図に示している。即
ち、（Ｃ）図は、接地用ランド５４が隣り合って４個配
列され、この中心部にこれら４個の接地ランドが共有す
る層間接続用孔５６が設けられている。この実施形態で
は、層間接続用孔３個分のスペースができる効果があ
る。
ランド５３が隣合って２個配列された場合で、一つの層
間接続用孔５５に表層配線により接続し、この層間接続
用孔５５により内層配線と接続してもよい。（Ｂ）図
は、４個隣合って配列された場合を示し、この場合も１
個の層間接続用孔５５で兼用している。同様に接地ラン
ド５４について（Ｃ）図、（Ｄ）図に示している。即
ち、（Ｃ）図は、接地用ランド５４が隣り合って４個配
列され、この中心部にこれら４個の接地ランドが共有す
る層間接続用孔５６が設けられている。この実施形態で
は、層間接続用孔３個分のスペースができる効果があ
る。
【００３９】（Ｄ）図は、隣り合う２個のランド５４が
接地用ランド５４の実施形態で、両接地用ランド５４の
近傍に１個の層間接続用孔５６を共有として配置したも
のである。
接地用ランド５４の実施形態で、両接地用ランド５４の
近傍に１個の層間接続用孔５６を共有として配置したも
のである。
【００４０】（Ｅ）図は、５個のランド例えば電源用ラ
ンド５３が直線状に配列された実施形態で、夫々のラン
ド５３間を表層配線で結線し、中間部で層間接続用孔５
５に纏めて表層配線してもよい。さらに、（Ｆ）図のよ
うに、隣り合う行間で同一電源用又は接地用ランド配列
の実施形態で、各行単位で表層配線し、中央部で纏めて
１個の層間接続用孔５５に表層配線してもよい。
ンド５３が直線状に配列された実施形態で、夫々のラン
ド５３間を表層配線で結線し、中間部で層間接続用孔５
５に纏めて表層配線してもよい。さらに、（Ｆ）図のよ
うに、隣り合う行間で同一電源用又は接地用ランド配列
の実施形態で、各行単位で表層配線し、中央部で纏めて
１個の層間接続用孔５５に表層配線してもよい。
【００４１】（Ｅ）図や（Ｆ）図の実施形態において
は、層間接続用孔５５を複数配設してもよい。その他い
ろいろな組み合わせが考えられる。
は、層間接続用孔５５を複数配設してもよい。その他い
ろいろな組み合わせが考えられる。
【００４２】例えば、電源、接地用ランド５３，５４を
２等分し、一方は電源用ランド領域、他方は接地用ラン
ド領域としてレイアウトし、それぞれの層間接続用孔５
５，５６を多数共有化してもよい。
２等分し、一方は電源用ランド領域、他方は接地用ラン
ド領域としてレイアウトし、それぞれの層間接続用孔５
５，５６を多数共有化してもよい。
【００４３】さらに最内周側の、７列から１０列のラン
ドについては、信号用内層配線が形成される場合に使用
される。この信号用ランド５８の場合も、各ランド５８
に層間接続用孔５９が設けられ、それぞれ表層配線６０
されている。このように構成することにより、電源
（Ｖ）、接地（Ｇ）の内層回路は、信号用ランド５１の
表層配線５２の下層で内層配線され、信号用層間接続手
段とクロスさせることによる断線の発生はなくなる。た
とえ、数本の線が切れても他のランドによる内層配線が
存在するため配線基板としてリペアや不良とすることが
無くなる。すなわち、配線基板の歩留まりがその分、向
上する。
ドについては、信号用内層配線が形成される場合に使用
される。この信号用ランド５８の場合も、各ランド５８
に層間接続用孔５９が設けられ、それぞれ表層配線６０
されている。このように構成することにより、電源
（Ｖ）、接地（Ｇ）の内層回路は、信号用ランド５１の
表層配線５２の下層で内層配線され、信号用層間接続手
段とクロスさせることによる断線の発生はなくなる。た
とえ、数本の線が切れても他のランドによる内層配線が
存在するため配線基板としてリペアや不良とすることが
無くなる。すなわち、配線基板の歩留まりがその分、向
上する。
【００４４】次に、電源用、接地用ランド設置位置の他
の実施形態を図５を参照して説明する。すなわち、コー
ナ部６９にレイアウトした実施形態である。最外周側例
えば３列には表層配線７０が形成されている。この表層
配線７０は上記実施形態と同様に、信号用ランド７１の
列である。そして、この表層配線７０の内周側は内層配
線領域である。この内層配線領域のコーナー部６９に電
源用および接地用ランド７２、７３を配列する。この電
源用および接地用ランド７２、７３の配列要領は図３、
図４と同様に構成する。
の実施形態を図５を参照して説明する。すなわち、コー
ナ部６９にレイアウトした実施形態である。最外周側例
えば３列には表層配線７０が形成されている。この表層
配線７０は上記実施形態と同様に、信号用ランド７１の
列である。そして、この表層配線７０の内周側は内層配
線領域である。この内層配線領域のコーナー部６９に電
源用および接地用ランド７２、７３を配列する。この電
源用および接地用ランド７２、７３の配列要領は図３、
図４と同様に構成する。
【００４５】この実施形態は、図３と同様に隣合うラン
ド７２，７３で異なるランドとなるようにレイアウトし
た例である。この実施形態でも電源用および接地用ラン
ド７２、７３の外周側に内層配線される信号用ランドを
レイアウトしていないため、信号用の層間接続用孔によ
り外周側の電源および接地用の内層配線を断線させるこ
とがない。
ド７２，７３で異なるランドとなるようにレイアウトし
た例である。この実施形態でも電源用および接地用ラン
ド７２、７３の外周側に内層配線される信号用ランドを
レイアウトしていないため、信号用の層間接続用孔によ
り外周側の電源および接地用の内層配線を断線させるこ
とがない。
【００４６】たとえ、電源と接地用内層配線が数本切れ
ても他の電源、接地用ラインが存在するので、配線基板
としてリペアや不良とすることが無くなる。すなわち、
歩留まりがその分、向上する。この実施形態では一つの
コーナー部に設けた例について説明したが、４つのコー
ナー部に設けてもよい。
ても他の電源、接地用ラインが存在するので、配線基板
としてリペアや不良とすることが無くなる。すなわち、
歩留まりがその分、向上する。この実施形態では一つの
コーナー部に設けた例について説明したが、４つのコー
ナー部に設けてもよい。
【００４７】さらに、図６のように構成してもよい。即
ち、図６は、図２（Ａ）の電極パッド５のパターンを領
域毎に区分して示したもので、この図６により他の実施
形態を説明する。図６はＶＬＳＩ素子１の輪郭８１を示
すもので、実際の配線基板２には無い枠を示している。
この輪郭８１の内周側に例えば３列のランド列の領域８
２には表層配線が形成される領域で、信号成分が扱われ
る。この領域８２の内周側は内層配線が形成される領域
８３である。この領域８３内で、電源用および接地用ラ
ンドそしてその層間接続用孔の列が設けられる領域８４
を斜線で示している。 （Ａ）図は中央部で十字状位置
に電源用および接地用ランドそして層間接続用孔の列８
４をレイアウトした実施形態である。（Ｂ）図は（Ａ）
図のうち外周側のみ選択して電源用および接地用ランド
そしてその層間接続用孔の列８４をレイアウトした実施
形態である。（Ｃ）図は（Ｂ）図を環状に電源用および
接地用ランドそして層間接続用孔の列８４をレイアウト
した実施形態である。これらの変形は当然可能である。
ち、図６は、図２（Ａ）の電極パッド５のパターンを領
域毎に区分して示したもので、この図６により他の実施
形態を説明する。図６はＶＬＳＩ素子１の輪郭８１を示
すもので、実際の配線基板２には無い枠を示している。
この輪郭８１の内周側に例えば３列のランド列の領域８
２には表層配線が形成される領域で、信号成分が扱われ
る。この領域８２の内周側は内層配線が形成される領域
８３である。この領域８３内で、電源用および接地用ラ
ンドそしてその層間接続用孔の列が設けられる領域８４
を斜線で示している。 （Ａ）図は中央部で十字状位置
に電源用および接地用ランドそして層間接続用孔の列８
４をレイアウトした実施形態である。（Ｂ）図は（Ａ）
図のうち外周側のみ選択して電源用および接地用ランド
そしてその層間接続用孔の列８４をレイアウトした実施
形態である。（Ｃ）図は（Ｂ）図を環状に電源用および
接地用ランドそして層間接続用孔の列８４をレイアウト
した実施形態である。これらの変形は当然可能である。
【００４８】層間接続用孔８４の列の具体的配列は、図
３、図４のパターンが選択的に適用できる。上記のよう
に電源用および接地用ランドそして層間接続用孔８４の
列を構成した場合でも上記実施形態と同様に電源用およ
び接地用ランド８４の外周側に、内層配線される信号用
ランドをレイアウトしていないため、信号用の内層配線
により外周側に信号用内層配線を断線させることがな
い。たとえ、電源および接地用内層配線で数本の線が切
れても、他のランドによる内層配線が存在するため配線
基板としてリペアの工程や不良とすることが無くなる。
すなわち、歩留まりがその分、向上する。
３、図４のパターンが選択的に適用できる。上記のよう
に電源用および接地用ランドそして層間接続用孔８４の
列を構成した場合でも上記実施形態と同様に電源用およ
び接地用ランド８４の外周側に、内層配線される信号用
ランドをレイアウトしていないため、信号用の内層配線
により外周側に信号用内層配線を断線させることがな
い。たとえ、電源および接地用内層配線で数本の線が切
れても、他のランドによる内層配線が存在するため配線
基板としてリペアの工程や不良とすることが無くなる。
すなわち、歩留まりがその分、向上する。
【００４９】上記実施形態では、配線基板に直接半導体
装置例えばＶＬＳＩ素子１を実装する場合について説明
したが、複数個例えば２個のＶＬＳＩ素子１をビルドア
ップ基板（ドクターボード）３１に実装した、いわゆる
モジュールタイプの半導体装置である。このビルドアッ
プ基板３１を配線基板２に実装してもよい。この実施形
態を図７、図８に示す。図７、図８において、図１と同
一部分は同一符番で説明する。上記ビルドアップ基板３
１について図７は、多数の電極リード３２を植設したソ
ケット実装タイプに構成したもので、図８は多数のはん
だバンプを設けた面実装タイプに構成したものである。
装置例えばＶＬＳＩ素子１を実装する場合について説明
したが、複数個例えば２個のＶＬＳＩ素子１をビルドア
ップ基板（ドクターボード）３１に実装した、いわゆる
モジュールタイプの半導体装置である。このビルドアッ
プ基板３１を配線基板２に実装してもよい。この実施形
態を図７、図８に示す。図７、図８において、図１と同
一部分は同一符番で説明する。上記ビルドアップ基板３
１について図７は、多数の電極リード３２を植設したソ
ケット実装タイプに構成したもので、図８は多数のはん
だバンプを設けた面実装タイプに構成したものである。
【００５０】２個のＶＬＳＩ素子１が実装されるビルド
アップ基板３１の具体例としては、上記図１乃至図６で
説明した内層配線された配線基板１と同様な構成であ
る。すなわち、上記ＶＬＳＩ素子１のはんだバンプ３の
配列パターンに配列されたランド５のパターンが上記基
板３１の一方面上に形成されている。この各ランド５に
は表層配線６が形成されている。このパターンは図２
（Ａ）に示す通りである。すなわち、配線６は図３に示
すように信号を流す表層配線と、層間接続用孔５５，５
６，５９までの表層配線である。このうち、各層間接続
用孔５５，５６，５９に設けられる接続導体を介して内
層配線に接続される。これらの構成は図３図４などで説
明したものと同一構成であるから詳細な説明を省略す
る。
アップ基板３１の具体例としては、上記図１乃至図６で
説明した内層配線された配線基板１と同様な構成であ
る。すなわち、上記ＶＬＳＩ素子１のはんだバンプ３の
配列パターンに配列されたランド５のパターンが上記基
板３１の一方面上に形成されている。この各ランド５に
は表層配線６が形成されている。このパターンは図２
（Ａ）に示す通りである。すなわち、配線６は図３に示
すように信号を流す表層配線と、層間接続用孔５５，５
６，５９までの表層配線である。このうち、各層間接続
用孔５５，５６，５９に設けられる接続導体を介して内
層配線に接続される。これらの構成は図３図４などで説
明したものと同一構成であるから詳細な説明を省略す
る。
【００５１】このようにモジュール化した基板３１の他
方面には電極リード３２が設けられて、ソケットコンタ
クトによる小規模回路からなる半導体装置３３が構成さ
れている。さらに、図８の基板３１の他方面上には、は
んだバンプ３４による面実装の小規模回路からなる半導
体装置３５が構成されている。上記層間接続用孔５５，
５６，５９において、電源および接地用層間接続用孔５
５，５６に接続される内層配線は信号用層間接続用孔５
９領域を通らない構成にすることは、上記実施形態と同
様である。
方面には電極リード３２が設けられて、ソケットコンタ
クトによる小規模回路からなる半導体装置３３が構成さ
れている。さらに、図８の基板３１の他方面上には、は
んだバンプ３４による面実装の小規模回路からなる半導
体装置３５が構成されている。上記層間接続用孔５５，
５６，５９において、電源および接地用層間接続用孔５
５，５６に接続される内層配線は信号用層間接続用孔５
９領域を通らない構成にすることは、上記実施形態と同
様である。
【００５２】さらに、大規模配線基板２への実装も上記
実施形態と同じであるため詳細な説明を省略する。相違
するのは図７の実施形態で、配線基板２の半導体装置３
３実装位置にメス型ソケット３６，３７が取着されてい
ることである。このソケット３６，３７からの配線基板
４における配線の内容図３，４と同様である。すなわ
ち、上記層間接続用孔５５，５６，５９において、電源
および接地用層間接続用孔５５，５６に接続される内層
配線は信号用層間接続用孔５９領域を通らない構成にす
ることである。
実施形態と同じであるため詳細な説明を省略する。相違
するのは図７の実施形態で、配線基板２の半導体装置３
３実装位置にメス型ソケット３６，３７が取着されてい
ることである。このソケット３６，３７からの配線基板
４における配線の内容図３，４と同様である。すなわ
ち、上記層間接続用孔５５，５６，５９において、電源
および接地用層間接続用孔５５，５６に接続される内層
配線は信号用層間接続用孔５９領域を通らない構成にす
ることである。
【００５３】上記実施形態では、ＶＬＳＩ素子１の構成
について、半導体チップをフェースダウンのマウントの
場合について説明したが、フェースアップのマウントで
も電極パッド配列について、図３，４の構成を基本とす
ればよく、半導体チップに向きには無関係である。
について、半導体チップをフェースダウンのマウントの
場合について説明したが、フェースアップのマウントで
も電極パッド配列について、図３，４の構成を基本とす
ればよく、半導体チップに向きには無関係である。
【００５４】
【発明の効果】以上説明したようにこの発明によれば、
半導体装置を配線基板への実装において、配線基板にお
いて、電源および接地用層間接続用孔に接続される内層
配線が信号用層間接続用孔５９領域を通らない構成にし
た配線基板およびこの配線基板対応する半導体装置を得
ることができるので、高集積化されるＶＬＳＩ素子でも
ＣＳＰ実装を可能にし電源、接地などの接続信頼性を向
上させた配線回路装置およびその半導体装置を得ること
ができる。
半導体装置を配線基板への実装において、配線基板にお
いて、電源および接地用層間接続用孔に接続される内層
配線が信号用層間接続用孔５９領域を通らない構成にし
た配線基板およびこの配線基板対応する半導体装置を得
ることができるので、高集積化されるＶＬＳＩ素子でも
ＣＳＰ実装を可能にし電源、接地などの接続信頼性を向
上させた配線回路装置およびその半導体装置を得ること
ができる。
【００５５】集積度が高くなっても配線基板の歩留まり
を改善できる効果がある。電源および接地用内層配線の
断線による配線基板の不良を改善できる。
を改善できる効果がある。電源および接地用内層配線の
断線による配線基板の不良を改善できる。
【図１】この発明の配線回路装置の１実施形態を説明す
るための図である。
るための図である。
【図２】図１の配線基板の半導体装置実装パターンを説
明するための平面図である。
明するための平面図である。
【図３】図２の配線基板のランドパターンを説明するた
めの一部を拡大して示す平面図である。
めの一部を拡大して示す平面図である。
【図４】図３の他の実施形態を説明するための平面図で
ある。
ある。
【図５】図３の他の実施形態を説明するための一部を拡
大して示す平面図である。
大して示す平面図である。
【図６】図５の他の実施形態を説明するための一部を拡
大して示す平面図である。
大して示す平面図である。
【図７】図１の他の実施形態を説明するための一部を拡
大して示す断面図である。
大して示す断面図である。
【図８】図１の他の実施形態を説明するための一部を拡
大して示す断面図である。
大して示す断面図である。
【図９】高集積度ＬＳＩのチップサイズとピン数の関係
を製品別に示す図である。
を製品別に示す図である。
【図１０】従来のＣＳＰ実装されたＬＳＩ素子を実装す
るための配線基板のランドパターンを説明するための一
部を拡大して示す平面図である。
るための配線基板のランドパターンを説明するための一
部を拡大して示す平面図である。
１……ＶＬＳＩ素子 ２、２３……配線基板 ３、３４……はんだバンプ ４……基板 ５……ランドパターン ６、５２……配線 ７、５５，５６，５９，８４……層間接続用孔 ８……導電体層 １１……半導体基板 １２……再配線層 １３……電極パッド １４……ポリイミド層 ３１……ビルドアップ基板 ３２……電極リード ３３、３５……半導体装置 ３６，３７……ソケット ５１，５３，５４，５８，７１，７２，７３……ランド ５７、６０、７０……表層配線 ６９……コーナー部 ８１……輪郭 ５９，８２，８３，８４……領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年６月１６日（１９９９．６．１
６）
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【発明が解決しようとする課題】しかしながら、上記Ｃ
ＳＰ実装された集積回路素子の製品別のチップサイズと
ピン数の関係は図９の通りである。即ち、ピン数は、僅
か１０ｍｍ角程度のチップ面積にフラッシュメモリやＤ
ＲＡＭの数十ピンからメモリー混載ロジックの３００ピ
ンまで存在する。従って、電極ピンのピッチは０．３ｍ
ｍピッチの極狭もある。ピン径も０．５ｍｍのものまで
存在し、ピンも薄膜技術化している。
ＳＰ実装された集積回路素子の製品別のチップサイズと
ピン数の関係は図９の通りである。即ち、ピン数は、僅
か１０ｍｍ角程度のチップ面積にフラッシュメモリやＤ
ＲＡＭの数十ピンからメモリー混載ロジックの３００ピ
ンまで存在する。従って、電極ピンのピッチは０．３ｍ
ｍピッチの極狭もある。ピン径も０．５ｍｍのものまで
存在し、ピンも薄膜技術化している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】従来のＣＳＰ実装された集積回路素子を印
刷（プリント）配線基板に実装する、配線基板側のラン
ドパターンの一部分を図１０に拡大して示す。図１０は
ＣＳＰ実装されたＬＳＩ素子が実装される電極パッド配
列パターンに対応するランドパターンの一部を拡大して
示した説明図である。図１０において、最外周側３列の
第１列から第３列までのランドパターン７１は信号電流
を流し、表層配線７２で信号回路を形成しているランド
パターン配列である。
刷（プリント）配線基板に実装する、配線基板側のラン
ドパターンの一部分を図１０に拡大して示す。図１０は
ＣＳＰ実装されたＬＳＩ素子が実装される電極パッド配
列パターンに対応するランドパターンの一部を拡大して
示した説明図である。図１０において、最外周側３列の
第１列から第３列までのランドパターン７１は信号電流
を流し、表層配線７２で信号回路を形成しているランド
パターン配列である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】さらに内周側の第８列から第１０列までの
ランドパターン７５は電源用および接地用としてのラン
ドパターンで、この配線回路は各ランドに層間接続用孔
７６を設け、プリント配線基板の内層に電源回路や接地
回路を形成している。（内層配線）したがって、最内周
に形成される電源、接地回路は、これより外周側に形成
されている第４列から第７列までの信号回路と同様に内
層配線であるため、この信号回路部の内層配線工程にお
いて形成された、信号用ランドの層間接続用孔７６に当
接する場合があり、上記電源回路や接地回路が断線した
状態の場合があることが判った。この現象は集積度が高
くなるにつれ狭ピッチ、細線化が促進され、この種、断
線不良の発生が増加傾向にある。また、狭ピッチ化にと
もない電源および接地の層間接続用導体が近く又は接触
してしまう場合がある。これを避けるためには、層間接
続用導体のクリアランス径をＣＳＰのピッチより小さく
することが考えられるが、電気的に弱くなることと、高
い位置決めの製造精度が必要となり、コストが高くなる
ため、製造ラインとしては実用困難である。
ランドパターン７５は電源用および接地用としてのラン
ドパターンで、この配線回路は各ランドに層間接続用孔
７６を設け、プリント配線基板の内層に電源回路や接地
回路を形成している。（内層配線）したがって、最内周
に形成される電源、接地回路は、これより外周側に形成
されている第４列から第７列までの信号回路と同様に内
層配線であるため、この信号回路部の内層配線工程にお
いて形成された、信号用ランドの層間接続用孔７６に当
接する場合があり、上記電源回路や接地回路が断線した
状態の場合があることが判った。この現象は集積度が高
くなるにつれ狭ピッチ、細線化が促進され、この種、断
線不良の発生が増加傾向にある。また、狭ピッチ化にと
もない電源および接地の層間接続用導体が近く又は接触
してしまう場合がある。これを避けるためには、層間接
続用導体のクリアランス径をＣＳＰのピッチより小さく
することが考えられるが、電気的に弱くなることと、高
い位置決めの製造精度が必要となり、コストが高くなる
ため、製造ラインとしては実用困難である。
Claims (10)
- 【請求項１】 チップサイズパッケージングされた集積
回路素子と、 この集積回路素子が実装されたランドパターンを有する
配線基板と、 この配線基板の前記ランドパターンのうち電源用および
接地用ランドに接続された第１の層間接続手段と、 前記配線基板の前記ランドパターンのうち信号用ランド
に接続された第２の層間接続手段とを具備し、 前記第１の層間接続手段の配列を前記第２の層間接続手
段より外周側に配列したことを特徴する配線回路装置。 - 【請求項２】 チップサイズパッケージングされた集積
回路素子と、 この集積回路素子が実装されたランドパターンを有する
配線基板と、 この配線基板の前記ランドパターンのうち電源用および
接地用ランドに接続された層間接続手段とを具備し、 この層間接続手段の配列を複数個集合させて配列したこ
とを特徴する配線回路装置。 - 【請求項３】 チップサイズパッケージングされた集積
回路素子と、 この集積回路素子が実装されたランドパターンを有する
配線基板と、 この配線基板の前記ランドパターンのうち複数ランドか
らなる電源用および接地用ランドに接続された層間接続
手段と、 この層間接続手段を前記ランドパターンの中央部および
コーナー部の少なくとも一部に設けたことを特徴する配
線回路装置。 - 【請求項４】 チップサイズパッケージングされた集積
回路素子と、 この集積回路素子が実装されたランドパターンを有する
配線基板と、 この配線基板の前記ランドパターンのうち内層配線され
た電源用および接地用用ランドと、 前記配線基板の前記ランドパターンのうち内層配線およ
び表層配線された信号用ランドとを具備し、 前記電源用および接地用ランドの配列を前記内層配線さ
れた信号用ランドより外周側に配列したことを特徴する
配線回路装置。 - 【請求項５】 チップサイズパッケージングされた集積
回路素子と、 この集積回路素子が実装されたランドパターンを有する
配線路基板と、 この配線基板の前記ランドパターンのうち複数個のラン
ドが集合して内層配線および表層配線された信号用ラン
ドと、 この信号用ランドおよび前記内層配線間に設けられた信
号用層間接続手段と、前記配線基板の前記ランドパター
ンのうち複数個のランドが集合して内層配線された電源
用および接地用ランドとを具備し、 この電源用および接地用ランドの前記内層配線が前記信
号用層間接続手段を通らない位置に配列したことを特徴
する配線回路装置。 - 【請求項６】 チップサイズパッケージングされた集積
回路素子と、 この集積回路素子が実装されたランドパターンを有する
配線基板と、 この配線基板の前記ランドパターンのうち内層配線およ
び表層配線された信号用ランドと、 この信号用ランドおよび前記内層配線間に設けられた信
号用層間接続手段と、 この配線基板の前記ランドパターンのうち内層配線され
た電源用および接地用ランドとを具備し、 この電源用および接地用ランドの配列を複数個集合させ
て前記ランドパターンの中央部およびコーナー部の少な
くとも一方に配列しこの内層配線が前記信号用層間接続
手段を通らない位置に配列したことを特徴する配線回路
装置 - 【請求項７】 集積回路が形成された半導体チップと、 この半導体チップの上記集積回路に接続された電源用お
よび接地用電極パッド配列と、 前記半導体チップの前記集積回路に接続された信号用電
極パッド配列とを具備し、 前記電源用および接地用電極パッド配列を配線基板への
実装において内層配線される前記信号用電極パッド配列
より外周側に設けたことを特徴とする半導体装置。 - 【請求項８】 集積回路が形成された半導体チップと、 この半導体チップの上記集積回路に接続された電源用お
よび接地用電極パッド配列とを具備し、 この電源用および接地用電極パッドを複数パッド集合し
て配列したことを特徴とする半導体装置。 - 【請求項９】 集積回路が形成された半導体チップと、 この半導体チップの上記集積回路に接続された電極パッ
ド配列と、 この電極パッド配列のうち複数の電極パッドが割り当て
られた電源用および接地用電極パッド配列とを具備し、 この電源用および接地用電極パッド配列を前記電極パッ
ド配列の中央部およびコーナー部の少なくとも一方に配
列したことを特徴とする半導体装置。 - 【請求項１０】 集積回路が形成され半導体チップと、 この半導体チップの上記集積回路に接続された電極パッ
ド配列と、 この電極パッド配列のうち複数の電極パッドが割り当て
られた信号用の電極パッド配列と、 前記電極パッド配列のうち複数の電極パッドが割り当て
られた電源用および接地用電極パッド配列と、 この電源用および接地用電極パッド配列より内周側に設
けられた配線基板への実装において内層配線される前記
信号用の電極パッド配列とからなる集積回路素子が複数
個実装されたビルドアップ基板とを具備してなることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11158391A JP2000349191A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置および配線回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11158391A JP2000349191A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置および配線回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349191A true JP2000349191A (ja) | 2000-12-15 |
Family
ID=15670715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11158391A Pending JP2000349191A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置および配線回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349191A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100949A (ja) * | 2001-09-26 | 2003-04-04 | Hitachi Ltd | 半導体装置 |
| JP2005039791A (ja) * | 2003-05-29 | 2005-02-10 | Kyocera Corp | 温度補償水晶発振器 |
| EP1361612A3 (en) * | 2002-05-07 | 2006-05-17 | Kabushiki Kaisha Toshiba | Organic substrate for flip chip bonding |
| WO2006059706A1 (ja) * | 2004-12-02 | 2006-06-08 | Matsushita Electric Industrial Co., Ltd. | プリント基板及びその設計方法並びにｉｃパッケージ端子の設計方法及びその接続方法 |
| JP2007324528A (ja) * | 2006-06-05 | 2007-12-13 | Alps Electric Co Ltd | 半田接続構造の検査方法、及びその半田接続構造 |
| JP2008072762A (ja) * | 2003-05-29 | 2008-03-27 | Kyocera Corp | 温度補償水晶発振器 |
| USRE44368E1 (en) | 2003-05-29 | 2013-07-16 | Kyocera Corporation | Temperature-compensated crystal oscillator |
| JP2013542611A (ja) * | 2010-10-26 | 2013-11-21 | ザイリンクス インコーポレイテッド | 半導体装置における鉛フリー構造 |
| JP2014053513A (ja) * | 2012-09-10 | 2014-03-20 | Canon Inc | 積層型半導体装置及びプリント回路板 |
-
1999
- 1999-06-04 JP JP11158391A patent/JP2000349191A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100949A (ja) * | 2001-09-26 | 2003-04-04 | Hitachi Ltd | 半導体装置 |
| EP1361612A3 (en) * | 2002-05-07 | 2006-05-17 | Kabushiki Kaisha Toshiba | Organic substrate for flip chip bonding |
| JP2005039791A (ja) * | 2003-05-29 | 2005-02-10 | Kyocera Corp | 温度補償水晶発振器 |
| JP2008072762A (ja) * | 2003-05-29 | 2008-03-27 | Kyocera Corp | 温度補償水晶発振器 |
| USRE44368E1 (en) | 2003-05-29 | 2013-07-16 | Kyocera Corporation | Temperature-compensated crystal oscillator |
| WO2006059706A1 (ja) * | 2004-12-02 | 2006-06-08 | Matsushita Electric Industrial Co., Ltd. | プリント基板及びその設計方法並びにｉｃパッケージ端子の設計方法及びその接続方法 |
| EP1814370A4 (en) * | 2004-12-02 | 2007-11-07 | Matsushita Electric Industrial Co Ltd | CIRCUIT BOARD AND METHOD FOR DESIGNING THE SAME, METHOD FOR DESIGNING TERMINAL WITH MICROCIRCUIT BOX AND CONNECTING METHOD THEREFOR |
| US8097815B2 (en) | 2004-12-02 | 2012-01-17 | Panasonic Corporation | Printed circuit board and its designing method, and designing method of IC package terminal and its connecting method |
| KR101160375B1 (ko) * | 2004-12-02 | 2012-06-26 | 파나소닉 주식회사 | 프린트 기판 및 그 설계 방법 및 ｉｃ 패키지 단자의 설계방법 및 그 접속 방법 |
| JP2007324528A (ja) * | 2006-06-05 | 2007-12-13 | Alps Electric Co Ltd | 半田接続構造の検査方法、及びその半田接続構造 |
| JP2013542611A (ja) * | 2010-10-26 | 2013-11-21 | ザイリンクス インコーポレイテッド | 半導体装置における鉛フリー構造 |
| JP2014053513A (ja) * | 2012-09-10 | 2014-03-20 | Canon Inc | 積層型半導体装置及びプリント回路板 |
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