JP2000349256A - 半導体装置の製造方法及び半導体層への不純物導入方法 - Google Patents
半導体装置の製造方法及び半導体層への不純物導入方法Info
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- JP2000349256A JP2000349256A JP11157387A JP15738799A JP2000349256A JP 2000349256 A JP2000349256 A JP 2000349256A JP 11157387 A JP11157387 A JP 11157387A JP 15738799 A JP15738799 A JP 15738799A JP 2000349256 A JP2000349256 A JP 2000349256A
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法及び半導体層への不純
物導入方法に関し、表面が半球状結晶粒からなる多結晶
シリコンに対する不純物導入工程におけるシリコン原子
のマイグレーションによる表面の平坦化を防止する。 【解決手段】 表面が半球状結晶粒からなる多結晶シリ
コン膜４を形成した後、導電型決定不純物雰囲気６中で
不純物導入温度まで昇温するとともに、不純物導入温度
に安定維持し、次いで、不純物導入温度において導電型
決定不純物雰囲気６中で多結晶シリコン膜４に不純物を
導入する。
物導入方法に関し、表面が半球状結晶粒からなる多結晶
シリコンに対する不純物導入工程におけるシリコン原子
のマイグレーションによる表面の平坦化を防止する。 【解決手段】 表面が半球状結晶粒からなる多結晶シリ
コン膜４を形成した後、導電型決定不純物雰囲気６中で
不純物導入温度まで昇温するとともに、不純物導入温度
に安定維持し、次いで、不純物導入温度において導電型
決定不純物雰囲気６中で多結晶シリコン膜４に不純物を
導入する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体層への不純物導入方法に関するものであ
り、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセ
ス・メモリ）を構成するキャパシタの蓄積電極に用いる
ＨＳＧ−Ｓｉ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉ
ｎ−Ｓｉｌｉｃｏｎ）に対するドーピング工程に特徴の
ある半導体装置の製造方法及び半導体層への不純物導入
方法に関するものである。
方法及び半導体層への不純物導入方法に関するものであ
り、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセ
ス・メモリ）を構成するキャパシタの蓄積電極に用いる
ＨＳＧ−Ｓｉ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉ
ｎ−Ｓｉｌｉｃｏｎ）に対するドーピング工程に特徴の
ある半導体装置の製造方法及び半導体層への不純物導入
方法に関するものである。
【０００２】
【従来の技術】従来、各種の情報を記録するためにＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）、
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）、或いは、ＦＬＡＳＨ（フラッシュ・メモリ）等の
半導体記憶装置が用いられている。この内、ＤＲＡＭは
読出、書込の速度が速く、また、耐用年数が長いという
特長を有するため、各種の情報処理装置における記憶手
段として広く用いられている。
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）、
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）、或いは、ＦＬＡＳＨ（フラッシュ・メモリ）等の
半導体記憶装置が用いられている。この内、ＤＲＡＭは
読出、書込の速度が速く、また、耐用年数が長いという
特長を有するため、各種の情報処理装置における記憶手
段として広く用いられている。
【０００３】近年の半導体装置の集積度の向上にともな
って、ＤＲＡＭに対しても高密度化が要請されており、
この様な要請に応えるためにはメモリ素子を構成するメ
モリセルの面積を小さくするとともに、ソフトエラー対
策等のために、この小さなセル面積内に充分なキャパシ
タ容量を得る必要がある。そのため、従来においては、
キャパシタ電極の表面積を大きくするために、トレンチ
形やフィン形等の立体的なキャパシタ電極が採用されて
いる。
って、ＤＲＡＭに対しても高密度化が要請されており、
この様な要請に応えるためにはメモリ素子を構成するメ
モリセルの面積を小さくするとともに、ソフトエラー対
策等のために、この小さなセル面積内に充分なキャパシ
タ容量を得る必要がある。そのため、従来においては、
キャパシタ電極の表面積を大きくするために、トレンチ
形やフィン形等の立体的なキャパシタ電極が採用されて
いる。
【０００４】しかし、この様な立体構造のキャパシタ電
極を用いた場合には、メモリセル部と周辺回路部とにお
いて大きな段差が生じ、フォトリソグラフィー工程にお
ける精度が問題となるため、近年、キャパシタ電極とし
て表面が半球状結晶粒構造となった多結晶シリコン、即
ち、ＨＳＧ−Ｓｉ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒ
ａｉｎ−Ｓｉｌｉｃｏｎ）を用いることによって実効的
な表面積を１．３〜２．５倍に増加させる方法が提案さ
れている（必要ならば、例えば、Ｔ．Ｍｉｎｅｅｔ ａ
ｌ．，Ｅｘｔ．Ａｂｓ．２１ｓｔ ＳＳＤＭ，ｐ．１３
７，１９８９、或いは、Ｐ．Ｃ．Ｆａｚａｎ ｅｔ ａ
ｌ．，ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅ
ｔｔ．，ｖｏｌ．１１，ｐ．２７９，１９９０参照）。
極を用いた場合には、メモリセル部と周辺回路部とにお
いて大きな段差が生じ、フォトリソグラフィー工程にお
ける精度が問題となるため、近年、キャパシタ電極とし
て表面が半球状結晶粒構造となった多結晶シリコン、即
ち、ＨＳＧ−Ｓｉ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒ
ａｉｎ−Ｓｉｌｉｃｏｎ）を用いることによって実効的
な表面積を１．３〜２．５倍に増加させる方法が提案さ
れている（必要ならば、例えば、Ｔ．Ｍｉｎｅｅｔ ａ
ｌ．，Ｅｘｔ．Ａｂｓ．２１ｓｔ ＳＳＤＭ，ｐ．１３
７，１９８９、或いは、Ｐ．Ｃ．Ｆａｚａｎ ｅｔ ａ
ｌ．，ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅ
ｔｔ．，ｖｏｌ．１１，ｐ．２７９，１９９０参照）。
【０００５】この様なＨＳＧ−Ｓｉ膜は、堆積時には不
純物を含んでいないので、キャパシタが逆バイアスされ
る場合、空乏層が広がり、良好なキャパシタ特性が得ら
れないという問題があるため、このＨＳＧ−Ｓｉ膜に後
工程にてＰ（りん）、Ａｓ（砒素）、或いは、Ｂ（硼
素）等の導電型決定不純物を導入する必要がある。
純物を含んでいないので、キャパシタが逆バイアスされ
る場合、空乏層が広がり、良好なキャパシタ特性が得ら
れないという問題があるため、このＨＳＧ−Ｓｉ膜に後
工程にてＰ（りん）、Ａｓ（砒素）、或いは、Ｂ（硼
素）等の導電型決定不純物を導入する必要がある。
【０００６】従来においては、ＨＳＧ−Ｓｉ膜に不純物
を導入する場合には、ＨＳＧ−Ｓｉ膜を形成したのち、
一旦大気に暴露してから、別の製造装置において高温の
ガス雰囲気中で不純物の拡散を行っていた。ところが、
大気暴露により表面に自然酸化膜が形成されるため、そ
のまま不純物の導入を行っても、自然酸化膜により不純
物の拡散が阻害されて、結果として所望の高い不純物濃
度が得られないという問題がある。
を導入する場合には、ＨＳＧ−Ｓｉ膜を形成したのち、
一旦大気に暴露してから、別の製造装置において高温の
ガス雰囲気中で不純物の拡散を行っていた。ところが、
大気暴露により表面に自然酸化膜が形成されるため、そ
のまま不純物の導入を行っても、自然酸化膜により不純
物の拡散が阻害されて、結果として所望の高い不純物濃
度が得られないという問題がある。
【０００７】したがって、この様な問題を解決するため
に、不純物の導入前に自然酸化膜を除去したり、或い
は、ＨＳＧ−Ｓｉ膜の堆積工程と不純物導入工程とを、
同一反応室内で行ったりしている。
に、不純物の導入前に自然酸化膜を除去したり、或い
は、ＨＳＧ−Ｓｉ膜の堆積工程と不純物導入工程とを、
同一反応室内で行ったりしている。
【０００８】この様に、自然酸化膜を除去した状態或い
は自然酸化膜が形成されていない状態で不純物を導入す
る場合、Ｎ2 、ヘリウム、或いは、アルゴン等の不活性
ガス雰囲気中で不純物導入温度まで昇温を行ったのち、
ＰＨ3 等の不純物源を導入して所定時間熱処理を行うこ
とによって、不純物の拡散を行っていた。
は自然酸化膜が形成されていない状態で不純物を導入す
る場合、Ｎ2 、ヘリウム、或いは、アルゴン等の不活性
ガス雰囲気中で不純物導入温度まで昇温を行ったのち、
ＰＨ3 等の不純物源を導入して所定時間熱処理を行うこ
とによって、不純物の拡散を行っていた。
【０００９】
【発明が解決しようとする課題】しかし、この様な不活
性ガス雰囲気における昇温工程においては、ＨＳＧ−Ｓ
ｉ膜において、シリコン原子の再移動、即ち、マイグレ
ーションが起こり、その結果、ＨＳＧ−Ｓｉ膜の表面の
凹凸が小さくなって平坦に近い表面となるため、キャパ
シタ電極の実効的表面積が減少するという問題がある。
この様なマイグレーションは、ＨＳＧ−Ｓｉ膜の堆積温
度より不純物導入温度の方が高いほど激しくなり、凹凸
がより平坦化することになる。
性ガス雰囲気における昇温工程においては、ＨＳＧ−Ｓ
ｉ膜において、シリコン原子の再移動、即ち、マイグレ
ーションが起こり、その結果、ＨＳＧ−Ｓｉ膜の表面の
凹凸が小さくなって平坦に近い表面となるため、キャパ
シタ電極の実効的表面積が減少するという問題がある。
この様なマイグレーションは、ＨＳＧ−Ｓｉ膜の堆積温
度より不純物導入温度の方が高いほど激しくなり、凹凸
がより平坦化することになる。
【００１０】したがって、この様に、シリコン原子が再
移動し、表面の凹凸が小さくなった状態でキャパシタ電
極を形成しても、所期の容量が得られなくなり、ＤＲＡ
Ｍキャパシタのデータ保持時間が短くなってしまうとい
う問題があり、さらに表面の平坦化が進むと容量がさら
に小さくなるため、ＤＲＡＭとしての動作ができず、Ｄ
ＲＡＭの製造歩留りが低下するという問題がある。
移動し、表面の凹凸が小さくなった状態でキャパシタ電
極を形成しても、所期の容量が得られなくなり、ＤＲＡ
Ｍキャパシタのデータ保持時間が短くなってしまうとい
う問題があり、さらに表面の平坦化が進むと容量がさら
に小さくなるため、ＤＲＡＭとしての動作ができず、Ｄ
ＲＡＭの製造歩留りが低下するという問題がある。
【００１１】一方、この様な問題を解決する手段とし
て、ＨＳＧ−Ｓｉ膜を堆積したのち、不純物ガス雰囲気
中でＲＴＡ（ラピッド・サーマル・アニール）を行うこ
とが提案されている（必要ならば、特開平１０−３０３
３６８号公報参照）。このＲＴＡ工程においては、キャ
リアガスとしての９５００ｓｃｃｍのＨ2 ガスととも
に、ＰＨ3 を２７０ｓｃｃｍ流し、８００℃において３
００秒間熱処理することによって、表面からの深さが５
０Åに位置における不純物濃度を約３×１０20ｃｍ-3程
度にしている。
て、ＨＳＧ−Ｓｉ膜を堆積したのち、不純物ガス雰囲気
中でＲＴＡ（ラピッド・サーマル・アニール）を行うこ
とが提案されている（必要ならば、特開平１０−３０３
３６８号公報参照）。このＲＴＡ工程においては、キャ
リアガスとしての９５００ｓｃｃｍのＨ2 ガスととも
に、ＰＨ3 を２７０ｓｃｃｍ流し、８００℃において３
００秒間熱処理することによって、表面からの深さが５
０Åに位置における不純物濃度を約３×１０20ｃｍ-3程
度にしている。
【００１２】しかし、このＲＴＡ工程の場合には、短時
間熱処理であるので、不純物濃度が必ずしも十分高いも
のとはならず、且つ、ＨＳＧ−Ｓｉ膜の膜厚方向の不純
物濃度勾配が大きく、表面からの深さが５０Å以上の位
置における不純物濃度が約３×１０20ｃｍ-3以下に低下
し、空乏層の拡がりの影響を受けるものと考えられ、且
つ、十分な低抵抗性が得られないという問題がある。
間熱処理であるので、不純物濃度が必ずしも十分高いも
のとはならず、且つ、ＨＳＧ−Ｓｉ膜の膜厚方向の不純
物濃度勾配が大きく、表面からの深さが５０Å以上の位
置における不純物濃度が約３×１０20ｃｍ-3以下に低下
し、空乏層の拡がりの影響を受けるものと考えられ、且
つ、十分な低抵抗性が得られないという問題がある。
【００１３】この様な問題を解決する方法として、ＲＴ
Ａ工程に代わりに、ＬＰＣＶＤ（減圧化学気相成長）チ
ャンバー内で、約１〜３Ｔｏｒｒにおいて、６５０〜８
５０℃の温度で相対的に長時間熱処理することも合わせ
て提案されているが、この場合には、昇温工程までの雰
囲気については考慮されていない。このため、従来の拡
散と同様となり、表面の凹凸の消失による平坦化の問題
が生ずる可能性がある。
Ａ工程に代わりに、ＬＰＣＶＤ（減圧化学気相成長）チ
ャンバー内で、約１〜３Ｔｏｒｒにおいて、６５０〜８
５０℃の温度で相対的に長時間熱処理することも合わせ
て提案されているが、この場合には、昇温工程までの雰
囲気については考慮されていない。このため、従来の拡
散と同様となり、表面の凹凸の消失による平坦化の問題
が生ずる可能性がある。
【００１４】本発明は、表面が半球状結晶粒からなる多
結晶シリコンに対する不純物導入工程におけるシリコン
原子のマイグレーションによる表面の平坦化を防止する
ことを目的とする。
結晶シリコンに対する不純物導入工程におけるシリコン
原子のマイグレーションによる表面の平坦化を防止する
ことを目的とする。
【００１５】
【課題を解決するための手段】図１は本発明の原理的構
成図であり、この図１を参照して本発明における課題を
解決するための手段を説明する。なお、図における符号
１，２，３は、夫々、半導体基板、ソース領域等の高不
純物濃度領域、下部電極となる不純物ドープα−Ｓｉ膜
等の不純物含有導電膜である。 図１（ａ）及び（ｂ）参照 （１）本発明は、半導体装置の製造方法において、表面
が半球状結晶粒からなる多結晶シリコン膜４を形成した
後、導電型決定不純物雰囲気６中で不純物導入温度まで
昇温するとともに、不純物導入温度に安定維持し、次い
で、不純物導入温度において導電型決定不純物雰囲気６
中で多結晶シリコン膜４に不純物を導入することを特徴
とする。
成図であり、この図１を参照して本発明における課題を
解決するための手段を説明する。なお、図における符号
１，２，３は、夫々、半導体基板、ソース領域等の高不
純物濃度領域、下部電極となる不純物ドープα−Ｓｉ膜
等の不純物含有導電膜である。 図１（ａ）及び（ｂ）参照 （１）本発明は、半導体装置の製造方法において、表面
が半球状結晶粒からなる多結晶シリコン膜４を形成した
後、導電型決定不純物雰囲気６中で不純物導入温度まで
昇温するとともに、不純物導入温度に安定維持し、次い
で、不純物導入温度において導電型決定不純物雰囲気６
中で多結晶シリコン膜４に不純物を導入することを特徴
とする。
【００１６】この様に、不純物導入までの昇温工程及び
温度安定維持工程を導電型決定不純物雰囲気６中で行う
ことによって、表面が半球状結晶粒からなる多結晶シリ
コン膜４の表面に不純物を含むガスやその分解物を吸着
させ、吸着させた不純物を含むガスやその分解物によっ
て、シリコン原子の再移動を防止することができ、その
結果、多結晶シリコン膜４の表面の凹凸形状を変化させ
ることなく不純物導入を行うことができる。また、ＲＴ
Ａ工程とは異なり、抵抗加熱を利用した相対的に長時間
熱処理であるので、高濃度の不純物を低濃度勾配で導入
することができる。
温度安定維持工程を導電型決定不純物雰囲気６中で行う
ことによって、表面が半球状結晶粒からなる多結晶シリ
コン膜４の表面に不純物を含むガスやその分解物を吸着
させ、吸着させた不純物を含むガスやその分解物によっ
て、シリコン原子の再移動を防止することができ、その
結果、多結晶シリコン膜４の表面の凹凸形状を変化させ
ることなく不純物導入を行うことができる。また、ＲＴ
Ａ工程とは異なり、抵抗加熱を利用した相対的に長時間
熱処理であるので、高濃度の不純物を低濃度勾配で導入
することができる。
【００１７】（２）また、本発明は、上記（１）におい
て、表面が半球状結晶粒からなる多結晶シリコン膜４を
形成した後、多結晶シリコン膜４の表面を大気に曝し、
不純物導入工程前に多結晶シリコンの表面に形成された
自然酸化膜５を除去することを特徴とする。
て、表面が半球状結晶粒からなる多結晶シリコン膜４を
形成した後、多結晶シリコン膜４の表面を大気に曝し、
不純物導入工程前に多結晶シリコンの表面に形成された
自然酸化膜５を除去することを特徴とする。
【００１８】この様に、表面が半球状結晶粒からなる多
結晶シリコン膜４を形成した後、多結晶シリコン膜４の
表面を大気に曝した場合には、不純物を安定して導入す
るためには、拡散バリアとなる自然酸化膜５を不純物導
入工程前に除去する必要がある。
結晶シリコン膜４を形成した後、多結晶シリコン膜４の
表面を大気に曝した場合には、不純物を安定して導入す
るためには、拡散バリアとなる自然酸化膜５を不純物導
入工程前に除去する必要がある。
【００１９】（３）また、本発明は、上記（１）または
（２）において、導電型決定不純物雰囲気６が、フォス
フィン、オキシ塩化りん、三塩化りん、アルシン、或い
は、ジボランのいずれかを含むことを特徴とする。
（２）において、導電型決定不純物雰囲気６が、フォス
フィン、オキシ塩化りん、三塩化りん、アルシン、或い
は、ジボランのいずれかを含むことを特徴とする。
【００２０】この様に、導電型決定不純物雰囲気６とし
ては、フォスフィン（ＰＨ3 ）、オキシ塩化りん（ＰＯ
Ｃｌ3 ）、三塩化りん（ＰＣｌ3 ）、アルシン（ＡｓＨ
3 ）、あるいは、ジボラン（Ｂ2 Ｈ6 ）を用いれば良
い。
ては、フォスフィン（ＰＨ3 ）、オキシ塩化りん（ＰＯ
Ｃｌ3 ）、三塩化りん（ＰＣｌ3 ）、アルシン（ＡｓＨ
3 ）、あるいは、ジボラン（Ｂ2 Ｈ6 ）を用いれば良
い。
【００２１】（４）また、本発明は、半導体層への不純
物導入方法において、表面が半球状結晶粒からなる多結
晶シリコン膜４を形成した後、導電型決定不純物雰囲気
６中で不純物導入温度まで昇温するとともに、不純物導
入温度に安定維持し、次いで、不純物導入温度において
導電型決定不純物雰囲気６中で多結晶シリコン膜４に不
純物を導入することを特徴とする。
物導入方法において、表面が半球状結晶粒からなる多結
晶シリコン膜４を形成した後、導電型決定不純物雰囲気
６中で不純物導入温度まで昇温するとともに、不純物導
入温度に安定維持し、次いで、不純物導入温度において
導電型決定不純物雰囲気６中で多結晶シリコン膜４に不
純物を導入することを特徴とする。
【００２２】この様に、表面が半球状結晶粒からなる多
結晶シリコン膜４への不純物導入までの昇温工程及び温
度安定維持工程を導電型決定不純物雰囲気６中で行うこ
とによって、表面が半球状結晶粒からなる多結晶シリコ
ン膜４の表面に不純物を含むガスやその分解物を吸着さ
せ、吸着させた不純物を含むガスやその分解物によっ
て、シリコン原子の再移動を防止することができ、その
結果、多結晶シリコン膜４の表面の凹凸形状を変化させ
ることなく不純物導入を行うことができる。
結晶シリコン膜４への不純物導入までの昇温工程及び温
度安定維持工程を導電型決定不純物雰囲気６中で行うこ
とによって、表面が半球状結晶粒からなる多結晶シリコ
ン膜４の表面に不純物を含むガスやその分解物を吸着さ
せ、吸着させた不純物を含むガスやその分解物によっ
て、シリコン原子の再移動を防止することができ、その
結果、多結晶シリコン膜４の表面の凹凸形状を変化させ
ることなく不純物導入を行うことができる。
【００２３】特に、上記（１）乃至（３）の工程を、Ｄ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
のキャパシタ電極、特に、下部キャパシタ電極の形成工
程に用いることによって、下部キャパシタ電極の実効的
表面積を低減することなく高濃度に不純物を導入した不
純物ドープ多結晶シリコン膜７を形成することができる
ので、増大したキャパシタ容量を有する高集積度ＤＲＡ
Ｍを構成することができるととともに、ＤＲＡＭの製造
歩留りの低下を防止することができる。
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
のキャパシタ電極、特に、下部キャパシタ電極の形成工
程に用いることによって、下部キャパシタ電極の実効的
表面積を低減することなく高濃度に不純物を導入した不
純物ドープ多結晶シリコン膜７を形成することができる
ので、増大したキャパシタ容量を有する高集積度ＤＲＡ
Ｍを構成することができるととともに、ＤＲＡＭの製造
歩留りの低下を防止することができる。
【００２４】
【発明の実施の形態】ここで、図２及び図３を参照し
て、本発明の第１の実施の形態のキャパシタの製造工程
を説明する。なお、図においては、説明を簡単にするた
めに、キャパシタに繋がる素子構造、素子分離絶縁膜、
或いは、層間絶縁膜等の図示を省略して、概念的構成と
して示している。また、製造装置としては、通常の縦型
の減圧化学気相成長装置（ＬＰＣＶＤ装置）を用いる。 図２（ａ）参照 まず、ｎ型シリコン基板１１にＰをイオン注入したの
ち、活性アニールを施すことによって、不純物濃度が
１．０×１０20〜１．５×１０21ｃｍ-3、例えば、５．
０×１０20ｃｍ-3のｎ+ 型領域１２を形成したのち、減
圧化学気相成長法（ＬＰＣＶＤ法）を用いて、ＳｉＨ4
及びＰＨ3 を約５３０℃で熱分解することによって、厚
さが３０〜１０００ｎｍ、例えば、１００ｎｍで、りん
濃度が１．０×１０20〜１．５×１０21ｃｍ-3、例え
ば、１．４×１０21ｃｍ-3のｎ+ 型アモルファスシリコ
ン膜１３を堆積させる。
て、本発明の第１の実施の形態のキャパシタの製造工程
を説明する。なお、図においては、説明を簡単にするた
めに、キャパシタに繋がる素子構造、素子分離絶縁膜、
或いは、層間絶縁膜等の図示を省略して、概念的構成と
して示している。また、製造装置としては、通常の縦型
の減圧化学気相成長装置（ＬＰＣＶＤ装置）を用いる。 図２（ａ）参照 まず、ｎ型シリコン基板１１にＰをイオン注入したの
ち、活性アニールを施すことによって、不純物濃度が
１．０×１０20〜１．５×１０21ｃｍ-3、例えば、５．
０×１０20ｃｍ-3のｎ+ 型領域１２を形成したのち、減
圧化学気相成長法（ＬＰＣＶＤ法）を用いて、ＳｉＨ4
及びＰＨ3 を約５３０℃で熱分解することによって、厚
さが３０〜１０００ｎｍ、例えば、１００ｎｍで、りん
濃度が１．０×１０20〜１．５×１０21ｃｍ-3、例え
ば、１．４×１０21ｃｍ-3のｎ+ 型アモルファスシリコ
ン膜１３を堆積させる。
【００２５】図２（ｂ）参照 次いで、同じくＬＰＣＶＤ法を用いて、全体の厚さが３
０〜２００ｎｍ、例えば、６０ｎｍのＨＳＧ−Ｓｉ膜１
４を堆積させる。この場合の成膜条件は、例えば、５７
５℃において、０．１７Ｔｏｒｒの気圧を維持するよう
にＳｉＨ4 を２００ｓｃｃｍ流した条件で行い、成膜時
間を１０分３０秒とした場合、全体の厚さが６０ｎｍと
なり、ＨＳＧ−Ｓｉ膜１４の粒径は５０〜１５０ｎｍ程
度となる。
０〜２００ｎｍ、例えば、６０ｎｍのＨＳＧ−Ｓｉ膜１
４を堆積させる。この場合の成膜条件は、例えば、５７
５℃において、０．１７Ｔｏｒｒの気圧を維持するよう
にＳｉＨ4 を２００ｓｃｃｍ流した条件で行い、成膜時
間を１０分３０秒とした場合、全体の厚さが６０ｎｍと
なり、ＨＳＧ−Ｓｉ膜１４の粒径は５０〜１５０ｎｍ程
度となる。
【００２６】図２（ｃ）参照 次いで、拡散工程までの待機期間において、ＨＳＧ−Ｓ
ｉ膜１４を形成したｎ型シリコン基板１１は、一旦大気
中に曝されるので、ＨＳＧ−Ｓｉ膜１４の表面に、例え
ば、厚さが２０Å程度の自然酸化膜１５が形成される。
ｉ膜１４を形成したｎ型シリコン基板１１は、一旦大気
中に曝されるので、ＨＳＧ−Ｓｉ膜１４の表面に、例え
ば、厚さが２０Å程度の自然酸化膜１５が形成される。
【００２７】図３（ｄ）参照 次いで、ＨＳＧ−Ｓｉ膜１４を形成したｎ型シリコン基
板１１を希フッ酸液中に浸漬することによって自然酸化
膜１５を除去したのち、直ちに、反応室にｎ型シリコン
基板１１を搬入するとともに、ＰＨ3 １６を導入し、基
板温度を６００〜９００℃、例えば、７００℃まで昇温
するとともに、７００℃に安定させる。この場合、昇温
工程の開始と同時に、例えば、ＰＨ3 １６を５００ｓｃ
ｃｍ導入して反応室の圧力を５Ｔｏｒｒに保持する。こ
のＰＨ3 雰囲気中における昇温工程及び温度安定工程に
おいて、ＨＳＧ−Ｓｉ膜１４の表面にはＰＨ3 １６の熱
分解によって生成されたりんが吸着され、この吸着され
たＰがシリコン原子の再移動を抑制する。
板１１を希フッ酸液中に浸漬することによって自然酸化
膜１５を除去したのち、直ちに、反応室にｎ型シリコン
基板１１を搬入するとともに、ＰＨ3 １６を導入し、基
板温度を６００〜９００℃、例えば、７００℃まで昇温
するとともに、７００℃に安定させる。この場合、昇温
工程の開始と同時に、例えば、ＰＨ3 １６を５００ｓｃ
ｃｍ導入して反応室の圧力を５Ｔｏｒｒに保持する。こ
のＰＨ3 雰囲気中における昇温工程及び温度安定工程に
おいて、ＨＳＧ−Ｓｉ膜１４の表面にはＰＨ3 １６の熱
分解によって生成されたりんが吸着され、この吸着され
たＰがシリコン原子の再移動を抑制する。
【００２８】図３（ｅ）参照 引き続いて、７００℃の温度において、ＰＨ3 １６を含
む雰囲気中で０．５〜３時間、例えば、１時間アニール
を行うことによって、ＨＳＧ−Ｓｉ膜１４中にりんを拡
散してｎ+ 型ＨＳＧ−Ｓｉ膜１７とする。この場合のｎ
+ 型ＨＳＧ−Ｓｉ膜１７におけるりん濃度は、テストウ
ェハ上に設けた厚さ５０ｎｍの多結晶シリコン層に対す
るドーピング濃度から評価すると、８×１０20ｃｍ-3と
なる。
む雰囲気中で０．５〜３時間、例えば、１時間アニール
を行うことによって、ＨＳＧ−Ｓｉ膜１４中にりんを拡
散してｎ+ 型ＨＳＧ−Ｓｉ膜１７とする。この場合のｎ
+ 型ＨＳＧ−Ｓｉ膜１７におけるりん濃度は、テストウ
ェハ上に設けた厚さ５０ｎｍの多結晶シリコン層に対す
るドーピング濃度から評価すると、８×１０20ｃｍ-3と
なる。
【００２９】図４（ｆ）参照 引き続いて、ＬＰＣＶＤ法によって、厚さが、例えば、
５ｎｍのＳｉＮ膜（図示せず）を形成したのち、８００
℃において２０分間のウェット酸化処理を行うことによ
って、ＯＮ（酸窒化）膜１８を形成してキャパシタを構
成する誘電体膜を形成する。次いで、同じくＬＰＣＶＤ
法を用いて、ＳｉＨ4 とＰＨ3 の熱分解によって、不純
物濃度が３．０×１０20〜１．５×１０21ｃｍ-3、例え
ば、１．４×１０21ｃｍ-3のｎ+ 型アモルファスシリコ
ン膜１９を堆積させて上部キャパシタ電極とする。
５ｎｍのＳｉＮ膜（図示せず）を形成したのち、８００
℃において２０分間のウェット酸化処理を行うことによ
って、ＯＮ（酸窒化）膜１８を形成してキャパシタを構
成する誘電体膜を形成する。次いで、同じくＬＰＣＶＤ
法を用いて、ＳｉＨ4 とＰＨ3 の熱分解によって、不純
物濃度が３．０×１０20〜１．５×１０21ｃｍ-3、例え
ば、１．４×１０21ｃｍ-3のｎ+ 型アモルファスシリコ
ン膜１９を堆積させて上部キャパシタ電極とする。
【００３０】図４（ｇ）参照 次いで、ｎ+ 型アモルファスシリコン膜１９乃至ｎ+ 型
アモルファスシリコン膜１３を所定形状にパターニング
することによって、ｎ+ 型領域１２に接続するキャパシ
タが構成される。なお、以上の実施の形態にあっては、
ｎ型シリコン基板１１の表面に、絶縁物層を配設してい
ないが、当該絶縁物層は、ｎ+ 型領域１２とｎ+ 型アモ
ルファスシリコン層１３との接触部を除いて適宜配置さ
れる。
アモルファスシリコン膜１３を所定形状にパターニング
することによって、ｎ+ 型領域１２に接続するキャパシ
タが構成される。なお、以上の実施の形態にあっては、
ｎ型シリコン基板１１の表面に、絶縁物層を配設してい
ないが、当該絶縁物層は、ｎ+ 型領域１２とｎ+ 型アモ
ルファスシリコン層１３との接触部を除いて適宜配置さ
れる。
【００３１】この様に、本発明の第１の実施の形態にお
いては、不純物導入工程に伴う昇温工程及び温度安定維
持工程をＰＨ3 雰囲気中、即ち、被導入不純物雰囲気中
で行っているので、不純物導入工程に伴う昇温工程及び
温度安定維持工程、及び、その後の不純物導入工程にお
いてＨＳＧ−Ｓｉ膜１４におけるシリコン原子の再移動
を抑制することができ、それによって、ＨＳＧ−Ｓｉ膜
１４の表面の凹凸が平坦化されることがないので、所期
の増大した表面積を有する下部キャパシタ電極を再現性
良く形成することができる。
いては、不純物導入工程に伴う昇温工程及び温度安定維
持工程をＰＨ3 雰囲気中、即ち、被導入不純物雰囲気中
で行っているので、不純物導入工程に伴う昇温工程及び
温度安定維持工程、及び、その後の不純物導入工程にお
いてＨＳＧ−Ｓｉ膜１４におけるシリコン原子の再移動
を抑制することができ、それによって、ＨＳＧ−Ｓｉ膜
１４の表面の凹凸が平坦化されることがないので、所期
の増大した表面積を有する下部キャパシタ電極を再現性
良く形成することができる。
【００３２】また、本発明は、ＲＴＡ工程と比較して、
相対的に長時間熱処理によって不純物を導入しているの
で、所期の高不純物濃度にドープすることが可能で、且
つ、不純物濃度勾配をなだらかにすることができるの
で、特性の安定したキャパシタを構成することができ
る。
相対的に長時間熱処理によって不純物を導入しているの
で、所期の高不純物濃度にドープすることが可能で、且
つ、不純物濃度勾配をなだらかにすることができるの
で、特性の安定したキャパシタを構成することができ
る。
【００３３】次に、図５乃至図８を参照して、本発明の
第２の実施の形態のＤＲＡＭの製造工程を説明する。な
お、図において、破断線の右側の図は、左側の図を９０
度回転させた断面図であり、また、説明を簡単にするた
めに、メモリセル部のみを説明し、周辺回路部等の説明
・図示は省略するものである。さらに、図８以降におい
ては、図示を簡単にするためにキャパシタ部のみを図示
する。また、製造工程も説明を簡単にするために、ＨＳ
Ｇ−Ｓｉ膜のドープ工程以外の工程については、工程を
簡略化して説明する。 図５参照 まず、ｐ型シリコン基板２１にｎ型ウエル領域２２を形
成し、次いで、このｎ型ウエル領域２２内にｐ+ 型ウエ
ル領域２３を形成したのち、素子分離領域２４，２５を
形成する。
第２の実施の形態のＤＲＡＭの製造工程を説明する。な
お、図において、破断線の右側の図は、左側の図を９０
度回転させた断面図であり、また、説明を簡単にするた
めに、メモリセル部のみを説明し、周辺回路部等の説明
・図示は省略するものである。さらに、図８以降におい
ては、図示を簡単にするためにキャパシタ部のみを図示
する。また、製造工程も説明を簡単にするために、ＨＳ
Ｇ−Ｓｉ膜のドープ工程以外の工程については、工程を
簡略化して説明する。 図５参照 まず、ｐ型シリコン基板２１にｎ型ウエル領域２２を形
成し、次いで、このｎ型ウエル領域２２内にｐ+ 型ウエ
ル領域２３を形成したのち、素子分離領域２４，２５を
形成する。
【００３４】次いで、熱酸化によってｐ+ 型ウエル領域
２３の露出表面にゲート酸化膜２６を形成したのち、ゲ
ート電極を構成するｎ型α−Ｓｉ膜２７及びＷシリサイ
ド膜２８を順次堆積させ、次いで、反射防止膜となるプ
ラズマＣＶＤ法によるＳｉＯＮ膜、即ち、ＰＳｉＯＮ膜
（図示せず）、及び、ＳｉＮ膜２９を順次堆積させ、次
いで、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）領域を形成するための開口部を設けたのち、Ｐ等の
ｎ型不純物をイオン注入することによってｎ型ＬＤＤ領
域（図示せず）を形成する。
２３の露出表面にゲート酸化膜２６を形成したのち、ゲ
ート電極を構成するｎ型α−Ｓｉ膜２７及びＷシリサイ
ド膜２８を順次堆積させ、次いで、反射防止膜となるプ
ラズマＣＶＤ法によるＳｉＯＮ膜、即ち、ＰＳｉＯＮ膜
（図示せず）、及び、ＳｉＮ膜２９を順次堆積させ、次
いで、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）領域を形成するための開口部を設けたのち、Ｐ等の
ｎ型不純物をイオン注入することによってｎ型ＬＤＤ領
域（図示せず）を形成する。
【００３５】次いで、全面にＳｉＮ膜を堆積させたの
ち、異方性エッチングを施すことによってサイドウォー
ル３０を形成し、次いで、再び、Ｐ等のｎ型不純物をイ
オン注入することによってｎ+ 型ドレイン領域３１及び
ｎ+ 型ソース領域３２を形成する。
ち、異方性エッチングを施すことによってサイドウォー
ル３０を形成し、次いで、再び、Ｐ等のｎ型不純物をイ
オン注入することによってｎ+ 型ドレイン領域３１及び
ｎ+ 型ソース領域３２を形成する。
【００３６】次いで、全面にエッチングストッパ層とな
る薄いＳｉＮ膜（図示せず）及び第１の層間絶縁膜とな
る厚いＢＰＳＧ膜３３を順次堆積したのち、リフロー処
理により平坦化し、次いで、ｎ+ 型ソース領域３２に対
するコンタクトホールを形成したのち、Ｐをドープした
α−Ｓｉ膜を堆積してコンタクトホールを埋め込む。し
かる後、平坦化処理によってコンタクトホール以外の領
域に堆積したα−Ｓｉ膜を除去しｎ+ 型α−Ｓｉプラグ
３４を形成する。なお、このコンタクトホールの形成工
程において、図示しないＳｉＮ膜及びサイドウォール３
０がエッチングストッパ層として作用するので、再現性
良くコンタクトホールを形成することができる。
る薄いＳｉＮ膜（図示せず）及び第１の層間絶縁膜とな
る厚いＢＰＳＧ膜３３を順次堆積したのち、リフロー処
理により平坦化し、次いで、ｎ+ 型ソース領域３２に対
するコンタクトホールを形成したのち、Ｐをドープした
α−Ｓｉ膜を堆積してコンタクトホールを埋め込む。し
かる後、平坦化処理によってコンタクトホール以外の領
域に堆積したα−Ｓｉ膜を除去しｎ+ 型α−Ｓｉプラグ
３４を形成する。なお、このコンタクトホールの形成工
程において、図示しないＳｉＮ膜及びサイドウォール３
０がエッチングストッパ層として作用するので、再現性
良くコンタクトホールを形成することができる。
【００３７】次いで、全面に高温酸化膜（ＨＴＯ）３５
を堆積し、ｎ+ 型ドレイン領域３１に対するコンタクト
ホールを形成する。次いで、ｎ型α−Ｓｉ膜３６、Ｗシ
リサイド膜３７、及び、ＰＳｉＯＮ膜３８を順次堆積
し、パターニングすることによってビットラインを形成
する。なお、この場合、コンタクトホール内を埋め込ん
だｎ型α−Ｓｉ膜３６及びＷシリサイド膜３７の一部が
ｎ+ 型ドレイン領域３１に対するプラグとなる。
を堆積し、ｎ+ 型ドレイン領域３１に対するコンタクト
ホールを形成する。次いで、ｎ型α−Ｓｉ膜３６、Ｗシ
リサイド膜３７、及び、ＰＳｉＯＮ膜３８を順次堆積
し、パターニングすることによってビットラインを形成
する。なお、この場合、コンタクトホール内を埋め込ん
だｎ型α−Ｓｉ膜３６及びＷシリサイド膜３７の一部が
ｎ+ 型ドレイン領域３１に対するプラグとなる。
【００３８】次いで、酸化処理を行うことによって、ビ
ットラインの側面に自己酸化膜３９を形成したのち、全
面に第２の層間絶縁膜となる厚いＢＰＳＧ膜４０及び高
温酸化膜（ＨＴＯ）４１を堆積する。次いで、ｎ+ 型α
−Ｓｉプラグ３４に達するコンタクトホール４２を形成
する。
ットラインの側面に自己酸化膜３９を形成したのち、全
面に第２の層間絶縁膜となる厚いＢＰＳＧ膜４０及び高
温酸化膜（ＨＴＯ）４１を堆積する。次いで、ｎ+ 型α
−Ｓｉプラグ３４に達するコンタクトホール４２を形成
する。
【００３９】図６参照 次いで、ＬＰＣＶＤ法を用いて、ＳｉＨ4 及びＰＨ3 を
約５３０℃で熱分解することによって、厚さが３０〜１
０００ｎｍ、例えば、５００ｎｍで、りん濃度が１．０
×１０20〜１．５×１０21ｃｍ-3、例えば、１．４×１
０21ｃｍ-3のｎ + 型アモルファスシリコン膜を堆積させ
て、コンタクトホール４２を埋め込むとともに、所定の
形状にパターニングすることによってｎ+ 型α−Ｓｉプ
ラグ３４に接続する下部電極４３を形成する。
約５３０℃で熱分解することによって、厚さが３０〜１
０００ｎｍ、例えば、５００ｎｍで、りん濃度が１．０
×１０20〜１．５×１０21ｃｍ-3、例えば、１．４×１
０21ｃｍ-3のｎ + 型アモルファスシリコン膜を堆積させ
て、コンタクトホール４２を埋め込むとともに、所定の
形状にパターニングすることによってｎ+ 型α−Ｓｉプ
ラグ３４に接続する下部電極４３を形成する。
【００４０】次いで、同じくＬＰＣＶＤ法を用いて、例
えば、５７５℃において、０．１７Ｔｏｒｒの気圧を維
持するようにＳｉＨ4 を２００ｓｃｃｍ流した条件にお
いて全体の厚さが３０〜２００ｎｍ、例えば、６０ｎｍ
のＨＳＧ−Ｓｉ膜４４を全面に堆積させる。
えば、５７５℃において、０．１７Ｔｏｒｒの気圧を維
持するようにＳｉＨ4 を２００ｓｃｃｍ流した条件にお
いて全体の厚さが３０〜２００ｎｍ、例えば、６０ｎｍ
のＨＳＧ−Ｓｉ膜４４を全面に堆積させる。
【００４１】図７参照 次いで、異方性エッチングを施すことによって、基板に
平行な平坦部に堆積したＨＳＧ−Ｓｉ膜４４を選択的に
除去して、下部電極４３の側壁にのみサイドウォール状
のＨＳＧ−Ｓｉ膜４５を残存させる。
平行な平坦部に堆積したＨＳＧ−Ｓｉ膜４４を選択的に
除去して、下部電極４３の側壁にのみサイドウォール状
のＨＳＧ−Ｓｉ膜４５を残存させる。
【００４２】図８（ａ）参照 次いで、拡散工程までの待機期間において、ＨＳＧ−Ｓ
ｉ膜４５を形成したｐ型シリコン基板２１は、一旦大気
中に曝されるので、ＨＳＧ−Ｓｉ膜４５の表面に、自然
酸化膜（図示せず）が形成される。このため、ｐ型シリ
コン基板２１を希フッ酸液中に浸漬することによって自
然酸化膜を除去したのち、直ちに、反応室にＨＳＧ−Ｓ
ｉ膜４５を設けたｐ型シリコン基板２１を搬入するとと
もに、Ｎ 2 ガス雰囲気中で、例えば、３２０℃まで昇温
した時点で、Ｎ2 ガスからＰＨ3４６に切替え、ＰＨ3
４６を、例えば、５００ｓｃｃｍ流し、反応室の圧力を
３Ｔｏｒｒに保持した状態で、基板温度を６００〜９０
０℃、例えば、７５０℃まで昇温するとともに、７５０
℃に安定させる。このＰＨ3 雰囲気中における昇温工程
及び温度安定工程において、サイドウォール状のＨＳＧ
−Ｓｉ膜４５の表面にＰＨ3 ４６の熱分解によって生成
されたＰが吸着し、この吸着したＰがシリコン原子の再
移動を抑制することになる。
ｉ膜４５を形成したｐ型シリコン基板２１は、一旦大気
中に曝されるので、ＨＳＧ−Ｓｉ膜４５の表面に、自然
酸化膜（図示せず）が形成される。このため、ｐ型シリ
コン基板２１を希フッ酸液中に浸漬することによって自
然酸化膜を除去したのち、直ちに、反応室にＨＳＧ−Ｓ
ｉ膜４５を設けたｐ型シリコン基板２１を搬入するとと
もに、Ｎ 2 ガス雰囲気中で、例えば、３２０℃まで昇温
した時点で、Ｎ2 ガスからＰＨ3４６に切替え、ＰＨ3
４６を、例えば、５００ｓｃｃｍ流し、反応室の圧力を
３Ｔｏｒｒに保持した状態で、基板温度を６００〜９０
０℃、例えば、７５０℃まで昇温するとともに、７５０
℃に安定させる。このＰＨ3 雰囲気中における昇温工程
及び温度安定工程において、サイドウォール状のＨＳＧ
−Ｓｉ膜４５の表面にＰＨ3 ４６の熱分解によって生成
されたＰが吸着し、この吸着したＰがシリコン原子の再
移動を抑制することになる。
【００４３】引き続いて、７５０℃の温度において、Ｐ
Ｈ3 ４６を含む雰囲気中で０．５〜３時間、例えば、１
時間アニールを行うことによって、ＨＳＧ−Ｓｉ膜４５
中にりんを拡散してｎ+ 型ＨＳＧ−Ｓｉ膜４７とする。
Ｈ3 ４６を含む雰囲気中で０．５〜３時間、例えば、１
時間アニールを行うことによって、ＨＳＧ−Ｓｉ膜４５
中にりんを拡散してｎ+ 型ＨＳＧ−Ｓｉ膜４７とする。
【００４４】図８（ｂ）参照 引き続いて、ＬＰＣＶＤ法によって、厚さが、例えば、
５ｎｍのＳｉＮ膜を形成したのち、８００℃において２
０分間のウェット酸化処理を行うことによって、ＯＮ膜
４８を形成してキャパシタを構成する誘電体膜とする。
５ｎｍのＳｉＮ膜を形成したのち、８００℃において２
０分間のウェット酸化処理を行うことによって、ＯＮ膜
４８を形成してキャパシタを構成する誘電体膜とする。
【００４５】図８（ｃ）参照 次いで、同じくＬＰＣＶＤ法を用いて、ＳｉＨ4 とＰＨ
3 の熱分解によって、不純物濃度が３．０×１０20〜
１．５×１０21ｃｍ-3、例えば、１．４×１０21ｃｍ-3
のｎ+ 型アモルファスシリコン膜を堆積させて上部電極
４９を形成することによって、ＤＲＡＭのメモリセルを
構成するキャパシタの基本構成が完成する。
3 の熱分解によって、不純物濃度が３．０×１０20〜
１．５×１０21ｃｍ-3、例えば、１．４×１０21ｃｍ-3
のｎ+ 型アモルファスシリコン膜を堆積させて上部電極
４９を形成することによって、ＤＲＡＭのメモリセルを
構成するキャパシタの基本構成が完成する。
【００４６】次いで、図示しないものの、第３の層間絶
縁膜を堆積させ、周辺回路を構成するＭＯＳＦＥＴ等に
対するプラグ、及び、プラグに接続する金属配線層を形
成し、最終的に保護膜としてプラズマＣＶＤ法によって
ＳｉＮ膜を形成することによって、ＤＲＡＭの基本構成
が完成する。
縁膜を堆積させ、周辺回路を構成するＭＯＳＦＥＴ等に
対するプラグ、及び、プラグに接続する金属配線層を形
成し、最終的に保護膜としてプラズマＣＶＤ法によって
ＳｉＮ膜を形成することによって、ＤＲＡＭの基本構成
が完成する。
【００４７】この様に、本発明の第２の実施の形態にお
いても、不純物導入工程に伴う昇温工程及び温度安定維
持工程をＰＨ3 雰囲気中、即ち、被導入不純物雰囲気中
で行っているので、不純物導入工程に伴う昇温工程及び
温度安定維持工程、及び、その後の不純物導入工程にお
いてｎ+ 型ＨＳＧ−Ｓｉ膜４７におけるシリコン原子の
再移動を抑制することができ、それによって、ｎ+ 型Ｈ
ＳＧ−Ｓｉ膜４７の表面の凹凸が平坦化されることがな
いので、所期の増大した表面積を有する下部キャパシタ
電極を再現性良く形成することができる。
いても、不純物導入工程に伴う昇温工程及び温度安定維
持工程をＰＨ3 雰囲気中、即ち、被導入不純物雰囲気中
で行っているので、不純物導入工程に伴う昇温工程及び
温度安定維持工程、及び、その後の不純物導入工程にお
いてｎ+ 型ＨＳＧ−Ｓｉ膜４７におけるシリコン原子の
再移動を抑制することができ、それによって、ｎ+ 型Ｈ
ＳＧ−Ｓｉ膜４７の表面の凹凸が平坦化されることがな
いので、所期の増大した表面積を有する下部キャパシタ
電極を再現性良く形成することができる。
【００４８】以上、本発明の各実施の形態を説明してき
たが、本発明は各実施の形態に記載した構成・条件に限
られるものではなく、各種の変更が可能である。例え
ば、上記の各実施の形態の説明においては、ＨＳＧ−Ｓ
ｉ膜に導入する不純物をＰとし、不純物源としてＰＨ3
を用いているが、ＰＨ3 の代わりに、オキシ塩化りん
（ＰＯＣｌ3 ）または三塩化りん（ＰＣｌ3 ）を用いて
も良く、また、Ｐの代わりにＡｓを用いても良く、その
場合には、不純物源としてアルシン（ＡｓＨ3 ）を用い
れば良い。さらに、ｐチャネル型トランジスタに接続す
るキャパシタを構成する場合には、導電型を上記の実施
の形態と逆にして、不純物源としてジボラン（Ｂ
2 Ｈ6 ）を用いてＢ（ボロン）を導入すれば良い。
たが、本発明は各実施の形態に記載した構成・条件に限
られるものではなく、各種の変更が可能である。例え
ば、上記の各実施の形態の説明においては、ＨＳＧ−Ｓ
ｉ膜に導入する不純物をＰとし、不純物源としてＰＨ3
を用いているが、ＰＨ3 の代わりに、オキシ塩化りん
（ＰＯＣｌ3 ）または三塩化りん（ＰＣｌ3 ）を用いて
も良く、また、Ｐの代わりにＡｓを用いても良く、その
場合には、不純物源としてアルシン（ＡｓＨ3 ）を用い
れば良い。さらに、ｐチャネル型トランジスタに接続す
るキャパシタを構成する場合には、導電型を上記の実施
の形態と逆にして、不純物源としてジボラン（Ｂ
2 Ｈ6 ）を用いてＢ（ボロン）を導入すれば良い。
【００４９】また、上記の第１の実施の形態の説明にお
いては、昇温工程におけるＰＨ3 の導入を、昇温工程の
開始と同時に行っているが、必ずしも同時である必要は
なく、上記の第２の実施の形態と同様にシリコン原子の
再移動が余り起こらない温度、例えば、４００℃までは
Ｎ2 、ヘリウム、或いは、アルゴン等の不活性ガス雰囲
気とし、４００℃に達した後に反応室にＰＨ3 を導入し
ても良いものである。それによって、ＰＨ3 の消費を低
減することができる。
いては、昇温工程におけるＰＨ3 の導入を、昇温工程の
開始と同時に行っているが、必ずしも同時である必要は
なく、上記の第２の実施の形態と同様にシリコン原子の
再移動が余り起こらない温度、例えば、４００℃までは
Ｎ2 、ヘリウム、或いは、アルゴン等の不活性ガス雰囲
気とし、４００℃に達した後に反応室にＰＨ3 を導入し
ても良いものである。それによって、ＰＨ3 の消費を低
減することができる。
【００５０】また、逆に、上記の第２の実施の形態にお
いては、上記の第１の実施の形態と同様に、昇温工程に
おけるＰＨ3 の導入を、昇温工程の開始と同時に行って
も良いものであり、それによって、シリコン原子のマイ
グレーションを確実に防止することができる。
いては、上記の第１の実施の形態と同様に、昇温工程に
おけるＰＨ3 の導入を、昇温工程の開始と同時に行って
も良いものであり、それによって、シリコン原子のマイ
グレーションを確実に防止することができる。
【００５１】また、上記の各実施の形態の説明において
は、下部キャパシタ電極の下層及び上部キャパシタ電極
をドープトアモルファスシリコン膜によって形成してい
るが、ドープト多結晶シリコン膜によって構成しても良
いものである。
は、下部キャパシタ電極の下層及び上部キャパシタ電極
をドープトアモルファスシリコン膜によって形成してい
るが、ドープト多結晶シリコン膜によって構成しても良
いものである。
【００５２】また、上記の各実施の形態の説明において
は、ＨＳＧ−Ｓｉ膜をＬＰＣＶＤ法によって堆積してい
るが、ＬＰＣＶＤ法に限られるものではなく、高真空中
でＳｉＨ4 或いはＳｉ2 Ｈ6 を流し、引き続きアニール
を行うことによって下部キャパシタ電極の下層となるド
ープトアモルファスシリコン膜の上のみに凹凸を形成す
る所謂「核付け法」を用いても良いものである。
は、ＨＳＧ−Ｓｉ膜をＬＰＣＶＤ法によって堆積してい
るが、ＬＰＣＶＤ法に限られるものではなく、高真空中
でＳｉＨ4 或いはＳｉ2 Ｈ6 を流し、引き続きアニール
を行うことによって下部キャパシタ電極の下層となるド
ープトアモルファスシリコン膜の上のみに凹凸を形成す
る所謂「核付け法」を用いても良いものである。
【００５３】なお、この所謂「核付け法」を用いる場合
には、アニール工程において付着したシリコン原子がマ
イグレーションすることによって表面が凹凸状になった
ＨＳＧ−Ｓｉ膜を形成するために、下地となるドープト
アモルファスシリコン膜におけるマイグレーションの妨
げとなるりん濃度を２×１０20ｃｍ-3以下にする必要が
ある。したがって、この所謂「核付け法」を用いる場合
には、ドープトアモルファスシリコン膜の上のみにＨＳ
Ｇ−Ｓｉ膜を形成したのち、自然酸化膜を除去し、その
後に、ＰＨ3 等の不純物含有ガス雰囲気中で昇温と拡散
を引き続いて行って、ＨＳＧ−Ｓｉ膜を高濃度にドープ
する必要がある。なお、この所謂「核付け法」によるＨ
ＳＧ−Ｓｉ膜の形成方法においては、ＨＳＧ−Ｓｉ膜は
下地となる下部電極の表面に選択的に形成されるので、
上記の第２の実施の形態のようなＨＳＧ−Ｓｉ膜の堆積
後の異方性エッチング工程は不要になる。
には、アニール工程において付着したシリコン原子がマ
イグレーションすることによって表面が凹凸状になった
ＨＳＧ−Ｓｉ膜を形成するために、下地となるドープト
アモルファスシリコン膜におけるマイグレーションの妨
げとなるりん濃度を２×１０20ｃｍ-3以下にする必要が
ある。したがって、この所謂「核付け法」を用いる場合
には、ドープトアモルファスシリコン膜の上のみにＨＳ
Ｇ−Ｓｉ膜を形成したのち、自然酸化膜を除去し、その
後に、ＰＨ3 等の不純物含有ガス雰囲気中で昇温と拡散
を引き続いて行って、ＨＳＧ−Ｓｉ膜を高濃度にドープ
する必要がある。なお、この所謂「核付け法」によるＨ
ＳＧ−Ｓｉ膜の形成方法においては、ＨＳＧ−Ｓｉ膜は
下地となる下部電極の表面に選択的に形成されるので、
上記の第２の実施の形態のようなＨＳＧ−Ｓｉ膜の堆積
後の異方性エッチング工程は不要になる。
【００５４】また、本発明の各実施の形態の説明におい
ては、バッチ処理を前提としているので、ＨＳＧ−Ｓｉ
膜を堆積したのち、一旦大気に曝しているが、ＨＳＧ−
Ｓｉ膜の堆積用反応装置と不純物拡散用反応装置とを同
じ反応装置によって構成し、ＨＳＧ−Ｓｉ膜の堆積と不
純物の拡散とを一連の工程として行っても良く、それに
よって、自然酸化膜の形成を防止することができるの
で、自然酸化膜の除去工程が不要になる。
ては、バッチ処理を前提としているので、ＨＳＧ−Ｓｉ
膜を堆積したのち、一旦大気に曝しているが、ＨＳＧ−
Ｓｉ膜の堆積用反応装置と不純物拡散用反応装置とを同
じ反応装置によって構成し、ＨＳＧ−Ｓｉ膜の堆積と不
純物の拡散とを一連の工程として行っても良く、それに
よって、自然酸化膜の形成を防止することができるの
で、自然酸化膜の除去工程が不要になる。
【００５５】また、上記の各実施の形態の説明において
は、ＤＲＡＭの情報蓄積キャパシタを前提として説明し
ているが、この様なＤＲＡＭの情報蓄積キャパシタに限
られるものではなく、通常の半導体集積回路装置におけ
る容量の大きな微小キャパシタとして、或いは、他の電
子デバイスのキャパシタとしても適用されるものであ
る。
は、ＤＲＡＭの情報蓄積キャパシタを前提として説明し
ているが、この様なＤＲＡＭの情報蓄積キャパシタに限
られるものではなく、通常の半導体集積回路装置におけ
る容量の大きな微小キャパシタとして、或いは、他の電
子デバイスのキャパシタとしても適用されるものであ
る。
【００５６】
【発明の効果】本発明によれば、実効面積を大きくする
ためにＨＳＧ−Ｓｉ膜を用いた場合に、ＨＳＧ−Ｓｉ膜
に不純物を導入する工程において、不純物含有雰囲気中
で不純物導入温度までの昇温を行っているので、昇温工
程におけるシリコン原子の再移動によりＨＳＧ−Ｓｉ膜
の表面の凹凸形状の変化を防止することができ、それに
よって増大したキャパシタ容量を安定して得ることがで
きるので、高集積度のＤＲＡＭの製造歩留りの向上に寄
与するところが大きい。
ためにＨＳＧ−Ｓｉ膜を用いた場合に、ＨＳＧ−Ｓｉ膜
に不純物を導入する工程において、不純物含有雰囲気中
で不純物導入温度までの昇温を行っているので、昇温工
程におけるシリコン原子の再移動によりＨＳＧ−Ｓｉ膜
の表面の凹凸形状の変化を防止することができ、それに
よって増大したキャパシタ容量を安定して得ることがで
きるので、高集積度のＤＲＡＭの製造歩留りの向上に寄
与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工
程の説明図である。
程の説明図である。
【図５】本発明の第２の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図６】本発明の第２の実施の形態の図５以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図７】本発明の第２の実施の形態の図６以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図８】本発明の第２の実施の形態の図７以降の製造工
程の説明図である。
程の説明図である。
１ 半導体基板 ２ 高不純物濃度領域 ３ 不純物含有導電膜 ４ 多結晶シリコン膜 ５ 自然酸化膜 ６ 導電型決定不純物雰囲気 ７ 不純物ドープ多結晶シリコン膜 １１ ｎ型シリコン基板 １２ ｎ+ 型領域 １３ ｎ+ 型アモルファスシリコン膜 １４ ＨＳＧ−Ｓｉ膜 １５ 自然酸化膜 １６ ＰＨ3 １７ ｎ+ 型ＨＳＧ−Ｓｉ膜 １８ ＯＮ膜 １９ ｎ+ 型アモルファスシリコン膜 ２１ ｐ型シリコン基板 ２２ ｎ型ウエル領域 ２３ ｐ+ 型ウエル領域 ２４ 素子分離領域 ２５ 素子分離領域 ２６ ゲート酸化膜 ２７ ｎ型α−Ｓｉ膜 ２８ Ｗシリサイド膜 ２９ ＳｉＮ膜 ３０ サイドウォール ３１ ｎ+ 型ドレイン領域 ３２ ｎ+ 型ソース領域 ３３ ＢＰＳＧ膜 ３４ ｎ+ 型α−Ｓｉプラグ ３５ 高温酸化膜 ３６ ｎ型α−Ｓｉ膜 ３７ Ｗシリサイド膜 ３８ ＰＳｉＯＮ膜 ３９ 自己酸化膜 ４０ ＢＰＳＧ膜 ４１ 高温酸化膜 ４２ コンタクトホール ４３ 下部電極 ４４ ＨＳＧ−Ｓｉ膜 ４５ ＨＳＧ−Ｓｉ膜 ４６ ＰＨ3 ４７ ｎ+ 型ＨＳＧ−Ｓｉ膜 ４８ ＯＮ膜 ４９ 上部電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC02 AC14 BH03 DF05 5F083 AD62 GA27 JA05 JA32 KA05 PR05 PR21
Claims (4)
- 【請求項１】 表面が半球状結晶粒からなる多結晶シリ
コン膜を形成した後、導電型決定不純物雰囲気中で不純
物導入温度まで昇温するとともに、不純物導入温度に安
定維持し、次いで、前記不純物導入温度において導電型
決定不純物雰囲気中で前記多結晶シリコン膜に不純物を
導入することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記表面が半球状結晶粒からなる多結晶
シリコン膜を形成した後、前記多結晶シリコン膜の表面
を大気に曝し、上記不純物導入工程前に前記多結晶シリ
コンの表面に形成された自然酸化膜を除去することを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記導電型決定不純物雰囲気が、フォス
フィン、オキシ塩化りん、三塩化りん、アルシン、或い
は、ジボランから選択されたひとつであることを特徴と
する請求項１または２に記載の半導体装置の製造方法。 - 【請求項４】 表面が半球状結晶粒からなる多結晶シリ
コン膜を形成した後、導電型決定不純物雰囲気中で不純
物導入温度まで昇温するとともに、不純物導入温度に安
定維持し、次いで、前記不純物導入温度において導電型
決定不純物雰囲気中で前記多結晶シリコン膜に不純物を
導入することを特徴とする半導体層への不純物導入方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157387A JP2000349256A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置の製造方法及び半導体層への不純物導入方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157387A JP2000349256A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置の製造方法及び半導体層への不純物導入方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349256A true JP2000349256A (ja) | 2000-12-15 |
Family
ID=15648538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11157387A Pending JP2000349256A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置の製造方法及び半導体層への不純物導入方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349256A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118180A (ja) * | 2000-08-31 | 2002-04-19 | Samsung Electronics Co Ltd | 回路素子の形成方法 |
| JP2003017497A (ja) * | 2001-07-04 | 2003-01-17 | Nec Corp | 半導体装置の製造方法 |
| JP2024047284A (ja) * | 2022-09-26 | 2024-04-05 | 株式会社Kokusai Electric | 基板処理方法、半導体装置の製造方法、プログラム、および基板処理装置 |
-
1999
- 1999-06-04 JP JP11157387A patent/JP2000349256A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118180A (ja) * | 2000-08-31 | 2002-04-19 | Samsung Electronics Co Ltd | 回路素子の形成方法 |
| JP2003017497A (ja) * | 2001-07-04 | 2003-01-17 | Nec Corp | 半導体装置の製造方法 |
| JP2024047284A (ja) * | 2022-09-26 | 2024-04-05 | 株式会社Kokusai Electric | 基板処理方法、半導体装置の製造方法、プログラム、および基板処理装置 |
| JP7706428B2 (ja) | 2022-09-26 | 2025-07-11 | 株式会社Kokusai Electric | 基板処理方法、半導体装置の製造方法、プログラム、および基板処理装置 |
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