JP2000357090A - マイクロコンピュータおよびキャッシュ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、ＣＰＵに複雑な分岐予測機構を設
けることなく条件分岐命令実行時間のメインメモリに対
する命令フェッチに伴うアクセス時間の短縮を図るマイ
クロコンピュータおよびキャッシュ制御方法を提供する
ことを課題とする。 【解決手段】 条件分岐命令によるキャッシュミスの発
生時でのメインメモリ１８へのアクセス時間を短縮する
ために分岐予測機構を内蔵するＣＰＵ１２と、通常時に
ＣＰＵ１２の命令フェッチの実行対象となるキャッシュ
メモリ１０と、分岐成立時にＣＰＵ１２の命令フェッチ
の実行対象となる分岐成立プリフェッチキュー１４と、
分岐不成立時にＣＰＵ１２の命令フェッチの実行対象と
なる分岐不成立プリフェッチキュー１６と、ＣＰＵ１２
の外に設けられ分岐命令を判断するプリデコーダ２２
と、メモリアクセスのアドレス生成機能を有するメモリ
コントローラ２０を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータのキャッシュ制御技術に係り、特にＣＰＵに複雑な
分岐予測機構を設けることなく条件分岐命令実行時間の
メインメモリに対する命令フェッチに伴うアクセス時間
の短縮を図ると同時に回路構成の複雑化を回避して性能
向上を図るマイクロコンピュータおよびキャッシュ制御
方法に関する。

【０００２】

【従来の技術】命令キャッシュ、命令プリフェッチバッ
ファ、および主メモリの階層構造を備えた情報処理装置
の従来のメモリ制御装置においては、プリフェッチされ
るメモリブロックは最後にアクセスした（Ｍｏｓｔ Ｒ
ｅｃｅｎｔｌｙ Ｕｓｅｄ、最も最近使用されたの意味
で「ＭＲＵ」ともいう）メモリブロック（所定ワード数
からなる）の次のアドレスのメモリブロックとされてい
た。例えばアドレスに従った集合として順序付けられた
メモリ中のブロックを想定し、メモリブロックＬｉをア
クセスする時に、通常プログラムの振舞の局所性等から
次のメモリブロックＬｉ＋１が命令キャッシュおよび命
令プリフェッチバッファ中に存在しない場合メモリブロ
ックＬｉ＋１が主メモリからプリフェッチされる。

【０００３】しかしながら、従来のメモリ制御装置にお
いては、ＣＰＵが実行する命令中に分岐命令が含まれて
いる場合、プリフェッチした命令が無駄になる場合があ
る。すなわち、分岐先アドレスの命令の写し（コピー）
が命令キャッシュメモリ内に存在せず、また命令プリフ
ェッチバッファにも存在しない場合には該アドレスの命
令を含むメモリブロックを新たに主メモリからリードす
る（読み出す）ことが必要とされ、既にプリフェッチし
た命令が無駄になる。キャッシュメモリを備えた高速プ
ロセッサの処理能力はキャッシュメモリに対する高いヒ
ット率に依存し、分岐命令実行時には処理性能が低下す
る場合があるという問題がある。また、メモリ制御装置
が主メモリから命令をプリフェッチしている最中にＣＰ
Ｕから分岐先の命令の要求が来た場合に、進行中のメモ
リ読み出し動作を中断して分岐先の命令を含むメモリブ
ロックを主メモリからリードしなければならず、命令要
求から命令の転送終了までに要する時間が、プリフェッ
チ機能を持たないメモリ制御装置よりも長くなるという
問題がある。

【０００４】このような問題点を解決することを目的と
する従来技術としては、例えば、特開平８−２８６９１
４号公報に記載のものがある。すなわち、従来技術は、
キャッシュメモリの前段に配置され、キャッシュメモリ
に転送される分岐命令を検出し、分岐先のアドレスを生
成出力するデコード手段を備えるとともに、デコード手
段の出力に基づき次にプリフェッチするメモリブロック
のアドレスを決定する手段を備えた情報処理装置のメモ
リ制御装置であって、デコード手段が、主メモリの出力
と命令プリフェッチバッファの出力のいずれか一を選択
出力するセレクタの出力を入力とし、かつ命令キャッシ
ュメモリの前段に配置され、ＣＰＵが必要とする命令が
命令キャッシュメモリ中に存在しない場合において命令
を主メモリまたは命令プリフェッチバッファから命令キ
ャッシュメモリへ転送する際に、転送中の命令を入力し
これをデコードするように構成され、制御手段が、デコ
ード手段から出力される分岐命令検出信号がアクティブ
状態のときに、分岐先アドレスを含むメモリブロックの
アドレスを次にプリフェッチするメモリブロックのアド
レスとして主メモリから読み出し、また、メモリブロッ
ク転送中においてデコード手段から出力される分岐命令
の検出信号がインアクティブ状態の時には、転送したメ
モリブロックの次のメモリブロックのアドレスを次にプ
リフェッチするメモリブロックのアドレスとして主メモ
リから読み出すように構成されていることが開示されて
いる。このような従来技術では、命令キャッシュメモリ
へ転送中の命令をデコードし、分岐命令がある場合には
分岐先の命令をプリフェッチすることにより、プリフェ
ッチの効率を改善して処理性能を向上させるという効
果、命令キャッシュメモリに転送された命令をＣＰＵが
実行する段階では分岐先アドレスを含むメモリブロック
はプリフェッチバッファに既に格納されているため、メ
モリブロックを主メモリから読み出すことが不要とさ
れ、分岐命令実行の際の処理性能の低下を抑止できると
いった効果が記載されている。

【０００５】

【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。まず、第１の問題
点は、分岐予測を実行するための論理回路と、分岐命令
の実行履歴を保存する分岐ターゲットキャッシュが必要
であり、多くの資源が必要であることである。また第２
の問題点は、従来の分岐予測機構を持つＣＰＵのプリフ
ェッチ動作では、分岐予測した側の命令列のアドレスを
基にメモリコントローラがシーケンシャルにプリフェッ
チを実行し、プリフェッチを行ったデータがキャッシュ
メモリに書き込まれるため、分岐予測が失敗した場合に
は、条件分岐命令実行後にキャッシュのミスヒットが発
生する可能性が高いことである。また第３の問題点は、
条件分岐命令実行後にキャッシュのミスヒットが発生し
た場合、条件分岐が失敗した側の命令列に対してメイン
メモリからキャッシュのリフィル時間が必要となり、実
行速度が低下することである。そして第４の問題点は、
条件分岐命令実行後にキャッシュのミスヒットが発生し
た場合であって条件分岐の予測が失敗したときは、プリ
フェッチ動作によって本来不要なデータをフェッチして
しまい、キャッシュへのストア時に元のキャッシュライ
ンが破壊されてしまうため、キャッシュのヒット率が低
下してしまう結果、さらに性能を悪化させることであ
る。

【０００６】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、ＣＰＵに複雑な分
岐予測機構を設けることなく条件分岐命令実行時間のメ
インメモリに対する命令フェッチに伴うアクセス時間の
短縮を図ると同時に回路構成の複雑化を回避して性能向
上を図るマイクロコンピュータおよびキャッシュ制御方
法を提供する点にある。

【０００７】

【課題を解決するための手段】請求項１に記載の発明の
要旨は、ＣＰＵに複雑な分岐予測機構を設けることなく
条件分岐命令実行時間のメインメモリに対する命令フェ
ッチに伴うアクセス時間の短縮を図ると同時に回路構成
の複雑化を回避して性能向上を図るマイクロコンピュー
タであって、条件分岐命令によるキャッシュミスの発生
時でのメインメモリへのアクセス時間を短縮するために
分岐予測機構を内蔵するＣＰＵと、通常時に前記ＣＰＵ
の命令フェッチの実行対象となるキャッシュメモリと、
分岐成立時に前記ＣＰＵの命令フェッチの実行対象とな
る分岐成立プリフェッチキューと、分岐不成立時に前記
ＣＰＵの命令フェッチの実行対象となる分岐不成立プリ
フェッチキューと、前記ＣＰＵの外に設けられ分岐命令
を判断するプリデコーダと、メモリアクセスのアドレス
生成機能を有するメモリコントローラを有することを特
徴とするマイクロコンピュータに存する。また請求項２
に記載の発明の要旨は、ＣＰＵに複雑な分岐予測機構を
設けることなく条件分岐命令実行時間のメインメモリに
対する命令フェッチに伴うアクセス時間の短縮を図ると
同時に回路構成の複雑化を回避して性能向上を図るマイ
クロコンピュータであって、条件分岐命令によるキャッ
シュミスの発生時でのメインメモリへのアクセス時間を
短縮するために分岐予測機構を内蔵するＣＰＵと、通常
時に前記ＣＰＵの命令フェッチの実行対象となるキャッ
シュメモリと、分岐成立時に前記ＣＰＵの命令フェッチ
の実行対象となる分岐成立プリフェッチキューと、分岐
不成立時に前記ＣＰＵの命令フェッチの実行対象となる
分岐不成立プリフェッチキューと、前記ＣＰＵの命令フ
ェッチの実行対象とならなかった他方のプリフェッチキ
ューのデータを破棄せずに格納する分岐不使用側プリフ
ェッチキャッシュメモリと、前記ＣＰＵの外に設けられ
分岐命令を判断するプリデコーダと、メモリアクセスの
アドレス生成機能を有するメモリコントローラを有する
ことを特徴とするマイクロコンピュータに存する。また
請求項３に記載の発明の要旨は、前記プリデコーダは、
前記メインメモリから分岐成立側および／または分岐不
成立側の２つのプリフェッチキューである前記分岐成立
プリフェッチキューおよび／または前記分岐不成立プリ
フェッチキューへのデータ転送を制御するように構成さ
れていることを特徴とする請求項１または２に記載のマ
イクロコンピュータに存する。また請求項４に記載の発
明の要旨は、前記プリデコーダは、命令フェッチでキャ
ッシュミスが発生した場合に、前記メインメモリからプ
リフェッチバッファに保持されるフェッチデータを基に
分岐命令を判断するとともに、前記キャッシュメモリ、
前記分岐成立プリフェッチキュー、前記分岐不成立プリ
フェッチキューのうちいずれに当該フェッチデータを転
送するかを決定するように構成されていることを特徴と
する請求項１または２に記載のマイクロコンピュータに
存する。また請求項５に記載の発明の要旨は、前記ＣＰ
Ｕは、前記キャッシュメモリで分岐命令をフェッチした
後、当該分岐命令実行結果に応じて前記分岐成立プリフ
ェッチキュー、前記分岐不成立プリフェッチキューのう
ちいずれにアクセスするかを決定して前記フェッチデー
タの前記ＣＰＵへの取り込み処理を実行するように構成
されていることを特徴とする請求項４に記載のマイクロ
コンピュータに存する。また請求項６に記載の発明の要
旨は、ＣＰＵに複雑な分岐予測機構を設けることなく条
件分岐命令実行時間のメインメモリに対する命令フェッ
チに伴うアクセス時間の短縮を図ると同時に回路構成の
複雑化を回避して性能向上を図るキャッシュ制御方法で
あって、条件分岐命令によるキャッシュミスの発生時で
のメインメモリへのアクセス時間を短縮するために分岐
予測処理をＣＰＵを制御して実行する工程と、通常時に
前記ＣＰＵの命令フェッチの実行対象となるキャッシュ
メモリを管理する工程と、分岐成立時に前記ＣＰＵ命令
フェッチの実行対象となる分岐成立プリフェッチキュー
を管理する工程と、分岐不成立時に前記ＣＰＵの命令フ
ェッチの実行対象となる分岐不成立プリフェッチキュー
を管理する工程と、前記ＣＰＵの外に設けられ分岐命令
を判断するプリデコーダを管理する工程と、メモリアク
セスのアドレス生成機能を有するメモリコントローラを
管理する工程を有することを特徴とするキャッシュ制御
方法に存する。また請求項７に記載の発明の要旨は、Ｃ
ＰＵに複雑な分岐予測機構を設けることなく条件分岐命
令実行時間のメインメモリに対する命令フェッチに伴う
アクセス時間の短縮を図ると同時に回路構成の複雑化を
回避して性能向上を図るキャッシュ制御方法であって、
条件分岐命令によるキャッシュミスの発生時でのメイン
メモリへのアクセス時間を短縮するために分岐予測処理
をＣＰＵを制御して実行する工程と、通常時に前記ＣＰ
Ｕの命令フェッチの実行対象となるキャッシュメモリを
管理する工程と、分岐成立時に前記ＣＰＵの命令フェッ
チの実行対象となる分岐成立プリフェッチキューを管理
する工程と、分岐不成立時に前記ＣＰＵの命令フェッチ
の実行対象となる分岐不成立プリフェッチキューを管理
する工程と、前記ＣＰＵの命令フェッチの実行対象とな
らなかった他方のプリフェッチキューのデータを破棄せ
ずに格納する分岐不使用側プリフェッチキャッシュメモ
リを管理する工程と、前記ＣＰＵの外に設けられ分岐命
令を判断するプリデコーダを管理する工程と、メモリア
クセスのアドレス生成機能を有するメモリコントローラ
を管理する工程を有することを特徴とするキャッシュ制
御方法に存する。また請求項８に記載の発明の要旨は、
前記プリデコーダは、前記メインメモリから分岐成立側
および／または分岐不成立側の２つのプリフェッチキュ
ーである前記分岐成立プリフェッチキューおよび／また
は前記分岐不成立プリフェッチキューへのデータ転送を
制御するように構成されていることを特徴とする請求項
６または７に記載のキャッシュ制御方法に存する。また
請求項９に記載の発明の要旨は、前記プリデコーダを管
理する工程は、命令フェッチでキャッシュミスが発生し
た場合に、前記メインメモリからプリフェッチバッファ
に保持されるフェッチデータを基に分岐命令を判断する
とともに、前記キャッシュメモリ、前記分岐成立プリフ
ェッチキュー、前記分岐不成立プリフェッチキューのう
ちいずれに当該フェッチデータを転送するかを決定する
工程を含むことを特徴とする請求項６または７に記載の
キャッシュ制御方法に存する。また請求項１０に記載の
発明の要旨は、前記分岐予測処理をＣＰＵを制御して実
行する工程は、前記キャッシュメモリで分岐命令をフェ
ッチした後、当該分岐命令実行結果に応じて前記分岐成
立プリフェッチキュー、前記分岐不成立プリフェッチキ
ューのうちいずれにアクセスするかを決定して前記フェ
ッチデータの前記ＣＰＵへの取り込み処理を実行する含
むことを特徴とする請求項９に記載のキャッシュ制御方
法に存する。また請求項１１に記載の発明の要旨は、命
令実行の前に前記メモリコントローラが前記メインメモ
リから命令アクセスのプリフェッチを実行し、通常は前
記キャッシュメモリにデータを格納する工程と、前記Ｃ
ＰＵが前記キャッシュメモリから命令をフェッチすると
ともに、プリフェッチした命令のプリデコードを実行し
て分岐命令および条件分岐命令を他の命令と判別し、プ
リデコード結果が分岐命令の場合に前記プリデコーダが
飛び先アドレスの計算を実行し、前記キャッシュメモリ
にデータが存在しない場合に前記メインメモリから飛び
先アドレスのプリフェッチデータを前記プリデコーダが
前記キャッシュメモリに格納し、前記キャッシュメモリ
から命令をフェッチし、プリデコード結果が条件分岐命
令の場合に前記プリデコーダが飛び先アドレスの計算を
実行し、前記キャッシュメモリにデータが存在しない場
合に前記メインメモリから飛び先アドレスのプリフェッ
チデータを前記分岐成立プリフェッチキューに格納し、
分岐不成立時のシーケンシャルな命令プリフェッチも併
せて実行して前記分岐不成立プリフェッチキューに格納
する工程と、分岐命令実行の分岐判断時に、分岐成立側
および分岐不成立側の２つのプリフェッチキューのデー
タについて、分岐判断に合致したプリフェッチキューか
ら命令フェッチを実行して前記キャッシュメモリに当該
命令フェッチ実行時のフェッチデータを格納するととも
に、他方のプリフェッチキューである命令フェッチが実
行されなかったプリフェッチキューのデータを破棄する
工程を有することを特徴とする請求項６に記載のキャッ
シュ制御方法に存する。また請求項１２に記載の発明の
要旨は、命令実行の前に前記メモリコントローラが前記
メインメモリから命令アクセスのプリフェッチを実行し
て前記キャッシュメモリにデータを格納し、前記ＣＰＵ
が前記キャッシュメモリから命令をフェッチし、プリフ
ェッチした命令のプリデコードを実行し、分岐命令およ
び条件分岐命令を他の命令と判別する工程と、前記ＣＰ
Ｕが前記キャッシュメモリから命令をフェッチするとと
もに、プリフェッチした命令のプリデコードを実行して
分岐命令および条件分岐命令を他の命令と判別し、前記
プリデコーダが、プリデコード結果が分岐命令の場合に
飛び先アドレスの計算を実行し、当該計算結果に基づい
て、前記キャッシュメモリにデータが存在しない場合に
前記メインメモリから飛び先アドレスのプリフェッチデ
ータを前記キャッシュメモリに格納し、プリデコード結
果が条件分岐命令の場合に飛び先アドレスの計算を実行
し、前記キャッシュメモリにデータが存在しない場合に
前記メインメモリから飛び先アドレスのプリフェッチデ
ータを前記分岐成立プリフェッチキューに格納し、分岐
不成立時のシーケンシャルな命令プリフェッチも直後に
実行して前記分岐不成立プリフェッチキューに格納する
工程と、分岐成立側および分岐不成立側の２つのプリフ
ェッチキューは、分岐命令実行の分岐判断時に分岐判断
に合致したプリフェッチキューから命令フェッチを実行
して前記キャッシュメモリにフェッチデータを格納する
工程と、命令フェッチに使用しなかった他方のプリフェ
ッチキューのデータを破棄せずに前記分岐不使用側プリ
フェッチキャッシュメモリに格納する工程と、再び同じ
条件分岐命令を前記キャッシュメモリの使用時に実行
し、前記キャッシュメモリに現在ない命令列を実行する
場合に前記分岐不使用側プリフェッチキャッシュメモリ
に蓄えられた命令を実行する工程を有することを特徴と
する請求項７に記載のキャッシュ制御方法に存する。

【０００８】

【発明の実施の形態】以下に示す各実施の形態の特徴
は、条件分岐命令によるキャッシュミスの発生時でのメ
インメモリへのアクセス時間を短縮するために分岐予測
機構をＣＰＵに内蔵することで、条件分岐命令以降のメ
インメモリのアクセス方向を決定する既存のＣＰＵのよ
うな高速な分岐予測機構が不要となり、各条件分岐命令
の分岐予測情報を格納するためのＲＡＭが不要となる結
果、大幅なコストダウンを実現できること、分岐成立側
および分岐不成立側の２つのプリフェッチキュー（分岐
成立プリフェッチキュー、分岐不成立プリフェッチキュ
ー）、ＣＰＵの外に設けられ分岐命令を判断するプリデ
コーダ、およびメモリアクセスのアドレス生成機能を有
するメモリコントローラの３つに必須構成要素を削減し
てハードウェアの簡便化が可能となる結果、低コストで
マイクロコンピュータの性能向上を実現できること、キ
ャッシュメモリのデータを破壊する、すなわち、分岐命
令および条件分岐命令に伴う余計なメインメモリからキ
ャッシュメモリへのプリフェッチを発生させないように
できる結果、キャッシュメモリのヒット率の向上に代表
されるマイクロコンピュータの性能向上を図ることがで
きることである。以下、本発明の実施の形態を図面に基
づいて詳細に説明する。

【０００９】（第１の実施の形態）図１は本発明の第１
の実施の形態にかかるマイクロコンピュータ１００を説
明するための機能ブロック図である。図１において、１
０はキャッシュメモリ、１２はＣＰＵ、１４は分岐成立
プリフェッチキュー、１６は分岐不成立プリフェッチキ
ュー、１８はメインメモリ、２０はメモリコントロー
ラ、２２はプリデコーダ、２６はプリフェッチバッフ
ァ、２８は第１内部データバス、３０は第２内部データ
バス、そして、１００はマイクロコンピュータを示して
いる。図１を参照すると、本実施の形態では、ＣＰＵ１
２の命令フェッチを実行する手段として、通常のキャッ
シュメモリ１０、分岐成立プリフェッチキュー１４、お
よび、分岐不成立プリフェッチキュー１６を備えてい
る。第１内部データバス２８には、キャッシュメモリ１
０、ＣＰＵ１２、分岐成立プリフェッチキュー１４、お
よび、分岐不成立プリフェッチキュー１６が接続されて
いる。第２内部データバス３０には、キャッシュメモリ
１０、分岐成立プリフェッチキュー１４、分岐不成立プ
リフェッチキュー１６、および、プリフェッチバッファ
２６が接続されている。

【００１０】プリデコーダ２２は、メモリコントローラ
２０およびプリフェッチバッファ２６に接続され、メイ
ンメモリ１８から分岐成立側および分岐不成立側の２つ
のプリフェッチキュー（分岐成立プリフェッチキュー１
４、分岐不成立プリフェッチキュー１６）へのデータ転
送を制御する機能、命令フェッチでキャッシュミスが発
生した場合に、メインメモリ１８からプリフェッチバッ
ファ２６に保持されるフェッチデータを基に分岐命令を
判断し、キャッシュメモリ１０、分岐成立プリフェッチ
キュー１４、分岐不成立プリフェッチキュー１６のどこ
に第２内部データバス３０を介してフェッチデータを転
送するかを決定する機能を有している。

【００１１】ＣＰＵ１２は、キャッシュメモリ１０で分
岐命令をフェッチした後、命令実行結果に応じて分岐成
立プリフェッチキュー１４、分岐不成立プリフェッチキ
ュー１６のどちらにアクセスするかを決定することによ
りフェッチデータのＣＰＵ１２への取り込み処理を実行
する機能を有している。

【００１２】次に図１を用いてマイクロコンピュータの
動作（キャッシュ制御方法）について説明する。まず、
命令実行の前にメモリコントローラ２０がメインメモリ
１８から命令アクセスのプリフェッチを実行し、通常は
キャッシュメモリ１０にデータを格納する。

【００１３】これに応じて、ＣＰＵ１２がキャッシュメ
モリ１０から命令をフェッチするとともに、プリフェッ
チした命令のプリデコードを実行して分岐命令および条
件分岐命令を他の命令と判別する。

【００１４】このとき、プリデコード結果が分岐命令の
場合にはプリデコーダ２２が飛び先アドレスの計算を実
行し、一方、キャッシュメモリ１０にデータが存在しな
い場合にはメインメモリ１８から飛び先アドレスのプリ
フェッチデータをキャッシュメモリ１０に格納する。

【００１５】続いて、ＣＰＵ１２がキャッシュメモリ１
０から命令をフェッチする。プリデコード結果が条件分
岐命令の場合にはプリデコーダ２２が飛び先アドレスの
計算を実行し、一方、キャッシュメモリ１０にデータが
存在しない場合にはメインメモリ１８から飛び先アドレ
スのプリフェッチデータを分岐成立プリフェッチキュー
１４に格納する。さらにこの直後に、分岐不成立時のシ
ーケンシャルな命令プリフェッチも併せて実行して分岐
不成立プリフェッチキュー１６に格納する。

【００１６】続いて分岐命令実行の分岐判断時に、分岐
成立側および分岐不成立側の２つのプリフェッチキュー
（分岐成立プリフェッチキュー１４、分岐不成立プリフ
ェッチキュー１６）のデータは、分岐判断に合致したプ
リフェッチキュー、すなわち、分岐成立プリフェッチキ
ュー１４、分岐不成立プリフェッチキュー１６のうちい
ずれか一方から命令フェッチを実行してキャッシュメモ
リ１０にそのときのフェッチデータを格納すると同時
に、他方のプリフェッチキュー、すなわち、命令フェッ
チが実行されなかったプリフェッチキューのデータは破
棄する。

【００１７】以上説明したように第１の実施の形態によ
れば、以下に掲げる効果を奏する。まず第１の効果は、
ＣＰＵ１２に複雑な分岐予測機構を設けることなく、条
件分岐命令実行時間のメインメモリ１８に対する命令フ
ェッチに伴うアクセス時間を短縮でき、回路構成を複雑
にせずに性能を向上できることである。すなわち、条件
分岐命令によるキャッシュミスの発生時でのメインメモ
リ１８へのアクセス時間を短縮するために分岐予測機構
をＣＰＵ１２に内蔵することで、条件分岐命令以降のメ
インメモリ１８のアクセス方向を決定する既存のＣＰＵ
１２のような高速な分岐予測機構が不要となり、各条件
分岐命令の分岐予測情報を格納するためのＲＡＭが不要
となる結果、大きなコストダウンを実現できる。

【００１８】また第２の効果は、分岐成立側および分岐
不成立側の２つのプリフェッチキュー（分岐成立プリフ
ェッチキュー１４、分岐不成立プリフェッチキュー１
６）、ＣＰＵ１２の外に設けられ分岐命令を判断するプ
リデコーダ２２、およびメモリアクセスのアドレス生成
機能を有するメモリコントローラ２０の３つに必須構成
要素を削減してハードウェアの簡便化が可能となる結
果、低コストでマイクロコンピュータ１００の性能向上
を実現できることである。

【００１９】そして第３の効果は、キャッシュメモリ１
０のデータを破壊する、すなわち、分岐命令および条件
分岐命令に伴う余計なメインメモリ１８からキャッシュ
メモリ１０へのプリフェッチを発生させないようにでき
る結果、キャッシュメモリ１０のヒット率の向上に代表
されるマイクロコンピュータ１００の性能向上を図るこ
とができることである。

【００２０】（第２の実施の形態）図２は本発明の第２
の実施の形態にかかるマイクロコンピュータ１００を説
明するための機能ブロック図である。図２において、１
０はキャッシュメモリ、１２はＣＰＵ、１４は分岐成立
プリフェッチキュー、１６は分岐不成立プリフェッチキ
ュー、１８はメインメモリ、２０はメモリコントロー
ラ、２２はプリデコーダ、２４は分岐不使用側プリフェ
ッチキャッシュメモリ、２６はプリフェッチバッファ、
２８は第１内部データバス、３０は第２内部データバ
ス、そして、１００はマイクロコンピュータを示してい
る。なお、第１の実施の形態において既に記述したもの
と同一の部分については、同一符号を付し、重複した説
明は省略する。図２を参照すると、本実施の形態では、
前述のキャッシュメモリ１０、分岐成立プリフェッチキ
ュー１４、および、分岐不成立プリフェッチキュー１６
に加えて、使用しなかった他方のプリフェッチキューの
データを破棄せずに格納する分岐不使用側プリフェッチ
キャッシュメモリ２４を第１内部データバス２８に接続
し、再び同じ条件分岐命令をキャッシュメモリ１０の使
用時に実行し、現在キャッシュメモリ１０にない、すな
わち、前回使用しなかった側の命令列を実行する場合、
分岐不使用側プリフェッチキャッシュメモリ２４に蓄え
られた命令を実行する点に特徴を有している。

【００２１】本実施の形態では、プリデコーダ２２の動
作は第１の実施の形態と同様である。メモリコントロー
ラ２０が命令実行の前に、メインメモリ１８から命令ア
クセスのプリフェッチを実行し、通常はキャッシュメモ
リ１０にデータを格納する。続いて、ＣＰＵ１２がキャ
ッシュメモリ１０から命令をフェッチし、さらにプリフ
ェッチした命令のプリデコードを実行し、分岐命令およ
び条件分岐命令を他の命令と判別する。

【００２２】続いて、プリデコーダ２２が、プリデコー
ド結果が分岐命令の場合に飛び先アドレスの計算を実行
し、その結果、キャッシュメモリ１０にデータが存在し
ない場合にメインメモリ１８から飛び先アドレスのプリ
フェッチデータをキャッシュメモリ１０に格納し、一
方、プリデコード結果が条件分岐命令の場合に飛び先ア
ドレスの計算を実行し、その結果、キャッシュメモリ１
０にデータが存在しない場合にはメインメモリ１８から
飛び先アドレスのプリフェッチデータを分岐成立プリフ
ェッチキュー１４に格納する。さらに、プリデコーダ２
２は、分岐不成立時のシーケンシャルな命令プリフェッ
チも直後に行い、分岐不成立プリフェッチキュー１６に
格納する。

【００２３】分岐成立側および分岐不成立側の２つのプ
リフェッチキュー（分岐成立プリフェッチキュー１４、
分岐不成立プリフェッチキュー１６）のデータは、分岐
命令実行の分岐判断時に分岐判断に合致したプリフェッ
チキュー、すなわち、分岐成立プリフェッチキュー１４
または分岐不成立プリフェッチキュー１６のうちいずれ
か一方のプリフェッチキューから命令フェッチを実行し
てキャッシュメモリ１０にフェッチデータを格納するま
での動作は第１の実施の形態と同様である。

【００２４】続いて、命令フェッチに使用しなかった他
方のプリフェッチキュー、すなわち、分岐成立プリフェ
ッチキュー１４または分岐不成立プリフェッチキュー１
６のうちの命令フェッチに使用したプリフェッチキュー
でない方のプリフェッチキューのデータを破棄せずに、
分岐不使用側プリフェッチキャッシュメモリ２４に格納
する。

【００２５】続いて、再び同じ条件分岐命令をキャッシ
ュメモリ１０の使用時に実行し、現在キャッシュメモリ
１０にない、すなわち、前回使用しなかった側の命令列
を実行する場合に分岐不使用側プリフェッチキャッシュ
メモリ２４に蓄えられた命令を実行する。

【００２６】以上説明したように第２の実施の形態によ
れば、キャッシュヒット時に条件分岐命令が存在した場
合にもメモリのアクセス時間の短縮が実現できる結果、
キャッシュミス時の命令フェッチ時に存在する分岐命令
のみに有効である第１の実施の形態に比較してさらに実
行時間の短縮が可能となるといった効果を奏する。

【００２７】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。また上記構
成部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。

【００２８】

【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。まず第１の効果は、Ｃ
ＰＵに複雑な分岐予測機構を設けることなく、条件分岐
命令実行時間のメインメモリに対する命令フェッチに伴
うアクセス時間を短縮でき、回路構成を複雑にせずに性
能を向上できることである。すなわち、条件分岐命令に
よるキャッシュミスの発生時でのメインメモリへのアク
セス時間を短縮するために分岐予測機構をＣＰＵに内蔵
することで、条件分岐命令以降のメインメモリアクセス
方向を決定する既存のＣＰＵのような高速な分岐予測機
構が不要となり、各条件分岐命令の分岐予測情報を格納
するためのＲＡＭが不要となる結果、大きなコストダウ
ンを実現できる。また第２の効果は、分岐成立側および
分岐不成立側の２つのプリフェッチキュー、ＣＰＵの外
に設けられ分岐命令を判断するプリデコーダ、およびメ
モリアクセスのアドレス生成機能を有するメモリコント
ローラの３つに必須構成要素を削減してハードウェアの
簡便化が可能となる結果、低コストでマイクロコンピュ
ータの性能向上を実現できることである。そして第３の
効果は、キャッシュメモリのデータを破壊する、すなわ
ち、分岐命令および条件分岐命令に伴う余計なメインメ
モリからキャッシュへのプリフェッチを発生させないよ
うにできる結果、キャッシュのヒット率の向上に代表さ
れるマイクロコンピュータの性能向上を図ることができ
ることである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかるマイクロコ
ンピュータを説明するための機能ブロック図である。

【図２】本発明の第２の実施の形態にかかるマイクロコ
ンピュータを説明するための機能ブロック図である。

【符号の説明】 １０…キャッシュメモリ １２…ＣＰＵ １４…分岐成立プリフェッチキュー １６…分岐不成立プリフェッチキュー １８…メインメモリ ２０…メモリコントローラ ２２…プリデコーダ ２４…分岐不使用側プリフェッチキャッシュメモリ ２６…プリフェッチバッファ ２８…第１内部データバス ３０…第２内部データバス １００…マイクロコンピュータ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵに複雑な分岐予測機構を設けるこ
   となく条件分岐命令実行時間のメインメモリに対する命
   令フェッチに伴うアクセス時間の短縮を図ると同時に回
   路構成の複雑化を回避して性能向上を図るマイクロコン
   ピュータであって、 条件分岐命令によるキャッシュミスの発生時でのメイン
   メモリへのアクセス時間を短縮するために分岐予測機構
   を内蔵するＣＰＵと、 通常時に前記ＣＰＵの命令フェッチの実行対象となるキ
   ャッシュメモリと、 分岐成立時に前記ＣＰＵの命令フェッチの実行対象とな
   る分岐成立プリフェッチキューと、 分岐不成立時に前記ＣＰＵの命令フェッチの実行対象と
   なる分岐不成立プリフェッチキューと、 前記ＣＰＵの外に設けられ分岐命令を判断するプリデコ
   ーダと、 メモリアクセスのアドレス生成機能を有するメモリコン
   トローラを有することを特徴とするマイクロコンピュー
   タ。
2. 【請求項２】 ＣＰＵに複雑な分岐予測機構を設けるこ
   となく条件分岐命令実行時間のメインメモリに対する命
   令フェッチに伴うアクセス時間の短縮を図ると同時に回
   路構成の複雑化を回避して性能向上を図るマイクロコン
   ピュータであって、 条件分岐命令によるキャッシュミスの発生時でのメイン
   メモリへのアクセス時間を短縮するために分岐予測機構
   を内蔵するＣＰＵと、 通常時に前記ＣＰＵの命令フェッチの実行対象となるキ
   ャッシュメモリと、 分岐成立時に前記ＣＰＵの命令フェッチの実行対象とな
   る分岐成立プリフェッチキューと、 分岐不成立時に前記ＣＰＵの命令フェッチの実行対象と
   なる分岐不成立プリフェッチキューと、 前記ＣＰＵの命令フェッチの実行対象とならなかった他
   方のプリフェッチキューのデータを破棄せずに格納する
   分岐不使用側プリフェッチキャッシュメモリと、 前記ＣＰＵの外に設けられ分岐命令を判断するプリデコ
   ーダと、 メモリアクセスのアドレス生成機能を有するメモリコン
   トローラを有することを特徴とするマイクロコンピュー
   タ。
3. 【請求項３】 前記プリデコーダは、前記メインメモリ
   から分岐成立側および／または分岐不成立側の２つのプ
   リフェッチキューである前記分岐成立プリフェッチキュ
   ーおよび／または前記分岐不成立プリフェッチキューへ
   のデータ転送を制御するように構成されていることを特
   徴とする請求項１または２に記載のマイクロコンピュー
   タ。
4. 【請求項４】 前記プリデコーダは、命令フェッチでキ
   ャッシュミスが発生した場合に、前記メインメモリから
   プリフェッチバッファに保持されるフェッチデータを基
   に分岐命令を判断するとともに、前記キャッシュメモ
   リ、前記分岐成立プリフェッチキュー、前記分岐不成立
   プリフェッチキューのうちいずれに当該フェッチデータ
   を転送するかを決定するように構成されていることを特
   徴とする請求項１または２に記載のマイクロコンピュー
   タ。
5. 【請求項５】 前記ＣＰＵは、前記キャッシュメモリで
   分岐命令をフェッチした後、当該分岐命令実行結果に応
   じて前記分岐成立プリフェッチキュー、前記分岐不成立
   プリフェッチキューのうちいずれにアクセスするかを決
   定して前記フェッチデータの前記ＣＰＵへの取り込み処
   理を実行するように構成されていることを特徴とする請
   求項４に記載のマイクロコンピュータ。
6. 【請求項６】 ＣＰＵに複雑な分岐予測機構を設けるこ
   となく条件分岐命令実行時間のメインメモリに対する命
   令フェッチに伴うアクセス時間の短縮を図ると同時に回
   路構成の複雑化を回避して性能向上を図るキャッシュ制
   御方法であって、 条件分岐命令によるキャッシュミスの発生時でのメイン
   メモリへのアクセス時間を短縮するために分岐予測処理
   をＣＰＵを制御して実行する工程と、 通常時に前記ＣＰＵの命令フェッチの実行対象となるキ
   ャッシュメモリを管理する工程と、 分岐成立時に前記ＣＰＵ命令フェッチの実行対象となる
   分岐成立プリフェッチキューを管理する工程と、 分岐不成立時に前記ＣＰＵの命令フェッチの実行対象と
   なる分岐不成立プリフェッチキューを管理する工程と、 前記ＣＰＵの外に設けられ分岐命令を判断するプリデコ
   ーダを管理する工程と、 メモリアクセスのアドレス生成機能を有するメモリコン
   トローラを管理する工程を有することを特徴とするキャ
   ッシュ制御方法。
7. 【請求項７】 ＣＰＵに複雑な分岐予測機構を設けるこ
   となく条件分岐命令実行時間のメインメモリに対する命
   令フェッチに伴うアクセス時間の短縮を図ると同時に回
   路構成の複雑化を回避して性能向上を図るキャッシュ制
   御方法であって、 条件分岐命令によるキャッシュミスの発生時でのメイン
   メモリへのアクセス時間を短縮するために分岐予測処理
   をＣＰＵを制御して実行する工程と、 通常時に前記ＣＰＵの命令フェッチの実行対象となるキ
   ャッシュメモリを管理する工程と、 分岐成立時に前記ＣＰＵの命令フェッチの実行対象とな
   る分岐成立プリフェッチキューを管理する工程と、 分岐不成立時に前記ＣＰＵの命令フェッチの実行対象と
   なる分岐不成立プリフェッチキューを管理する工程と、 前記ＣＰＵの命令フェッチの実行対象とならなかった他
   方のプリフェッチキューのデータを破棄せずに格納する
   分岐不使用側プリフェッチキャッシュメモリを管理する
   工程と、 前記ＣＰＵの外に設けられ分岐命令を判断するプリデコ
   ーダを管理する工程と、 メモリアクセスのアドレス生成機能を有するメモリコン
   トローラを管理する工程を有することを特徴とするキャ
   ッシュ制御方法。
8. 【請求項８】 前記プリデコーダは、前記メインメモリ
   から分岐成立側および／または分岐不成立側の２つのプ
   リフェッチキューである前記分岐成立プリフェッチキュ
   ーおよび／または前記分岐不成立プリフェッチキューへ
   のデータ転送を制御するように構成されていることを特
   徴とする請求項６または７に記載のキャッシュ制御方
   法。
9. 【請求項９】 前記プリデコーダを管理する工程は、命
   令フェッチでキャッシュミスが発生した場合に、前記メ
   インメモリからプリフェッチバッファに保持されるフェ
   ッチデータを基に分岐命令を判断するとともに、前記キ
   ャッシュメモリ、前記分岐成立プリフェッチキュー、前
   記分岐不成立プリフェッチキューのうちいずれに当該フ
   ェッチデータを転送するかを決定する工程を含むことを
   特徴とする請求項６または７に記載のキャッシュ制御方
   法。
10. 【請求項１０】 前記分岐予測処理をＣＰＵを制御して
    実行する工程は、前記キャッシュメモリで分岐命令をフ
    ェッチした後、当該分岐命令実行結果に応じて前記分岐
    成立プリフェッチキュー、前記分岐不成立プリフェッチ
    キューのうちいずれにアクセスするかを決定して前記フ
    ェッチデータの前記ＣＰＵへの取り込み処理を実行する
    含むことを特徴とする請求項９に記載のキャッシュ制御
    方法。
11. 【請求項１１】 命令実行の前に前記メモリコントロー
    ラが前記メインメモリから命令アクセスのプリフェッチ
    を実行し、通常は前記キャッシュメモリにデータを格納
    する工程と、 前記ＣＰＵが前記キャッシュメモリから命令をフェッチ
    するとともに、プリフェッチした命令のプリデコードを
    実行して分岐命令および条件分岐命令を他の命令と判別
    し、プリデコード結果が分岐命令の場合に前記プリデコ
    ーダが飛び先アドレスの計算を実行し、前記キャッシュ
    メモリにデータが存在しない場合に前記メインメモリか
    ら飛び先アドレスのプリフェッチデータを前記プリデコ
    ーダが前記キャッシュメモリに格納し、前記キャッシュ
    メモリから命令をフェッチし、プリデコード結果が条件
    分岐命令の場合に前記プリデコーダが飛び先アドレスの
    計算を実行し、前記キャッシュメモリにデータが存在し
    ない場合に前記メインメモリから飛び先アドレスのプリ
    フェッチデータを前記分岐成立プリフェッチキューに格
    納し、分岐不成立時のシーケンシャルな命令プリフェッ
    チも併せて実行して前記分岐不成立プリフェッチキュー
    に格納する工程と、 分岐命令実行の分岐判断時に、分岐成立側および分岐不
    成立側の２つのプリフェッチキューのデータについて、
    分岐判断に合致したプリフェッチキューから命令フェッ
    チを実行して前記キャッシュメモリに当該命令フェッチ
    実行時のフェッチデータを格納するとともに、他方のプ
    リフェッチキューである命令フェッチが実行されなかっ
    たプリフェッチキューのデータを破棄する工程を有する
    ことを特徴とする請求項６に記載のキャッシュ制御方
    法。
12. 【請求項１２】 命令実行の前に前記メモリコントロー
    ラが前記メインメモリから命令アクセスのプリフェッチ
    を実行して前記キャッシュメモリにデータを格納し、前
    記ＣＰＵが前記キャッシュメモリから命令をフェッチ
    し、プリフェッチした命令のプリデコードを実行し、分
    岐命令および条件分岐命令を他の命令と判別する工程
    と、 前記ＣＰＵが前記キャッシュメモリから命令をフェッチ
    するとともに、プリフェッチした命令のプリデコードを
    実行して分岐命令および条件分岐命令を他の命令と判別
    し、前記プリデコーダが、プリデコード結果が分岐命令
    の場合に飛び先アドレスの計算を実行し、当該計算結果
    に基づいて、前記キャッシュメモリにデータが存在しな
    い場合に前記メインメモリから飛び先アドレスのプリフ
    ェッチデータを前記キャッシュメモリに格納し、プリデ
    コード結果が条件分岐命令の場合に飛び先アドレスの計
    算を実行し、前記キャッシュメモリにデータが存在しな
    い場合に前記メインメモリから飛び先アドレスのプリフ
    ェッチデータを前記分岐成立プリフェッチキューに格納
    し、分岐不成立時のシーケンシャルな命令プリフェッチ
    も直後に実行して前記分岐不成立プリフェッチキューに
    格納する工程と、 分岐成立側および分岐不成立側の２つのプリフェッチキ
    ューは、分岐命令実行の分岐判断時に分岐判断に合致し
    たプリフェッチキューから命令フェッチを実行して前記
    キャッシュメモリにフェッチデータを格納する工程と、 命令フェッチに使用しなかった他方のプリフェッチキュ
    ーのデータを破棄せずに前記分岐不使用側プリフェッチ
    キャッシュメモリに格納する工程と、 再び同じ条件分岐命令を前記キャッシュメモリの使用時
    に実行し、前記キャッシュメモリに現在ない命令列を実
    行する場合に前記分岐不使用側プリフェッチキャッシュ
    メモリに蓄えられた命令を実行する工程を有することを
    特徴とする請求項７に記載のキャッシュ制御方法。