JP2000357665A - 半導体基板中に絶縁領域を形成する方法 - Google Patents
半導体基板中に絶縁領域を形成する方法Info
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- JP2000357665A JP2000357665A JP11170695A JP17069599A JP2000357665A JP 2000357665 A JP2000357665 A JP 2000357665A JP 11170695 A JP11170695 A JP 11170695A JP 17069599 A JP17069599 A JP 17069599A JP 2000357665 A JP2000357665 A JP 2000357665A
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Abstract
(57)【要約】
【課題】半導体基板内に絶縁性の高い絶縁層を形成する
安価でかつプロセス数を軽減した方法を提供する。 【解決手段】半導体基板１１上にマスク・パターン１４
を形成し、基板上部から酸素イオン１５を注入する。直
接基板内へ注入する酸素イオン１６ｂは、基板深部に達
し、マスク・パターンを介して注入された酸素イオン１
６ａは基板表面近傍に位置する。イオン注入後熱処理を
行い二酸化シリコン層を形成し、絶縁層となる。酸素イ
オン１６ｂ上部の単結晶シリコン領域は、回路素子領域
となり、次工程において、所望の回路が形成される。
安価でかつプロセス数を軽減した方法を提供する。 【解決手段】半導体基板１１上にマスク・パターン１４
を形成し、基板上部から酸素イオン１５を注入する。直
接基板内へ注入する酸素イオン１６ｂは、基板深部に達
し、マスク・パターンを介して注入された酸素イオン１
６ａは基板表面近傍に位置する。イオン注入後熱処理を
行い二酸化シリコン層を形成し、絶縁層となる。酸素イ
オン１６ｂ上部の単結晶シリコン領域は、回路素子領域
となり、次工程において、所望の回路が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板中に絶
縁領域を形成する方法に関し、さらに詳しくは半導体基
板中に酸素イオンを注入し熱処理により半導体基板の一
部を酸化して絶縁領域を形成すること方法に関する。
縁領域を形成する方法に関し、さらに詳しくは半導体基
板中に酸素イオンを注入し熱処理により半導体基板の一
部を酸化して絶縁領域を形成すること方法に関する。
【０００２】
【従来の技術】半導体基板上に種々の回路素子を形成し
正常に動作させるためには、各素子が電気的に分離され
ていることが重要である。素子分離が十分でないと素子
間で電気的影響を及ぼし合い誤動作の原因となる。従来
から素子分離のための手段として、さまざまな構成が提
案されており、たとえばＬＯＣＯＳ(Local Oxidation S
ilicon)法、ＳＩＭＯＸ(Separation by Implanted Oxyg
en)法、トレンチ分離法などが提案されている。酸化膜
分離であるＬＯＣＯＳ法は、各素子間を０．７ないし２
μｍの厚いシリコン酸化膜で分離する方法で、素子を島
状に囲んで分離する。集積度を高くすることができ、ま
た接合容量を低減することができるため高速動作に適し
ている。トレンチ分離法は、基板中にトレンチを形成
し、そのトレンチに絶縁物を埋設することにより素子分
離を行う手段である。ＳＩＭＯＸ法は単結晶分離法の１
つとして知られているが、シリコン基板中に酸素イオン
等を注入し、基板内部にシリコン酸化膜層を形成する方
法である。この方法により、シリコン基板中に絶縁層が
形成されその上に回路素子を構成する単結晶シリコン層
が形成される。いわゆるＳＯＩ(Silicon on Insulator)
構造が形成される。ＳＩＭＯＸ法は、それ自身で素子分
離を行うものではなく、回路素子を構成する領域の下部
に絶縁領域を設けるために用いられ、ＬＯＣＯＳ法等を
設けることにより素子の分離が完全なる。
正常に動作させるためには、各素子が電気的に分離され
ていることが重要である。素子分離が十分でないと素子
間で電気的影響を及ぼし合い誤動作の原因となる。従来
から素子分離のための手段として、さまざまな構成が提
案されており、たとえばＬＯＣＯＳ(Local Oxidation S
ilicon)法、ＳＩＭＯＸ(Separation by Implanted Oxyg
en)法、トレンチ分離法などが提案されている。酸化膜
分離であるＬＯＣＯＳ法は、各素子間を０．７ないし２
μｍの厚いシリコン酸化膜で分離する方法で、素子を島
状に囲んで分離する。集積度を高くすることができ、ま
た接合容量を低減することができるため高速動作に適し
ている。トレンチ分離法は、基板中にトレンチを形成
し、そのトレンチに絶縁物を埋設することにより素子分
離を行う手段である。ＳＩＭＯＸ法は単結晶分離法の１
つとして知られているが、シリコン基板中に酸素イオン
等を注入し、基板内部にシリコン酸化膜層を形成する方
法である。この方法により、シリコン基板中に絶縁層が
形成されその上に回路素子を構成する単結晶シリコン層
が形成される。いわゆるＳＯＩ(Silicon on Insulator)
構造が形成される。ＳＩＭＯＸ法は、それ自身で素子分
離を行うものではなく、回路素子を構成する領域の下部
に絶縁領域を設けるために用いられ、ＬＯＣＯＳ法等を
設けることにより素子の分離が完全なる。
【０００３】
【発明が解決しようとする課題】完全な素子分離を行う
ためには上述した手法のいずれかだけでは不十分で、そ
れらを組み合わせることが必要である。たとえば、ＳＩ
ＭＯＸ法により回路形成領域の下部に分離領域を設け、
さらにＬＯＣＯＳ法あるいはトレンチ分離法により素子
の横方向の分離を行うことが必要になる。このような絶
縁領域を設けることにより回路素子を包囲することによ
り素子分離が行える。しかしながら、ＳＩＭＯＸ法と他
の分離法を組み合わせる素子分離法は、極めて多くのプ
ロセスを必要とし、その結果基板処理に多くの時間をか
けるために製造コストの上昇を招く。本発明は、このよ
うな課題を解決するために成されたもので、上記分離法
を一度に実現することが可能になる。
ためには上述した手法のいずれかだけでは不十分で、そ
れらを組み合わせることが必要である。たとえば、ＳＩ
ＭＯＸ法により回路形成領域の下部に分離領域を設け、
さらにＬＯＣＯＳ法あるいはトレンチ分離法により素子
の横方向の分離を行うことが必要になる。このような絶
縁領域を設けることにより回路素子を包囲することによ
り素子分離が行える。しかしながら、ＳＩＭＯＸ法と他
の分離法を組み合わせる素子分離法は、極めて多くのプ
ロセスを必要とし、その結果基板処理に多くの時間をか
けるために製造コストの上昇を招く。本発明は、このよ
うな課題を解決するために成されたもので、上記分離法
を一度に実現することが可能になる。
【０００４】
【課題を解決するための手段】本発明は、半導体基板上
に回路素子領域と回路分離領域とを分けるマスク・パタ
ーンを形成し、その後酸素イオンを注入する。酸素イオ
ンを基板中に注入した後、基板全体を熱処理する。その
結果、酸素イオンは、基板単結晶と結合し酸化物領域を
形成する。この酸化物領域は絶縁領域として作用する。
に回路素子領域と回路分離領域とを分けるマスク・パタ
ーンを形成し、その後酸素イオンを注入する。酸素イオ
ンを基板中に注入した後、基板全体を熱処理する。その
結果、酸素イオンは、基板単結晶と結合し酸化物領域を
形成する。この酸化物領域は絶縁領域として作用する。
【０００５】
【実施例】図１ないし図５は、本発明を実現するプロセ
スを示し、理解を容易にするために簡略化されている。
まず図１に示すように、シリコン基板１１が提供され
る。他の基板を用いることも可能であるが、単結晶シリ
コン基板を用いた場合について以下説明する。シリコン
基板１１の上面に約１００Aのシリコン酸化膜を形成し
（図示せず）、その上に後に行うイオン注入の際のマス
ク・パターンとなるマスク層１２を形成する。このマス
ク層１２は、ポリシリコン、ＳｉＯ2、Ｓｉ3Ｎ4等を、
たとえばＣＶＤ(Chemical Vapor Deposition)法により
約３０００Åの厚さに堆積する。このマスク層１２は、
イオン注入する際にイオンの基板内への注入を制御する
役割を果たし、特にその厚さがその重要な係数となる。
マスク・パターンを形成するために、周知の手段である
フォトリソグラフィ法によりフォトレジスト層１３がマ
スク層１２上に形成される。次に図２に示すように、マ
スク層１２に対しエッチング処理を施すことにより、マ
スク層１２はマスク・パターンにしたがって除去され、
マスク・パターン層１４が形成される。マスク・パター
ン層１４が形成されると、フォトレジスト層１３は除去
される。図３は、酸素イオンを注入した場合の半導体基
板中の酸素イオンの打ち込み位置を示す断面図である。
マスク・パターン層１４が半導体基板１１上に形成され
ると酸素イオン１５が注入される。イオン・インプラン
テーションと呼ばれる周知の方法により、酸素イオンが
半導体基板中に打ち込まれる。酸素イオンが打ち込まれ
る深さは、イオンの加速エネルギに対応し、本実施例で
は１００ＫｅＶでイオン注入を行った。また打ち込むイ
オンの量はドーズ量により規定され、本実施例では量１
×１０17イオン／ｃｍ2で行った。図３の半導体基板中
の小円１６は打ち込まれた酸素イオンの位置を示す。図
３から理解されるように、マスク・パターン層１４を介
して注入された酸素イオン１６ａは、半導体基板１１の
表面近くの浅い部分に集中して位置する。これは、酸素
イオンの有するエネルギがマスク・パターン層１４に吸
収されるためである。これに対し半導体基板１１に直接
注入された酸素イオンは、マスク・パターン層１４を介
して注入されるイオンより深部に注入される。図３の酸
素イオン１６ｂは、その様子を示す。酸素イオン１６ａ
の深さは、酸素イオンの加速エネルギとマスク・パター
ン層１４の厚さとによって決定され、酸素イオン１６ｂ
の深さは、酸素イオンの加速エネルギによって決定され
る。したがって、まず回路素子を構成する回路素子領域
の深さ、すなわち酸素イオン１６ｂの深さを決めると酸
素イオンの加速エネルギが定まる。酸素イオンの加速エ
ネルギが定まると、酸素イオンを基板表面浅部に打ち込
むために必要なマスク・パターン層の厚さが決まる。そ
して、注入する酸素イオンの基板中のはドーズ量によっ
て決定される。以上の手順により、酸素イオンを所定の
位置に所定の密度で打ち込むことが可能となる。上記酸
素イオンの注入は、半導体基板上部から垂直に打ち込む
場合について説明したが、酸素イオンの遷移領域１６
ａ，１６ｂの酸素イオンの密度を調整するため、遷移領
域１７ａ，１７ｂに集中してイオン注入を行うためイオ
ン注入角度を変えて行ってもよい。角度をつけてイオン
注入を行うことにより、遷移領域１７ａ，１７ｂの酸素
イオン密度を平均化することが可能となる。酸素イオン
の注入工程が終了すると、図４に示されるようにマスク
・パターン（ポリシリコン）層１４が除去される。マス
ク・パターン層１４は、ウエットエッチングまたはウエ
ットエッチングとドライエッチングとの組み合わせエッ
チングより取り除かれる。マスク・パターン層の除去さ
れた半導体基板は、次に加熱処理される。摂氏約１３０
０度のアルゴン雰囲気中に約７時間アニールすることに
より、酸素イオンと単結晶シリコンとが化学結合し、二
酸化シリコンが形成される。図５は、熱処理を行った結
果、半導体基板中に絶縁層である二酸化シリコン層１８
が形成されることを示す。絶縁層が基板深部に形成され
た部分は、回路素子領域１９となり、次工程において所
定の回路素子を形成するための処理が行われる。また、
絶縁層が基板表面に形成された部分は、回路分離領域２
０として機能する。図５では回路分離領域２０は横方向
に広く形成されているが、実際には素子密度を向上させ
るために狭く形成される。
スを示し、理解を容易にするために簡略化されている。
まず図１に示すように、シリコン基板１１が提供され
る。他の基板を用いることも可能であるが、単結晶シリ
コン基板を用いた場合について以下説明する。シリコン
基板１１の上面に約１００Aのシリコン酸化膜を形成し
（図示せず）、その上に後に行うイオン注入の際のマス
ク・パターンとなるマスク層１２を形成する。このマス
ク層１２は、ポリシリコン、ＳｉＯ2、Ｓｉ3Ｎ4等を、
たとえばＣＶＤ(Chemical Vapor Deposition)法により
約３０００Åの厚さに堆積する。このマスク層１２は、
イオン注入する際にイオンの基板内への注入を制御する
役割を果たし、特にその厚さがその重要な係数となる。
マスク・パターンを形成するために、周知の手段である
フォトリソグラフィ法によりフォトレジスト層１３がマ
スク層１２上に形成される。次に図２に示すように、マ
スク層１２に対しエッチング処理を施すことにより、マ
スク層１２はマスク・パターンにしたがって除去され、
マスク・パターン層１４が形成される。マスク・パター
ン層１４が形成されると、フォトレジスト層１３は除去
される。図３は、酸素イオンを注入した場合の半導体基
板中の酸素イオンの打ち込み位置を示す断面図である。
マスク・パターン層１４が半導体基板１１上に形成され
ると酸素イオン１５が注入される。イオン・インプラン
テーションと呼ばれる周知の方法により、酸素イオンが
半導体基板中に打ち込まれる。酸素イオンが打ち込まれ
る深さは、イオンの加速エネルギに対応し、本実施例で
は１００ＫｅＶでイオン注入を行った。また打ち込むイ
オンの量はドーズ量により規定され、本実施例では量１
×１０17イオン／ｃｍ2で行った。図３の半導体基板中
の小円１６は打ち込まれた酸素イオンの位置を示す。図
３から理解されるように、マスク・パターン層１４を介
して注入された酸素イオン１６ａは、半導体基板１１の
表面近くの浅い部分に集中して位置する。これは、酸素
イオンの有するエネルギがマスク・パターン層１４に吸
収されるためである。これに対し半導体基板１１に直接
注入された酸素イオンは、マスク・パターン層１４を介
して注入されるイオンより深部に注入される。図３の酸
素イオン１６ｂは、その様子を示す。酸素イオン１６ａ
の深さは、酸素イオンの加速エネルギとマスク・パター
ン層１４の厚さとによって決定され、酸素イオン１６ｂ
の深さは、酸素イオンの加速エネルギによって決定され
る。したがって、まず回路素子を構成する回路素子領域
の深さ、すなわち酸素イオン１６ｂの深さを決めると酸
素イオンの加速エネルギが定まる。酸素イオンの加速エ
ネルギが定まると、酸素イオンを基板表面浅部に打ち込
むために必要なマスク・パターン層の厚さが決まる。そ
して、注入する酸素イオンの基板中のはドーズ量によっ
て決定される。以上の手順により、酸素イオンを所定の
位置に所定の密度で打ち込むことが可能となる。上記酸
素イオンの注入は、半導体基板上部から垂直に打ち込む
場合について説明したが、酸素イオンの遷移領域１６
ａ，１６ｂの酸素イオンの密度を調整するため、遷移領
域１７ａ，１７ｂに集中してイオン注入を行うためイオ
ン注入角度を変えて行ってもよい。角度をつけてイオン
注入を行うことにより、遷移領域１７ａ，１７ｂの酸素
イオン密度を平均化することが可能となる。酸素イオン
の注入工程が終了すると、図４に示されるようにマスク
・パターン（ポリシリコン）層１４が除去される。マス
ク・パターン層１４は、ウエットエッチングまたはウエ
ットエッチングとドライエッチングとの組み合わせエッ
チングより取り除かれる。マスク・パターン層の除去さ
れた半導体基板は、次に加熱処理される。摂氏約１３０
０度のアルゴン雰囲気中に約７時間アニールすることに
より、酸素イオンと単結晶シリコンとが化学結合し、二
酸化シリコンが形成される。図５は、熱処理を行った結
果、半導体基板中に絶縁層である二酸化シリコン層１８
が形成されることを示す。絶縁層が基板深部に形成され
た部分は、回路素子領域１９となり、次工程において所
定の回路素子を形成するための処理が行われる。また、
絶縁層が基板表面に形成された部分は、回路分離領域２
０として機能する。図５では回路分離領域２０は横方向
に広く形成されているが、実際には素子密度を向上させ
るために狭く形成される。
【０００６】
【発明の効果】上述したように、酸素イオンを半導体基
板内に選択的に注入し、熱処理を行うことにより、素子
分離のためのプロセスを大幅に簡略することができるの
で、安価な半導体デバイスを製造することができる。ま
た、回路素子を形成する領域を絶縁領域で囲むことがで
きるので、本発明を利用した半導体装置は、電流のリー
クが少なくなり消費電力の低減に効果がある。さらに、
本発明を用いてＣＭＯＳデバイスを構成するといわゆる
ラッチアップ現象の発生を押さえることができる。
板内に選択的に注入し、熱処理を行うことにより、素子
分離のためのプロセスを大幅に簡略することができるの
で、安価な半導体デバイスを製造することができる。ま
た、回路素子を形成する領域を絶縁領域で囲むことがで
きるので、本発明を利用した半導体装置は、電流のリー
クが少なくなり消費電力の低減に効果がある。さらに、
本発明を用いてＣＭＯＳデバイスを構成するといわゆる
ラッチアップ現象の発生を押さえることができる。
【図１】本発明の一実施例の工程断面図で、フォトレジ
スト層１３を設けた段階を示す。
スト層１３を設けた段階を示す。
【図２】本発明の一実施例の工程断面図で、マスク・パ
ターン層１４を設けた段階を示す。
ターン層１４を設けた段階を示す。
【図３】本発明の一実施例の工程断面図で、半導体基板
に酸素イオンを注入する段階を示す。
に酸素イオンを注入する段階を示す。
【図４】本発明の一実施例の工程断面図で、酸素イオン
注入後にマスク・パターン層を除去した段階を示す。
注入後にマスク・パターン層を除去した段階を示す。
【図５】本発明の一実施例の工程断面図で、熱処理によ
り絶縁層を形成した段階を示す。
り絶縁層を形成した段階を示す。
１１半導体基板 １２マスク層 １３フォトレジスト層 １４マスク・パターン層 １５酸素イオン １６基板中に注入された酸素イオン １６ａマスク・パターン層を介して注入された酸素イオ
ン １６ｂ直接半導体基板に注入された酸素イオン １７ａ，１７ｂ酸素イオンの遷移領域 １８二酸化シリコン層 １９回路素子領域 ２０回路分離領域
ン １６ｂ直接半導体基板に注入された酸素イオン １７ａ，１７ｂ酸素イオンの遷移領域 １８二酸化シリコン層 １９回路素子領域 ２０回路分離領域
Claims (8)
- 【請求項１】半導体基板上にマスク・パターンを形成す
る段階と、前記半導体基板上部から酸素イオンを注入す
る段階と、酸素イオンの注入された前記半導体基板を熱
処理することにより、前記半導体基板中に酸化層を形成
する段階と、から構成されることを特徴とする半導体基
板中に絶縁領域を形成する方法。 - 【請求項２】シリコン基板を準備する段階をさらに含む
ことを特徴とする請求項１記載の半導体基板中に絶縁領
域を形成する方法。 - 【請求項３】前記酸素イオンを注入する段階は、前記半
導体基板の上面に対する垂直軸に対し予め定める角度を
もって、酸素イオンを注入する段階をさらに含むことを
特徴とする請求項１記載の半導体基板中に絶縁領域を形
成する方法。 - 【請求項４】前記マスク・パターンを形成する段階は、
ポリシリコンによりマスク・パターンを形成する段階を
含むことを特徴とする請求項１記載の半導体基板中に絶
縁領域を形成する方法。 - 【請求項５】前記酸素イオンを注入する段階は、加速エ
ネルギを１００ＫｅＶかつドーズ量１×１０17イオン／
ｃｍ2で前記酸素イオンを注入する段階を含むことを特
徴とする請求項１記載の半導体基板中に絶縁領域を形成
する方法。 - 【請求項６】シリコン基板を準備する段階と、前記シリ
コン基板上にポリシリコン層を形成する段階と、前記ポ
リシリコン層上にフォトレジスト・パターンを形成し、
ポリシリコン層の一部を除去することによりマスク・パ
ターンを形成する段階と前記半導体基板上部から酸素イ
オンを注入する段階と、酸素イオンの注入された前記半
導体基板を熱処理することにより、前記半導体基板中に
酸化層を形成する段階と、から構成されることを特徴と
する半導体基板中に絶縁領域を形成する方法。 - 【請求項７】前記酸素イオンを注入する段階は、前記半
導体基板の上面に対する垂直軸に対し予め定める角度を
もって、酸素イオンを注入する段階をさらに含むことを
特徴とする請求項６記載の半導体基板中に絶縁領域を形
成する方法。 - 【請求項８】前記酸素イオンを注入する段階は、加速エ
ネルギを１００ＫｅＶかつドーズ量１×１０17イオン／
ｃｍ2で前記酸素イオンを注入する段階を含むことを特
徴とする請求項６記載の半導体基板中に絶縁領域を形成
する方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11170695A JP2000357665A (ja) | 1999-06-17 | 1999-06-17 | 半導体基板中に絶縁領域を形成する方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11170695A JP2000357665A (ja) | 1999-06-17 | 1999-06-17 | 半導体基板中に絶縁領域を形成する方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357665A true JP2000357665A (ja) | 2000-12-26 |
Family
ID=15909694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11170695A Pending JP2000357665A (ja) | 1999-06-17 | 1999-06-17 | 半導体基板中に絶縁領域を形成する方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000357665A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005041292A1 (en) * | 2003-10-24 | 2005-05-06 | Sony Corporation | Method for manufacturing semiconductor substrate and semiconductor substrate |
| US7476942B2 (en) | 2006-04-10 | 2009-01-13 | Fuji Electric Device Technology Co., Ltd. | SOI lateral semiconductor device and method of manufacturing the same |
-
1999
- 1999-06-17 JP JP11170695A patent/JP2000357665A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005041292A1 (en) * | 2003-10-24 | 2005-05-06 | Sony Corporation | Method for manufacturing semiconductor substrate and semiconductor substrate |
| US7476942B2 (en) | 2006-04-10 | 2009-01-13 | Fuji Electric Device Technology Co., Ltd. | SOI lateral semiconductor device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041005 |