JP2000357740A - 半導体集積回路設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 配線で生じる信号の遅延と信号波形とを同時
に改善した半導体集積回路を得る。 【解決手段】 回路合成工程Ｓ３１では、目的とする回
路のネットリストを生成する。配置配線工程Ｓ３２で
は、レイアウト領域に、ネットリストに記述されたセル
を配置し、セル間の配線を行う。ネット選択工程Ｓ３３
では、配線の長さが予め求められた限界配線長よりも長
い場合に、その配線に対応するネットを選択する。セル
分割工程Ｓ３４では、ネット選択工程Ｓ３３において選
択されたネットに係るセルを分割することにより、ネッ
ト分割を行う。追加配置配線工程Ｓ３５では、選択され
たネットに対応する配線を等分するように、分割されて
生じたセルを配置し、修正が必要な配線を修正配線す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セルベース方式の
半導体集積回路の設計方法に関する。

【０００２】

【従来の技術】半導体の微細化技術の進歩にともない、
大規模で高速な半導体集積回路が開発されてきた。この
ような半導体集積回路の設計方法においては、配線の容
量及び抵抗に起因する配線遅延がトランジスタ（駆動素
子）の遅延に対して相対的に増加していることが問題と
なっている。

【０００３】例えば、０．３５μｍプロセスの集積回路
では、長さ５ｍｍの配線による遅延は、トランジスタに
よる遅延よりも大きい場合がある。回路の動作速度は信
号の伝播遅延に依存するため、高速な集積回路の設計に
おいては配線遅延を考慮することが不可欠である。配線
はレイアウト設計後に確定するため、従来の回路の動作
遅延改善は、次に示すように繰返しを含む設計フローで
行われてきた。 （１）論理合成：機能記述された回路から、論理機能セ
ル(セルベース、以下では単にセルと称する)と、セル間
の接続関係を表現したネットリストを自動生成する。 （２）レイアウト（配置配線）：ネットリストに表され
たセル群とセル間の接続関係とから、回路全体の面積、
配線長が最小になるようにセル群の配置を行う。 （３）タイミング解析による遅延検証：セル群の配置
後、セル間の距離、又は配置した配線によりセル間の配
線長を求め、セルの遅延と配線遅延を合わせて遅延を検
証する。遅延が回路動作タイミングの仕様を満足してい
れば、設計を完了する。 （４）トランジスタの大型化又はリピータによる遅延改
善：（３）の遅延検証の結果、回路動作タイミングの仕
様を満足しない場合には、セルトランジスタを大型化す
ることによる駆動能力の増大、又は配線に対応したネッ
トにリピータを挿入することによりタイミング改善を図
る。 （５）再配置：（４）の対策を反映してセル群を再配置
し、（３）に戻る。

【０００４】ここで、（４）に示した従来の配線遅延の
改善方法について説明する。図８は配線遅延を改善する
前及び改善した後の回路とその信号波形とを説明する図
である。

【０００５】図８（ａ）は改善前の回路である。セル８
１はその出力を配線８３を経てセル８２に入力してい
る。セル８１と配線８３との接続点をＰＡ、配線８３と
セル８２との接続点をＰＢとする。接続点ＰＡ及びＰＢ
における信号の波形を図８（ｂ）に示す。セル８１に信
号が入力されてから接続点ＰＢにおける信号のレベルが
上昇して最終値の５０％に達するまでの時間を、セル８
１及び配線８３で生じる遅延時間とする。ここでは、セ
ル８１で生じる遅延時間をＤ、配線８３で生じる遅延時
間をＤ_Wとしている。

【０００６】配線８３で生じる遅延を改善するために、
図８（ｃ）に示すように、セル８１の駆動能力を増大さ
せたセル８４で、セル８１を置き換える。この回路の接
続点ＰＡ及びＰＢにおける信号の波形を図８（ｄ）に示
す。ここでは、セル８４で生じる遅延時間をＤ'、配線
８３で生じる遅延時間をＤ_W'としている。

【０００７】図８（ｄ）に示すように、遅延時間Ｄ'＋
Ｄ_W'はＤ＋Ｄ_Wよりも小さく、配線８３における遅延は
改善されるが、信号波形はあまり改善されない（信号電
圧の時間に対する変化率はあまり増大しない）。信号電
圧の変化率の低下は、配線８３が有する抵抗と静電容量
とによって生じるためである。

【０００８】信号電圧の変化率が小さいと、次段のセル
のゲート開閉に時間を要し、ゲート貫通電流が流れる時
間が増大して、消費電力の増加につながる。また、信号
の電圧変化率が非常に小さくなると、トランジスタの時
間特性が非線型となるため、タイミング解析が複雑にな
り、遅延計算を精度よく行うことができなくなる。

【０００９】信号波形を改善するためには、図８（ｅ）
のように、配線８３をほぼ２等分するようリピータバッ
ファ（以下ではリピータと称する）８５を挿入する方法
がある。

【００１０】リピータを挿入すると、チップレベルの長
配線長（例えば０．３５μｍプロセスでは、５ｍｍ以
上）を持つ配線においては、遅延や信号波形の改善がで
きることがわかっているが、ブロックレベルの中程度の
配線長（１ｍｍから数ｍｍ程度）を持つ配線では、リピ
ータ自体で遅延が生じるため、信号波形は改善できるが
遅延は改善することができない場合がある。図８（ｆ）
はこのような場合の信号波形を示している。

【００１１】以上の背景から、リピータを挿入すること
なく、中程度の配線長の配線における遅延及び信号波形
を改善する手法が望まれている。回路改善方法として、
セル構成の変更が従来からも考えられてきた。例えば、
特開平６―１８０７３３号公報では、階層構造を工夫し
た回路変更方法が開示されている。また、例えば、“La
yout Driven Re-Synthesis for Low-power Consumption
LSI's”(Proceedingsof 34th Design Automation Conf
erence, p.666, 1997)では、素子の削減とパワーの削減
とを目指し、信号変化の頻度が高いネットを削減するた
めのセル構成の変更を行っている。

【００１２】

【発明が解決しようとする課題】本発明は、前記の従来
手法の問題を鑑みて、中規模の配線長を持つ配線におい
て、信号の遅延のみではなく、信号波形、すなわち信号
電圧の時間に対する変化率をも同時に改善した回路を得
ることができる、半導体集積回路設計方法を提供するこ
とを課題とする。

【００１３】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた手段は、セルベース方式
の半導体集積回路の設計方法として、設計対象とする回
路のセル間の結線を規定したネットリストに基づいて、
セルの配置及びセル間の配線を行う配置配線工程と、前
記配置配線工程による配置配線結果を基にして各配線の
配線遅延を解析し、駆動するセルの駆動能力を増強して
も配線遅延が所定値以下にならない配線に対応するネッ
トを分割対象ネットとして選択するネット選択工程と、
選択されたネットに接続されたセルから一部を分割して
新たなセルを生成し、新たなネットリストを生成するセ
ル分割工程と、前記新たなネットリストに基づいて、前
記新たなセルを配置し、当該セル配置に係り修正が必要
な配線を修正配線する追加配置配線工程とを備えたもの
である。

【００１４】請求項１の発明によると、リピータを挿入
することなく長い配線を分割することができるので、論
理段数を増加させることなく、配線で生じる信号の遅延
を減少させ、信号波形を改善することができる。

【００１５】また、請求項２の発明は、セルベース方式
の半導体集積回路の設計方法として、設計対象とする回
路のセル間の結線を規定したネットリストに基づいて、
セルの配置及びセル間の配線を行う配置配線工程と、前
記配置配線工程による配置配線結果を基にして各配線の
配線遅延を解析し、駆動するセルの駆動能力を増強して
も配線遅延が所定値以下にならない配線に対応するネッ
トを分割対象ネットとして選択するネット選択工程と、
選択されたネットに接続された複数のセルから一部を分
割し、異なるセルから分割された部分を統合して新たな
セルを生成するとともに、新たなネットリストを生成す
るセル分割統合工程と、前記新たなネットリストに基づ
いて、前記新たなセルを配置し、当該セル配置に係り修
正が必要な配線を修正配線する追加配置配線工程とを備
えたものである。

【００１６】請求項２の発明によると、論理段数を増加
させることなく、配線で生じる信号の遅延を減少させ、
信号波形を改善することができる。また、分割により生
じたセルを統合するので、使用できるセルの種類が増
し、設計の自由度が大きくなってより適したレイアウト
が得られる。

【００１７】さらに、請求項３の発明では、請求項１又
は２に記載の半導体集積回路設計方法において、前記ネ
ット選択工程は、各セルについて、予め用意されたこれ
と同一機能のセルのうち駆動能力が最大のものが駆動し
たときに信号電圧の時間変化率が許容範囲内にある最長
の配線長を、限界配線長として設定し、各配線につい
て、その長さが当該配線を駆動するセルの限界配線長よ
りも長いとき、この配線に対応するネットを前記分割対
象ネットとして選択するものとする。

【００１８】請求項３の発明によると、配線を駆動する
セルに対して限界配線長が予め求められているので、遅
延や信号波形を十分に改善することができない配線に対
応した、分割の必要があるネットをすばやく選択するこ
とができる。

【００１９】また、請求項４の発明では、請求項１又は
２に記載の半導体集積回路設計方法において、前記追加
配置配線工程は、前記選択されたネットに対応する配線
が概略均等に分割されるように、前記新たなセルを配置
し、当該セル配置に係り修正が必要な配線を修正配線す
るものとする。

【００２０】請求項４の発明によると、分割数が同一の
場合で比較すると、分割された配線で生じる配線遅延を
ほぼ最小にすることができる。

【００２１】

【発明の実施の形態】まず、ネットの分割が遅延時間短
縮に有効であることを以下に説明する。

【００２２】図１（ａ）は、セル１１、セル１２及び配
線１３により構成される回路を示している。配線１３
は、一端がセル１１の出力端子に接続され、他端がセル
１２の入力端子に接続されている。配線１３の抵抗は
Ｒ、静電容量はＣである。ｋを定数として、配線１３で
生じる遅延時間ｔ１は、ｔ１＝ｋＲＣのように表すこと
ができる。

【００２３】ここで、図１（ａ）の配線１３に係るネッ
トをｎ個に分割する。すなわち、図１（ｂ）に示すよう
に、ｎ−１個のリピータ１４を挿入することにより配線
１３をｎ等分する。ｎ等分されたそれぞれの配線の抵抗
はＲ／ｎ、静電容量はＣ／ｎである。リピータ１４の内
部遅延をＤ_Rとすると、分割された配線１３とｎ−１個
のリピータ１４とで生じる遅延時間ｔ２は、 ｔ２＝（ｎ−１）・Ｄ_R＋ｎ・ｋ（Ｒ／ｎ）（Ｃ／ｎ） ＝（ｎ−１）Ｄ_R＋ｋＲＣ／ｎ である。

【００２４】図１（ｃ）は、配線１３の分割数ｎと遅延
時間ｔ２との関係を示したグラフである。リピータ１４
の内部遅延Ｄ_Rが小さければ、ある範囲の分割数ｎに対
しては、配線１３を分割した場合の遅延時間ｔ２が配線
１３を分割しない場合の遅延時間ｔ１よりも小さくな
る。

【００２５】次に、セルを分割することによってネット
を分割することが、遅延時間短縮に有効であることを説
明する。

【００２６】図２（ａ）は、図１（ａ）と同じ回路を示
している。セル１１は、セル１１ａと１１ｂとから構成
されており、セル１１ａの出力がセル１１ｂに入力され
ている。

【００２７】セル１１ａ及びセル１１ｂで生じる遅延時
間がともにＤであるとして、図２（ａ）の回路におい
て、セル１１及び配線１３で生じる遅延時間ｔ３は、ｔ
３＝２Ｄ＋ｋＲＣと表すことができる。

【００２８】ここで、配線１３で生じる遅延時間を短縮
するために、配線１３に係るネットを２分割するとす
る。ネットの分割をするには、図１（ｂ）に示したよう
にリピータを挿入する方法と、そのネットを入力ネット
又は出力ネットとするセルを分割する方法とがある。

【００２９】図２（ｂ）は、リピータを挿入することに
よってネットを分割した場合の回路図である。この回路
では、配線１３を配線１３ａ及び１３ｂに２等分するよ
うに、リピータ１４を配置している。セル１１、リピー
タ１４及び配線１３ａ，１３ｂで生じる遅延時間ｔ４
は、ｔ２を求める式を参照して、ｔ４＝２Ｄ＋Ｄ_R＋ｋ
ＲＣ／２である。

【００３０】一方、図２（ｃ）は、セルを分割すること
によってネットを分割した場合の回路図である。この回
路では、セル１１をセル１１ａとセル１１ｂとに分割
し、セル１１ａをセル１１に代えて配置し、配線１３を
配線１３ａ及び１３ｂに２等分するように、セル１１ｂ
を配置している。

【００３１】セル１１ａとセル１１ｂとの間の配線１３
ａの抵抗はＲ／２、静電容量はＣ／２であり、セル１１
ｂとセル１２との間の配線１３ｂについても同様であ
る。セル１１をセル１１ａとセル１１ｂとに分割した後
のセル１１ａ及びセル１１ｂの遅延時間がともにＤ'で
あるとすると、セル１１の分割後のセル１１ａ，１１ｂ
及び配線１３ａ，１３ｂで生じる遅延時間ｔ５は、 ｔ５＝２・Ｄ'＋２・ｋ（Ｒ／２）（Ｃ／２） ＝２Ｄ'＋ｋＲＣ／２ である。ただし、Ｄ'はＤにほぼ等しい。

【００３２】セル１１分割後の遅延時間ｔ５は、分割前
の遅延時間ｔ３よりもほぼ常に小さく、セル分割の効果
があることがわかる。

【００３３】また、セル１１分割後の遅延時間ｔ５と、
リピータ１４を挿入した場合の遅延時間ｔ４とを比較す
ると、遅延時間ｔ５の方がほぼリピータ１４の内部遅延
Ｄ_Rの分だけ遅延が小さく、セル分割を行った場合の方
がリピータを挿入するよりも遅延時間を短縮する効果が
大きいことがわかる。

【００３４】セルを２分割する場合について説明した
が、セルを３以上の部分に分割する場合も同様である。

【００３５】以上の説明を踏まえ、本発明の実施形態に
ついて説明する。図３は本発明の実施形態に係る半導体
集積回路設計方法の手順を説明するフローチャートであ
る。

【００３６】図３（ａ）において、回路合成工程Ｓ３１
では、目的とする回路のネットリストを生成する。回路
の合成は、米国シノプシス社の論理合成自動設計ツール
Ｄｅｓｉｇｎ Ｃｏｍｐｉｌｅｒで容易に実現できる。
ネットリストの形式としては、例えば、米国ケイデンス
デザイン社の論理検証自動設計ツールＶｅｒｉｌｏｇで
提唱されたフォーマットがある。

【００３７】配置配線工程Ｓ３２では、レイアウト領域
において、ネットリストに記述されたセルを配置し、セ
ル間の配線を行う。この処理は、例えば米国ＡＶＡＮＴ
Ｉ社のレイアウト自動設計ツールＡｐｏｌｌｏを用いて
容易に実現することができる。

【００３８】ネット選択工程Ｓ３３では、配置配線結果
を基にして各配線の配線遅延を解析し、駆動するセルの
駆動能力を増強しても配線遅延が所定値以下にならない
配線に対応するネットを分割対象ネットとして選択す
る。この工程は、レイアウト自動設計ツールＡｐｏｌｌ
ｏでのタイミング解析により、容易に行うことができ
る。ネットの選択は、回路シミュレーションにより求め
た配線遅延に基づいて、又は配線長に基づいて行う。

【００３９】配線遅延に基づいて分割対象ネットを選択
する場合には、次のように行う。配線遅延が所定値を越
える配線について、その配線を駆動するセルの駆動能力
を大きくし、シミュレーションにより配線遅延を再び求
める。配線遅延が所定値を越えるときには、同様のこと
を繰り返す。セルの駆動能力を最大にしても、すなわ
ち、その配線を駆動するセルを予め用意された同一機能
のセルのうち駆動能力が最大のものに変更しても、配線
遅延が所定値以下にならなければ、その配線に対応した
ネットを選択する。

【００４０】一方、配線長に基づいて分割対象ネットを
選択する場合には、限界配線長を予め求めておく必要が
ある。ここで、その方法について説明する。

【００４１】信号の立ち上がり時間を、信号の電圧が例
えば最終値の１０％に達してから９０％に達するまでの
時間と定義する。図４（ａ）は、信号の立ち上がり時間
がＷＤ１である信号の波形を示している。以下では、信
号の立ち上がり時間を用いて限界配線長を求める場合に
ついて説明するが、信号の立ち下がり時間を用いて限界
配線長を求めてもよい。

【００４２】セルとそのセルにより駆動される配線につ
いて、このような信号の立ち上がり時間を回路シミュレ
ータＳＰＩＣＥを用いて求めることができる。配線を駆
動するセルのトランジスタのサイズを大きくし、駆動能
力を大きくすることによって、その配線に接続された次
段のセルの入力端子における信号の立ち上がりをある程
度までは速くすることができる。

【００４３】図４（ｂ）は、立ち上がり時間が許容され
る最大値ＷＤのときの信号の波形を示している。信号の
立ち上がり時間がＷＤ以下のとき、信号波形、すなわち
信号電圧の時間に対する変化率は許容される範囲のもの
であると見なすこととする。

【００４４】予め用意されたセルのトランジスタの駆動
能力と、駆動される配線の配線長との種々の組み合わせ
について、次段のセルの入力容量を仮定して回路シミュ
レーションを行い、次段のセルの入力端子における信号
の遅延と信号の立ち上がり時間とを求める。そのシミュ
レーション結果から、次段のセルの入力端子における信
号の立ち上がり時間が許容される最大値ＷＤ以下になる
ようなセルのトランジスタの駆動能力と配線の配線長と
の組み合わせを予め求めておく。

【００４５】この求められた組み合わせのデータから、
各セルについて、予め用意された同一機能のセルのうち
駆動能力が最大のものが駆動することができる最長の配
線長である限界配線長を求めることができる。同一機能
のセルのうち駆動能力が最大のものとは、例えば、ＮＡ
ＮＤゲートの機能を持つセルについては、ＮＡＮＤゲー
トの機能を持つセルのうち駆動能力が最大のものを示
す。

【００４６】配線の長さが、以上のようにして求められ
たその配線を駆動するセルの限界配線長よりも長いとき
は、そのセルを駆動能力がより大きいセルに交換しても
その配線における信号電圧の時間に対する変化率は許容
される範囲にならないため、このような配線に対応した
ネットを分割対象ネットとして選択する。

【００４７】セル分割工程Ｓ３４では、ネット選択工程
Ｓ３３において選択されたネットに係るセルを分割する
ことにより、ネット分割を行う。

【００４８】配置配線工程Ｓ３２において、図５（ａ）
の回路について、図５（ｂ）に示すようなレイアウトが
生成されたとする。図５（ａ）の回路図におけるセル４
１，４２，４３，４４及びネット４５は、図５（ｂ）の
レイアウト図におけるセル５１，５２，５３，５４及び
配線５５にそれぞれ対応している。

【００４９】図５（ｂ）において、セル５２の出力端子
が配線５５の一端に接続されており、配線５５の他端は
セル５３の入力端子に接続されている。図５（ｃ）はセ
ル５３の入力端子における信号波形を示している。セル
５２に信号が入力されてからセル５３の入力端子に信号
が到達するまでの遅延時間をＤ＋Ｄ_Wとする。ここで、
Ｄはセル５２による遅延時間、Ｄ_Wは配線５５による遅
延時間である。

【００５０】セル５２は、単機能論理セルであるセル５
２ａと単機能論理セルであるセル５２ｂとから構成され
た複合論理セルである。セル５２の駆動トランジスタの
駆動能力を増大しても配線５５で生じる配線遅延が改善
できないものとして、配線５５に対応するネット４５が
ネット選択工程Ｓ３３において選択されたとする。

【００５１】このとき、セル分割工程Ｓ３４では、図５
（ｄ）に示す回路図のようにセル４２をセル４２ａと４
２ｂとに分割して、ネット４５を分割するように回路を
変更し、新たなネットリストを生成する。すなわち、セ
ル４２からセル４２ｂを分割して新たなセルとし、セル
４２ａとセル４２ｂとの間に新たなネット４５ｂを生成
する。セル４２ｂとセル４３との間はネット４５ａとす
る。

【００５２】図５（ｅ）は追加配置配線工程Ｓ３５で生
成された図５（ｄ）に示された回路のレイアウト図であ
る。図５（ｄ）の回路図におけるセル４２ａ，４２ｂ及
びネット４５ａ，４５ｂは図５（ｅ）のレイアウト図に
おけるセル５２ａ，５２ｂ及び配線５５ａ，５５ｂにそ
れぞれ対応している。

【００５３】追加配置配線工程Ｓ３５では、新たなネッ
トリストに基づいて、レイアウト上に、新たなセル５２
ｂを配置するとともに、このセル配置に関係し修正が必
要な配線５５ａ，５５ｂを修正配線する。このとき、セ
ル５２ｂは、図５（ｂ）のレイアウト図における配線５
５を２等分する位置、すなわち、図５（ｅ）のレイアウ
ト図における配線５５ａの長さと配線５５ｂの長さとを
等しくする位置に配置することが望ましい。配線５５ａ
及び配線５５ｂで生じる遅延の和を最小にすることがで
きるからである。また、セル５２ａでセル５２を置き換
える。

【００５４】図５（ｆ）は、図５（ｅ）のレイアウト図
において、セル５３の入力端子における信号波形を示し
ている。このときの配線５５ａ及び５５ｂによる遅延時
間Ｄ _W'は、遅延時間ｔ５を求める式を参照して、Ｄ_W'＝
ｋＲＣ／２である。Ｄ_W＝ｋＲＣであるから、Ｄ_W'＝Ｄ_W
／２であり、セル５２ａに信号が入力されてからセル５
３の入力端子に信号が到達するまでの遅延時間Ｄ＋Ｄ_W'
は、図５（ｂ）のレイアウト図における遅延時間Ｄ＋Ｄ
_Wよりも短縮される。また、信号の立ち上がりが速く、
信号波形も同時に改善されている。ここでは、セル５２
ａとセル５２ｂとによる遅延時間は、セル５２による遅
延時間Ｄに等しいとした。

【００５５】このように、セルを分割してネットを分割
するため、リピータを挿入する必要がなく、ほぼ確実に
配線遅延を低減することができる。

【００５６】なお、ネット５５を出力ネットとするセル
５２を分割する場合について説明したが、ネット５５を
入力ネットとするセル５３を分割することとしてもよ
い。

【００５７】以上では、複合論理セルであるセル５２を
分割する例について説明したが、ＡＮＤゲートのような
単機能論理セルを分割することもできる。図６（ａ）
は、ＡＮＤゲート６１、セル６２及びこれらを接続する
ネット６３を有する回路を示している。

【００５８】ＡＮＤゲートは、トランジスタ回路レベル
で考えると、ＮＡＮＤゲートとインバータとを組み合わ
せたものである。そこで、図６（ｂ）に示すように、Ａ
ＮＤゲート６１をＮＡＮＤゲート６１ａとインバータ６
１ｂとに分割し、ネット６３をネット６３ａ及び６３ｂ
に分割する。ネット６３に対応した配線をほぼ２等分す
るようにインバータ６１ｂを配置することで、複合論理
セルを分割する場合と同様に配線遅延を低減することが
できる。同様にして、ＯＲゲートをＮＯＲゲートとイン
バータとに分割することもできる。

【００５９】また、図３（ｂ）のフローチャートに示す
ように、セル分割工程Ｓ３４をセル分割統合工程Ｓ３４
ａで置き換えることもできる。この工程は、分割されて
生じた複数のセルを統合して、新たなセルを生成する工
程である。図７（ａ）は、セル７１、７２及びこれらを
接続するネット７３を有する回路を示している。セル７
１はセル７１ａ及び７１ｂで構成された複合論理セル、
セル７２はセル７２ａ及び７２ｂで構成された複合論理
セルである。

【００６０】分割統合工程Ｓ３４ａでは、ネット７３を
分割する場合において、セル７１からセル７１ｂを分割
するとともに、セル７２からセル７２ａを分割する。さ
らに、セル７１ｂとセル７２ａとを統合して新たなセル
７４を生成する。ネット７３はネット７３ａ及び７３ｂ
に分割される。

【００６１】追加配置配線工程Ｓ３５においては、ネッ
ト７３に対応した配線をほぼ２等分する位置にセル７４
を配置する。このように、ネットを分割するためにリピ
ータを挿入する必要がないので、ほぼ確実に配線遅延を
低減することができる。

【００６２】なお、選択されたネットを入力ネット又は
出力ネットとするセルを２つに分割する場合について説
明したが、セルを３つ以上に分割して新たなセルを複数
生成してもよい。

【００６３】また、追加配置配線工程Ｓ３５において
は、配線で生じる遅延をできるだけ小さくするために、
選択されたネットに対応する配線を概略均等に分割する
ように、分割や統合によって生じた新たなセルを配置す
るとともに、このセル配置に関係し修正が必要な配線を
修正配線することが望ましい。

【００６４】

【発明の効果】セルの駆動能力を増大しても、信号波形
を改善することができない配線に対応するネットについ
て、リピータを挿入することなくネット分割を行うの
で、配線遅延をほぼ確実に低減するとともに、信号波形
を改善することができる。

【００６５】このため、セルにおける消費電力を抑える
ことができ、タイミング解析を精度よく行うこともでき
る。

【図面の簡単な説明】

【図１】リピータ挿入によるネット分割を説明する説明
図である。

【図２】セル分割によるネット分割を説明する説明図で
ある。

【図３】本発明の実施形態に係る半導体集積回路設計方
法のフローチャートである。

【図４】ある配線に許容される立ち上がり時間を説明す
る説明図である。

【図５】セル分割による回路及びレイアウトの変更、並
びに配線の終端における信号波形を示す説明図である。

【図６】ＡＮＤゲートの分割を説明する回路図である。

【図７】セルの分割統合を説明する回路図である。

【図８】従来の配線遅延の改善方法を説明する説明図で
ある。

【符号の説明】

１１，１１ａ，１１ｂ，１２ セル １３，１３ａ，１３ｂ 配線 １４ リピータ Ｓ３１ 回路合成工程 Ｓ３２ 配置配線工程 Ｓ３３ ネット選択工程 Ｓ３４ セル分割工程 Ｓ３４ａ セル分割統合工程 Ｓ３５ 追加配置配線工程 ４１，４２，４２ａ，４２ｂ，４３，４４ セル ４５，４５ａ，４５ｂ ネット ５１，５２，５２ａ，５２ｂ，５３，５４ セル ５５，５５ａ，５５ｂ 配線 ６１ ＡＮＤゲート ６１ａ ＮＡＮＤゲート ６１ｂ インバータ ６２ セル ６３，６３ａ，６３ｂ ネット ７１，７１ａ，７１ｂ，７２，７２ａ，７２ｂ，７４
セル ７３，７３ａ，７３ｂ ネット ８１，８２，８４ セル ８３ 配線 ８５ リピータ

フロントページの続き (72)発明者 石橋 典子 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B046 AA08 BA04 5F064 DD03 EE03 EE08 EE47 HH06

Claims (4)

【特許請求の範囲】
1. 【請求項１】 セルベース方式の半導体集積回路設計方
   法であって、 設計対象とする回路のセル間の結線を規定したネットリ
   ストに基づいて、セルの配置及びセル間の配線を行う配
   置配線工程と、 前記配置配線工程による配置配線結果を基にして各配線
   の配線遅延を解析し、 駆動するセルの駆動能力を増強しても配線遅延が所定値
   以下にならない配線に対応するネットを分割対象ネット
   として選択するネット選択工程と、 選択されたネットに接続されたセルから一部を分割して
   新たなセルを生成し、新たなネットリストを生成するセ
   ル分割工程と、 前記新たなネットリストに基づいて、前記新たなセルを
   配置し、当該セル配置に係り修正が必要な配線を修正配
   線する追加配置配線工程とを備えた半導体集積回路設計
   方法。
2. 【請求項２】 セルベース方式の半導体集積回路設計方
   法であって、 設計対象とする回路のセル間の結線を規定したネットリ
   ストに基づいて、セルの配置及びセル間の配線を行う配
   置配線工程と、 前記配置配線工程による配置配線結果を基にして各配線
   の配線遅延を解析し、駆動するセルの駆動能力を増強し
   ても配線遅延が所定値以下にならない配線に対応するネ
   ットを分割対象ネットとして選択するネット選択工程
   と、 選択されたネットに接続された複数のセルから一部を分
   割し、異なるセルから分割された部分を統合して新たな
   セルを生成するとともに、新たなネットリストを生成す
   るセル分割統合工程と、 前記新たなネットリストに基づいて、前記新たなセルを
   配置し、当該セル配置に係り修正が必要な配線を修正配
   線する追加配置配線工程とを備えた半導体集積回路設計
   方法。
3. 【請求項３】 請求項１又は２に記載の半導体集積回路
   設計方法において、 前記ネット選択工程は、 各セルについて、予め用意されたこれと同一機能のセル
   のうち駆動能力が最大のものが駆動したときに信号電圧
   の時間変化率が許容範囲内にある最長の配線長を、限界
   配線長として設定し、 各配線について、その長さが当該配線を駆動するセルの
   限界配線長よりも長いとき、この配線に対応するネット
   を前記分割対象ネットとして選択するものであることを
   特徴とする半導体集積回路設計方法。
4. 【請求項４】 請求項１又は２に記載の半導体集積回路
   設計方法において、 前記追加配置配線工程は、 前記選択されたネットに対応する配線が概略均等に分割
   されるように、前記新たなセルを配置し、当該セル配置
   に係り修正が必要な配線を修正配線するものであること
   を特徴とする半導体集積回路設計方法。