JPH10326303A - クロック分配方式 - Google Patents

Abstract

(57)【要約】 【課題】回路内の、多数のフリップフロップのクロック
が小さなスキュー時間の間に集中して変化することに起
因する、電源ノイズ及びエレクトロマイグレーションを
低減する。 【解決手段】クロックツリー形成において、遅延解析を
行い、フリップフロップ毎に、入力側と出力側の両方の
制約時間に対する余裕を求め、クロックに遅延を挿入す
ることによっても、この両制約が満たされるフリップフ
ロップから、適用フリップフロップを選定し、クロック
に対し遅延挿入し、他のクロック変化と差をつけ、クロ
ックの変化の集中を回避するクロック分配方式。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩの遅延解析
及びレイアウト技術に関し、特に、ＬＳＩのクロック信
号分配部分に関する配置配線方式において、電源ノイズ
やエレクトロマイグレーションを低減するための技術に
関する。

【０００２】

【従来の技術】従来、ＣＭＯＳ系のＬＳＩにおいて、回
路内の変化が時間的に場所的に集中することにより、電
源やグランドの電位が変化する電源ノイズや、電流密度
の増大に伴うエレクトロマイグレーション問題を低減す
る手法としては、電源の供給源やグランド配線を増やし
たり、これら電源やグランドに関する配線幅を広げたり
することにより解決してきた。

【０００３】最近では、クロックスキューを減じるため
の技術である、クロックツリー合成方式が広く採用され
るに至っている。しかしながら、これら技術は、回路内
のフリップフロップのクロックの変化の差を縮める技術
であるため、基本的に変化を集中させる方向となり、電
源ノイズ問題やエレクトロマイグレーション問題をより
一層深刻にしている。

【０００４】これらクロックツリー合成方式を遅延最適
化のために応用する手法として、例えば特開平５−１９
７７８０号公報には、クロック配線方式において、クロ
ックサイクルをワーストケースパスの遅延時間よりも短
くし、且つ回路の動作速度を高速化することを可能とし
たクロック配線方式が提案されており、クロックスキュ
ーを考慮した遅延計算手法として、例えば特開平４−２
７４５６７号公報には、一相同期式論理回路において最
大伝搬遅延時間または最小伝搬遅延時間に基づいてクロ
ックスキューを考慮した正確な遅延余裕度を研鑽する遅
延計算方式が提案されている。しかしながら、これらは
電源ノイズやエレクトロマイグレーションを低減する手
法にはなっていない。

【０００５】さらに、最近では、ゲーテドクロック手法
により、動作不要な部分のクロックを一時的に停止する
技術が登場している。

【０００６】

【発明が解決しようとする課題】従来の電源ノイズやエ
レクトロマイグレーションの軽減手法は、電源の供給源
やグランドの配線を増加させたり、これら電源やグラン
ドの配線幅を広げる等であったが、これら手法は、これ
ら配線のために広げる領域を確保したり、外部の供給源
となる端子数を増加させる必要があり、ＬＳＩのチップ
面積増大や端子数が増大するという問題があった。

【０００７】また、配線幅を場所によって広げるには、
レイアウトにおける配線処理の負荷が重くなる、という
問題があった。

【０００８】またクロックスキューを調整することによ
り、遅延最適化を行う上記特開平５−１９７７８０号公
報に記載の方式では、結果的に、電源ノイズやエレクト
ロマイグレーションを軽減することになる場合もある
が、特に、これらを積極的に低減するためのする技術が
開示されていない。

【０００９】またゲーテドクロック手法に関しては、全
体の消費電力を下げるための技術としては有効である。
しかしながら、電源ノイズやエレクトロマイグレーショ
ンの問題は局所的な電流の問題であり、これらをゲーテ
ドクロックで対処するためには、ごく小さい部分単位に
クロックを制御する必要があり、クロックを止めるため
のゲート面積の増大や全体のスキューの増大の問題があ
り、さらにその制御が複雑になるという問題があり、実
用的ではないという問題があった。

【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、回路内の、多数
のフリップフロップのクロックが小さなスキュー時間の
間に集中して変化することに起因する、電源ノイズ及び
エレクトロマイグレーションを低減する、クロック分配
方式を提供することにある。

【００１１】

【課題を解決するための手段】前記目的を達成するた
め、本発明のクロック分配方式は、ＬＳＩのクロック分
配方式において、フリップフロップへの入力経路とフリ
ップフロップからの出力経路に関する遅延解析手段と、
フリップフロップへの入力経路の最小遅延が、クロック
分配におけるクロックスキューを加えた最小遅延制約よ
りも大きいことを満たしているか否かの制約検証を行
い、かつ、該フリップフロップからの出力経路に関し、
直接到達可能な全てのフリップフロップ及び外部出力端
子について、それらへの最大遅延時間が、クロック分配
におけるクロックスキューを減じた最大遅延制約よりも
すべて小さいことを満たしているか否かの制約検証を行
う遅延制約解析手段と、これら全ての制約時間に対する
遅延時間の差である余裕度を求める余裕度解析手段と、
前記余裕度の絶対値の最小値よりも小さい遅延をもつ素
子もしくは配線の、クロック経路へ挿入する該フリップ
フロップを決定する手段と、前記決定されたフリップフ
ロップのクロック経路に前記余裕度の絶対値の最小値よ
りも小さい遅延をもつ素子もしくは配線を挿入する手段
と、を備え、他のクロックの変化タイミングとずらす、
ようにしたことを特徴とする。

【００１２】また、本発明は、ＬＳＩのクロック分配方
式において、フリップフロップへの入力経路とフリップ
フロップからの出力経路に関する遅延解析手段と、フリ
ップフロップへの入力経路の最大遅延が、クロック分配
におけるクロックスキューを減じた最大遅延制約よりも
小さいことを満たしているか否かの制約検証を行い、か
つ、当該フリップフロップからの出力経路に関し、直接
到達可能な全てのフリップフロップ及び外部出力端子に
ついて、それらへの最小遅延時間が、クロック分配にお
けるクロックスキューを加えた最小遅延制約よりもすべ
て大きいことを満たしているか否かの制約検証を行う遅
延制約解析手段と、それら全ての制約時間に対する遅延
時間の差である余裕度を求める手段と、前記余裕度の絶
対値の最小値よりも小さい遅延をもつ素子あるいは配線
を削除する該フリップフロップを決定する手段と、前記
余裕度の絶対値の最小値よりも小さい遅延をもつ素子あ
るいは配線を削除する該フリップフロップクロック経路
から削除する手段と、を備え、他のクロックの変化タイ
ミングとずらす、ようにしたことを特徴とする。

【００１３】［発明の概要］本発明の概要について以下
に説明する。本発明は、通常のクロック配線を行った場
合のクロックスキューに基づいて遅延解析を行い、フリ
ップフロップに於いて、そのフリップフロップに課せら
れた、入力側及び出力側の最大制約と最小制約を同時に
満たす範囲を求め、その制限を満たす範囲で、余裕のあ
るフリップフロップのクロックに遅延を付加、あるいは
クロックの遅延を削除することにより、他のクロックと
変化時間をずらす機能を有する。

【００１４】

【発明の実施の形態】本発明の実施の形態について図面
を参照し、以下に説明する。 図１は、本発明の実施の
形態の処理フローを示す図である。図１を参照すると、
本発明の実施の形態においては、まず、遅延解析処理１
０２を行う。ここでは、外部端子及びフリップフロップ
の間の遅延の解析を行い、各フリップフロップ及び外部
出力端子に対し、そのフリップフロップへの経路の最小
到達時間と最大到達時間を求める。クロックスキューに
関しては、そのばらつき範囲を加味して、（ａ）そのク
ロック分配経路自体の遅延値を最悪遅延の中に考慮する
か、あるいは、（ｂ）フリップフロップ間の遅延解析に
おいて、そのばらつき値のみを、マージンとして扱う
か、のどちらかにより考慮する。

【００１５】次に、遅延制約解析処理１０３を行う。こ
こでは、あらかじめ外部端子とフリップフロップに設定
された、到達時間に対するの最大遅延の制約と最小遅延
の制約をもとに、入力側のフリップフロップに遡り、各
遅延計算単位となるブロック毎に、当該ブロックまでの
地点における、最大遅延制約と最小遅延制約を求めてゆ
く。

【００１６】当該ブロックが複数の信号伝播経路上にあ
る場合は、最悪となる値をとる。これをフリップフロッ
プあるいは外部入力に到達するまで、繰り返し行い、フ
リップフロップの出力端子に対する要求時間を求める。

【００１７】次に、余裕度の解析１０４を行う。ここで
は、到達時間と要求時間の差を求める。最大遅延制約に
関しては、要求時間に対し、到達時間が小さい場合に
は、その値の差だけ、遅延が増加しても良いことを示し
ている。

【００１８】最小遅延制約に対しては、到達時間が要求
時間よりも大きいとき、その差の分、遅延が減少しても
良いことを示している。

【００１９】次に、他のフリップフロップに対して、ク
ロックの遅延を増加させるフリップフロップを決定する
処理１０５を行う。あるフリップフロップのクロックの
遅延を増加させた場合、まず、当該フリップフロップか
ら出力する経路への遅延が増加する。つまり、当該フリ
ップフロップの出力に対する最大遅延制約が厳しくな
る。また、同時に、当該フリップフロップに至る経路へ
の遅延制約が増加する。つまり、当該フリップフロップ
の入力に対する最小遅延制約が厳しくなる。

【００２０】よって、この処理１０５では、フリップフ
ロップの中で、そのクロックに増加させる遅延値の分以
上に出力に対する最大遅延制約に対して余裕があり、な
おかつ、クロックに増加させる遅延分以上に入力に対す
る最小遅延制約に対し余裕があるものを求め、その中か
ら、クロックに実際に遅延を挿入するフリップフロップ
を決定する。

【００２１】次に、クロック遅延挿入が決定されたフリ
ップフロップに対し、実際にクロックに遅延を挿入する
処理１０６を行う。なお、上記各処理は、コンピュータ
で実行されるプログラムにより実現することができる。

【００２２】図２は、本発明の第２の実施の形態の処理
フローを示す図である。ここでは、通常のクロックツリ
ー形成に、ばらつき分の遅延以外にベースとなる遅延が
バッファ等によりついており、これを削除することによ
り、クロックの遅延が削減可能なクロックツリー形成の
場合を想定している。

【００２３】まず、図１を参照して説明した前記実施の
形態の処理と同様に、遅延解析処理２０２、さらに遅延
制約解析処理２０３を行い、続いて、余裕度の解析２０
４を行う。

【００２４】次に、他のフリップフロップに対し、遅延
を減少させるフリップフロップを決定する処理２０５を
行う。あるフリップフロップのクロックの遅延を減少さ
せた場合、まず、当該フリップフロップから出力する経
路への遅延が減少する。つまり、当該フリップフロップ
の出力に対する最大遅延制約が厳しくなる。

【００２５】また、同時に、当該フリップフロップに至
る経路への遅延制約が減少する。つまり、当該フリップ
フロップの入力に対する最小遅延制約が厳しくなる。よ
って、この処理２０５では、フリップフロップの中で、
そのクロックから減少させる遅延値の分以上に出力に対
する最小遅延制約に対し余裕があり、なおかつ、クロッ
クから減少させる遅延分以上に入力に対する最大遅延制
約に対し余裕があるものを求め、その中からクロックに
実際に遅延を削除するフリップフロップを決定する。

【００２６】次に、クロック遅延削減が決定されたフリ
ップフロップに対し、実際にクロックに遅延を削除する
処理２０６を行う。

【００２７】

【実施例】以下では、上記した本発明の実施の形態につ
いてさらに具体的な回路に即して説明すべく、本発明の
実施例について詳細に説明する。

【００２８】図３は、本発明が適用される回路構成の一
実施例を説明するための図である。図３において、３０
１−３０４は外部入力端子であり、特に、３０４は外部
クロック端子である。３０５−３０７及び３２７−３２
９はバッファである。３０８と３０９はクロックツリー
を形成するバッファである。特に、クロックツリーを形
成するバッファの段数に制限はないが、ここでは仮に、
２段でクロックツリーを形成するものとした。３１０−
３１２、３１７−３１９、３２４−３２６はフリップフ
ロップであり、３１３、３１４、３２０、３２１はイン
バータであり、３１５、３１６、３２２はＡＮＤゲート
であり、３２３はＮＡＮＤゲートである。

【００２９】ここでは、説明の簡単化のために、配線遅
延は、各ゲートの遅延に含まれるものとして扱い、
“０”から“１”への変化（立ち上がり）と、“１”か
ら“０”への変化（立ち下がり）の遅延時間の差は無視
する。

【００３０】各ブロックの遅延は、バッファが最小遅延
４ｎｓ最大遅延８ｎｓ、インバータが最小遅延３ｎｓ最
大遅延５ｎｓ、ＮＡＮＤゲートが最小遅延５ｎｓ最大遅
延１０ｎｓ、ＡＮＤゲートが最小遅延８ｎｓ最大遅延１
５ｎｓ、とする。

【００３１】通常部分に対するクロックツリーは、レイ
アウト時に、４ｎｓに対し、−２ｎｓから＋２ｎｓの範
囲のばらつきに抑えられるものとする。遅延値で表現す
れば、通常のクロックツリー形成部のクロック遅延は、
２ｎｓから６ｎｓの範囲となる。さらに、フリップフロ
ップの内部遅延に関しては、クロック入力から出力への
経路に対し、最小遅延５ｎｓ最大遅延１０ｎｓとし、セ
ットアップ時間は２ｎｓ、またホールド時間は２ｎｓと
する。

【００３２】表１は、遅延解析、要求時間解析を行う場
合の初期値を示している。一番左の列は、ブロック名
（図３参照）を示しており、フリップフロップ以外はそ
のブロック名の出力部分の値を示している。フリップフ
ロップに関しては、その入力と出力を区別して表現して
いる。空白部は、遅延解析、要求時間解析及び余裕度解
析が行われることにより求められる部分を示している。
また、「−」は求める意味がない部分を示している。こ
こで、単位はｎｓとする。

【００３３】解析の初期値としては、まず、外部入力端
子に対し到達時間、つまり変化時間と、外部出力端子に
対し要求時間すなわち制約時間と、クロック周期が与え
られる。ここでは、これらの値は、最大値及び最小値と
も、外部クロック入力端子が到達時間０ｎｓであり、そ
の他の外部入力端子は到達時間２５ｎｓとする。外部出
力端子に対しては、最大要求時間が２５ｎｓ、最小要求
時間が０ｎｓとする。つまり、外部端子に対しては、０
ｎｓ以上２５ｎｓ以下の到達時間となるように回路が構
成されていなければならないことを示している。クロッ
クの周期は仮に５０ｎｓとする。

【００３４】次に、フリップフロップに対し、遅延解析
の始点となるフリップフロップの出力に対して到達時間
を設定し、制約解析の始点となるフリップフロップの入
力に対し要求時間を設定する。ここでは、クロックのス
キューに関しては、遅延値として考慮することとする。
すなわち、ブロック３０９の出力への到達時間は２ｎｓ
から６ｎｓとなる（表１参照）。

【００３５】これらクロックの遅延時間とフリップフロ
ップのクロックから出力への遅延から、フリップフロッ
プの出力の到達時間を求める。ここでは、最大到達時間
を１６ｎｓ、最小到達時間を７ｎｓとする。またクロッ
ク遅延とセットアップ及びホールド時間から、各フリッ
プフロップの入力での要求時間を求める。ここでは、最
大要求時間を５０ｎｓ、最小要求時間を８ｎｓとする。

【００３６】表２は、表１の初期値に基づき、到達時間
と要求時間と余裕度を求めた結果を示している。

【００３７】遅延解析及び要求時間の求め方には種々の
方法があるが、ここでは、遅延解析においては、始点か
ら、つまり外部入力端子及びフリップフロップの出力か
ら解析を進め、各ブロック毎に、その出力毎に、当該ブ
ロックの全ての入力からの遅延のうち、最悪のもののみ
伝播してゆく手法をとるものとする。最大遅延解析にお
いては、最大のもの、最小遅延解析においては最小のも
のを選択する。

【００３８】例として、全体処理の中から、図３のフリ
ップフロップ３１８のＤ入力に至る経路の最大遅延解析
処理を切り出して説明をする。

【００３９】インバータ３１４とＡＮＤゲート３１５が
まず解析されるが、インバータ３１４の出力はフリップ
フロップ３１１からの経路のみであるため、フリップフ
ロップ３１１の最大到達時間に、インバータ３１４の最
大遅延５ｎｓを足して、２１ｎｓとなり、ＡＮＤゲート
３１５に対しては、フリップフロップ３１０と３１２か
らの両方の経路があるが、ともに同じ遅延であるため選
択上の問題はなく、ＡＮＤゲート３１５の出力の最大到
達時間は、フリップフロップ３１０または３１２の最大
遅延時間と３１５の最大遅延を足して、３１ｎｓとな
る。

【００４０】次にＡＮＤゲート３１６での解析において
は選択が生じる。インバータ３１４から到達する経路に
おいては、ＡＮＤゲート３１６の出力に対し３６ｎｓと
なり、ＡＮＤゲート３１５からの経路に対しては４６ｎ
ｓとなり、最大遅延解析時には大きな方の値を最悪値と
してとり、ＡＮＤゲート３１６の出力に対する最大到達
時間は４６ｎｓとなる。

【００４１】ここでは、配線による遅延はブロックの遅
延に含むと考えているため、ＡＮＤゲート３１６とフリ
ップフロップ３１８のＤ入力の間には遅延はないものと
して、フリップフロップ３１８への最大到達時間４６ｎ
ｓが求められる。以下同様に解析し、到達時間を得る。

【００４２】次に、要求時間の解析処理の例として、フ
リップフロップ３１２のＱ出力への最大遅延制約に対す
る要求時間、つまり最大要求時間を全体の処理の中から
切り出して説明する。

【００４３】まず、ＡＮＤゲート３１６の要求時間は、
ここでは配線遅延をブロック遅延と別には定義していな
いため、フリップフロップ３１８のＤ入力の要求時間と
同じで５０ｎｓとなる。

【００４４】次に、ＡＮＤゲート３１６の入力であるイ
ンバータ３１４とＡＮＤゲート３１５に至るが、インバ
ータ３１４に対しては、出力は１つであるため、単に、
ＡＮＤゲート３１６の出力の最大要求時間からＡＮＤゲ
ート３１６のもつ最大遅延１５ｎｓを減じて、３５ｎｓ
が、インバータ３１４の出力に対する要求時間となる。

【００４５】一方、ＡＮＤゲート３１５に対してはその
出力が、ＡＮＤゲート３１６とフリップフロップ３１９
の２箇所につながっているため、両者の最悪値をとる。

【００４６】この時、ＡＮＤゲート３１６からの要求時
間は３５ｎｓ、フリップフロップ３１９からの要求時間
は５０ｎｓであるため、最大遅延制約として厳しい方の
３５ｎｓをとる。

【００４７】次に、ＡＮＤゲート３１５の最大遅延分を
減じて、フリップフロップ３１２のＱ出力の要求時間２
０ｎｓが求められる。その他に対しても、同様に要求時
間が求められる。

【００４８】次に余裕度を求めるが、ここでは、最大の
要求時間に対する余裕度は、最大要求時間から最大到達
時間を差し引いた値と定義し、最小の要求時間に対する
余裕度は、最小到達時間から最小の要求時間を差し引い
た値と定義する。

【００４９】つまり、ここでは、各ブロックの最大余裕
度は、当該ブロックの最大到達時間がその余裕度分の時
間増加したとしても制約を満たし、各ブロックの最小余
裕度は、そのブロックの最小到達時間がその余裕度分減
ったとしても制約を満たすことを表している。余裕度
は、各ブロックに対し、到達時間と要求時間の差からた
だちに求められる。

【００５０】次に、クロックに遅延を挿入してクロック
変化時間を分散させる場合には、クロックに遅延を挿入
するフリップフロップを決定する。ここでは、クロック
に挿入する遅延ブロックとして、５ｎｓのもののみが用
意されているものとする。この場合、フリップフロップ
のクロックにこの遅延を挿入した場合、当該フリップフ
ロップに対しては、出力の遅延時間が５ｎｓ増加し、入
力の要求時間が５ｎｓ増加する。このため余裕度として
は、出力の最大余裕度が５ｎｓ減少し、入力の最小余裕
度が５ｎｓ減少することを考慮する必要がある。その他
の余裕に関しては、クロックに遅延を挿入する前は全て
制約が満たされているとすれば、余裕が増大する方向で
あるため、考慮する必要はない。

【００５１】つまり、クロックの遅延を増加させること
が可能なフリップフロップは、少なくとも、出力に対し
最大余裕度が５ｎｓ以上あり、入力に対し最小余裕度が
５ｎｓ以上なければならない。この場合、図３におい
て、３１２、３２４、３２５、３２６は出力の最大余裕
度が不足しており、３１７は入力の最小余裕度が不足し
ている。よって、全フリップフロップのうち、この条件
を満たすフリップフロップは、３１０、３１１、３１
８、３１９の４つである。

【００５２】よって、最大を、この４つとして、この４
つの中から、クロックに遅延を挿入するフリップフロッ
プを選択することになる。選択法の例としては、可能な
すべてのクロックに遅延を挿入する方法、ランダムにい
くつかを選ぶ方法等がある。最終的に、決定されたフリ
ップフロップのクロックに遅延を挿入して終了する。

【００５３】また、これとは逆に、クロックから遅延を
削除して、クロックの変化時間を分散させる場合には、
以下のように処理を行う。ここで、通常のクロック分配
に使用されている分配方式は、一部を削除することがで
きるようになっているものとし、その削除可能な遅延は
３ｎｓのみであるとする。

【００５４】この場合、フリップフロップのクロックか
らこの遅延を削除した場合、当該フリップフロップに対
しては、出力の遅延時間が３ｎｓ減少し、入力の要求時
間が３ｎｓ減少する。このため余裕度としては、出力の
最小余裕度が３ｎｓ減少し、入力の最大余裕度が３ｎｓ
減少することを考慮する必要がある。その他の余裕に関
しては、クロックの遅延を削除する前は全ての制約が満
たされているとすれば、余裕が増大する方向であるた
め、考慮する必要はない。つまり、クロックの遅延を削
除することが可能なフリップフロップは、少なくとも、
出力に対し最小余裕度が３ｎｓ以上あり、入力に対し最
大余裕度が３ｎｓ以上なければならない。この場合、３
１０と３１７は出力の最小余裕度が不足している。

【００５５】よって、全フリップフロップのうち、この
条件を満たすフリップフロップは、３１１、３１２、３
１８、３１９、３２４、３２５、３２６の７つである。
よって、最大をこの７つとして、この７つの中から、ク
ロックから遅延を削除するフリップフロップを選択する
ことになる。

【００５６】選択法の例としては、可能なすべてのクロ
ックに遅延を挿入する方法、ランダムにいくつかを選ぶ
方法等がある。最終的に、決定されたフリップフロップ
のクロックから遅延を削除して終了する。

【００５７】図４は、図３に示した回路に対し、表２に
示すような遅延解析を行った結果から、５ｎｓのクロッ
ク遅延が挿入可能なすべてのフリップフロップに遅延を
挿入した一実施例を説明するための図である。

【００５８】図４において、４０１から４３２までは、
それぞれ順に３０１から３３２に対応している。遅延が
挿入可能なフリップフロップは、３１０、３１１、３１
８、３１９であるため、図４では、それぞれ、４１０、
４１１、４１８、４１９に対応している。ここで、４３
３、４３４、４３５、４３６は、遅延を増加させるため
に挿入されたバッファであり、ここではフリップフロッ
プ毎にバッファを挿入した例である。

【００５９】図５も、図３に示した回路に対し、表２に
示すような遅延解析を行った結果から、５ｎｓのクロッ
ク遅延が挿入可能なすべてのフリップフロップに遅延を
挿入した一実施例を説明するための図である。ここで、
５０１から５３２までは、それぞれ順に５０１から５３
２に対応している。遅延が挿入可能なブロックは、３１
０、３１１、３１８、３１９であるため、図５では、そ
れぞれ５１０、５１１、５１８、５１９に対応してい
る。ここで、５３３は遅延を増加させるために挿入され
たバッファであり、５３４と５３５はクロックツリーを
構成するバッファであり、５０８と５０９と同じ遅延と
ばらつきをもっとクロックツリーを形成するものであ
る。

【００６０】図６は、図３に示した回路に対し、表２に
示すような遅延解析を行った結果から、３ｎｓのクロッ
ク遅延が削除可能なフリップフロップを求め、このクロ
ック遅延削除可能なフリップフロップの中から、ブロッ
クに振られた番号に対して、１つおきに適正フリップフ
ロップを選択した一実施例を説明するための図である。

【００６１】３ｎｓの遅延が削除可能なフリップフロッ
プは、３１１、３１２、３１８、３１９、３２４、３２
５、３２６の７つであるが、この中から、３１２、３１
９、３２５を選択して適用した例である。

【００６２】図６ではこの適用フリップフロップは、６
１２、６１９、６２５に対応する。この例では、６３３
は、６０８と６０９から形成されるクロックツリーと同
様にクロックツリー形成が可能であるが、そのベース遅
延が最大で３ｎｓ削除小さくなる場合を想定している。

【００６３】図７も、図３に示した回路に対し、表２に
示すような遅延解析を行った結果から、３ｎｓのクロッ
ク遅延が削除可能なフリップフロップを求め、このクロ
ック遅延削除可能なフリップフロップの中から、ブロッ
クにふられた番号に対し、１つおきに適用フリップフロ
ップを選択した例である。ここで、３１２、３１９、３
２５を選択して適用した例であるが、図７では、この適
用フリップフロップは、７１２、７１９、７２５に対応
する。

【００６４】この例では、７０８と７０９から形成され
るクロックツリーは、７０８の直後からクロックツリー
を形成することにより、７０８と７０９で構成されたク
ロックツリーに対し、そのベース遅延が最大で３ｎｓ削
除小さくなる場合を想定している。

【００６５】

【表１】

【００６６】

【表２】

【００６７】

【発明の効果】以上説明したように、本発明によれば、
回路内の、多数のフリップフロップのクロックが小さな
スキュー時間の間に集中して変化することに起因する、
電源ノイズ及びエレクトロマイグレーションを低減す
る、クロック分配方式を実現することができる。

【００６８】その理由は、本発明のクロック合成方式に
おいては、通常のクロック配線を行った場合のクロック
スキューに基づいて遅延解析を行い、フリップフロップ
において、当該フリップフロップに課せられた、入力側
及び出力側の最大制約と最小制約を同時に満たす範囲を
求め、その制限を満たす範囲で、余裕のあるフリップフ
ロップのクロックに、遅延を付加、あるいはクロックの
遅延を削除することにより、他のクロックと変化時間を
ずらすようにした、ことによる。

【図面の簡単な説明】

【図１】本発明の一実施例の処理フローを示す図であ
る。

【図２】本発明の別の実施例の処理フローを示す図であ
る。

【図３】本発明の実施例が適用説される回路構成の一例
（その１）を示す図である。

【図４】本発明の実施例が適用される回路構成の一例
（その２）を示す図である。

【図５】本発明の実施例が適用される回路構成の一例
（その３）を示す図である。

【図６】本発明の実施例が適用される回路構成の一例
（その４）を示す図である。

【図７】本発明の実施例が適用説明される回路構成の一
例を示す図である。 １０１ 処理の開始 １０２ 遅延解析処理 １０３ 遅延制約解析処理 １０４ 余裕度解析処理 １０５ クロック遅延挿入フリップフロップ決定処理 １０６ クロック遅延挿入処理 １０７ 処理の終了 ２０１ 処理の開始 ２０２ 遅延解析処理 ２０３ 遅延制約解析処理 ２０４ 余裕度解析処理 ２０５ クロック遅延削除フリップフロップ決定処理 ２０６ クロック遅延削除処理 ２０７ 処理の終了 ３０１−３０４ 入力端子 ３０５−３０７、３２７−３２９ バッファ ３０８、３０９ クロックツリー形成バッファ ３１０−３１２、３１７−３１９、３２４−３２６ フ
リップフロップ ３１３、３１４、３２０、３２１ インバーター ３１５、３１６、３２２ ＡＮＤゲート ３２３ ＮＡＮＤゲート ３３０−３３２ 出力端子 ４０１−４０４ 入力端子 ４０５−４０７、４２７−４２９ バッファ ４０８、４０９ クロックツリー形成バッファ ４１０−４１２、４１７−４１９、４２４−４２６ フ
リップフロップ ４１３、４１４、４２０、４２４ インバーター ４１５、４１６、４２２ ＡＮＤゲート ４２３ ＮＡＮＤゲート ４３０−４３２ 出力端子 ４３３−４３６ 遅延調整用バッファ ５０１−５０４ 入力端子 ５０５−５０７、５２７−５２９ バッファ ５０８、５０９ クロックツリー形成バッファ ５１０−５１２、５１７−５１９、５２４−５２６ フ
リップフロップ ５１３、５１４、５２０、５２１ インバーター ５１５、５１６、５２２ ＡＮＤゲート ５２３ ＮＡＮＤゲート ５３０−５３２ 出力端子 ５３３ 遅延調整用バッファ ５３４、５３５ クロックツリー形成バッファ ６０１−６０４ 入力端子 ６０５−６０７、６２７−６２９ バッファ ６０８、６０９ クロックツリー形成バッファ ６１０−６１２、６１７−６１９、６２４−６２６ フ
リップフロップ ６１３、６１４、６２０、６２１ インバーター ６１５、６１６、６２２ ＡＮＤゲート ６２３ ＮＡＮＤゲート ６３０−６３２ 出力端子 ６３３ クロックツリー形成バッファ ７０１−７０４ 入力端子 ７０５−７０７、７２７−７２９ バッファ ７０８、７０９ クロックツリー形成バッファ ７１０−７１２、７１７−７１９、７２４−７２７ フ
リップフロップ ７１３、７１４、７２０、７２１ インバーター ７１５、７１６、７２２ ＡＮＤゲート ７２３ ＮＡＮＤゲート ７３０−７３２ 出力端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｎ

Claims (6)

【特許請求の範囲】
1. 【請求項１】ＬＳＩのクロック分配方式において、 フリップフロップへの入力経路とフリップフロップから
   の出力経路に関するタイミング解析機能を有し、 フリップフロップへの入力経路の最小遅延が、クロック
   分配におけるクロックスキューを加えた最小遅延制約よ
   りも大きいことを満たしているか否かの制約検証を行
   い、かつ、該フリップフロップからの出力経路に関し、
   直接到達可能な全てのフリップフロップ及び外部出力端
   子について、それらへの最大遅延時間が、クロック分配
   におけるクロックスキューを減じた最大遅延制約よりも
   すべて小さいことを満たしているか否かの制約検証を行
   い、 これら全ての制約時間に対する遅延時間の差である余裕
   度を求め、 前記余裕度の絶対値の最小値よりも小さい遅延をもつ素
   子もしくは配線を、該フリップフロップのクロック経路
   に挿入し、他のクロックの変化タイミングとずらす、よ
   うにしたことを特徴とするクロック分配方式。
2. 【請求項２】請求項１記載のクロック分配方式におい
   て、 フリップフロップへの入力経路の最大遅延が、クロック
   分配におけるクロックスキューを減じた最大遅延制約よ
   りも小さいことを満たしているか否かの制約検証を行
   い、かつ、当該フリップフロップからの出力経路に関
   し、直接到達可能な全てのフリップフロップ及び外部出
   力端子について、それらへの最小遅延時間が、クロック
   分配におけるクロックスキューを加えた最小遅延制約よ
   りもすべて大きいことを満たしているか否かの制約検証
   を行い、 それら全ての制約時間に対する遅延時間の差である余裕
   度を求め、その余裕度の絶対値の最小値より小さい遅延
   をもつ素子あるいは配線を該フリップフロップのクロッ
   ク経路から削除し、他のクロックの変化タイミングとず
   らす、ようにしたことを特徴とするクロック分配方式。
3. 【請求項３】ＬＳＩのクロック分配方式において、 フリップフロップへの入力経路とフリップフロップから
   の出力経路に関する遅延解析手段と、 フリップフロップへの入力経路の最小遅延が、クロック
   分配におけるクロックスキューを加えた最小遅延制約よ
   りも大きいことを満たしているか否かの制約検証を行
   い、かつ、該フリップフロップからの出力経路に関し、
   直接到達可能な全てのフリップフロップ及び外部出力端
   子について、それらへの最大遅延時間が、クロック分配
   におけるクロックスキューを減じた最大遅延制約よりも
   すべて小さいことを満たしているか否かの制約検証を行
   う遅延制約解析手段と、 これら全ての制約時間に対する遅延時間の差である余裕
   度を求める余裕度解析手段と、 前記余裕度の絶対値の最小値よりも小さい遅延をもつ素
   子もしくは配線が、クロック経路へ挿入される該フリッ
   プフロップを決定する手段と、 前記決定されたフリップフロップのクロック経路に前記
   余裕度の絶対値の最小値よりも小さい遅延をもつ素子も
   しくは配線を挿入する手段と、 を備え、他のクロックの変化タイミングとずらす、よう
   にしたことを特徴とするクロック分配方式。
4. 【請求項４】ＬＳＩのクロック分配方式において、 フリップフロップへの入力経路とフリップフロップから
   の出力経路に関する遅延解析手段と、 フリップフロップへの入力経路の最大遅延が、クロック
   分配におけるクロックスキューを減じた最大遅延制約よ
   りも小さいことを満たしているか否かの制約検証を行
   い、かつ、当該フリップフロップからの出力経路に関
   し、直接到達可能な全てのフリップフロップ及び外部出
   力端子について、それらへの最小遅延時間が、クロック
   分配におけるクロックスキューを加えた最小遅延制約よ
   りもすべて大きいことを満たしているか否かの制約検証
   を行う遅延制約解析手段と、 それら全ての制約時間に対する遅延時間の差である余裕
   度を求める手段と、 前記余裕度の絶対値の最小値よりも小さい遅延をもつ素
   子あるいは配線を削除するフリップフロップを決定する
   手段と、 前記余裕度の絶対値の最小値よりも小さい遅延をもつ素
   子あるいは配線を削除する該フリップフロップクロック
   の経路から削除する手段と、 を備え、他のクロックの変化タイミングとずらす、よう
   にしたことを特徴とするクロック分配方式。
5. 【請求項５】ＬＳＩのクロック分配方式において、 （ａ）フリップフロップへの入力経路とフリップフロッ
   プからの出力経路に関する遅延解析処理と、 （ｂ）フリップフロップへの入力経路の最小遅延が、ク
   ロック分配におけるクロックスキューを加えた最小遅延
   制約よりも大きいことを満たしているか否かの制約検証
   を行い、かつ、該フリップフロップからの出力経路に関
   し、直接到達可能な全てのフリップフロップ及び外部出
   力端子について、それらへの最大遅延時間が、クロック
   分配におけるクロックスキューを減じた最大遅延制約よ
   りもすべて小さいことを満たしているか否かの制約検証
   を行う遅延制約解析処理と、 （ｃ）これら全ての制約時間に対する遅延時間の差であ
   る余裕度を求める処理と、 （ｄ）前記余裕度の絶対値の最小値よりも小さい遅延を
   もつ素子もしくは配線が、クロック経路へ挿入されるフ
   リップフロップを決定する処理と、 （ｅ）前記決定されたフリップフロップのクロック経路
   に前記余裕度の絶対値の最小値よりも小さい遅延をもつ
   素子もしくは配線を挿入する処理と、 の上記（ａ）〜（ｅ）の各処理をコンピュータ等情報処
   理装置で実行させるプログラムを記録した記録媒体。
6. 【請求項６】ＬＳＩのクロック分配方式において、 （ａ）フリップフロップへの入力経路とフリップフロッ
   プからの出力経路に関する遅延解析処理と、 （ｂ）フリップフロップへの入力経路の最大遅延が、ク
   ロック分配におけるクロックスキューを減じた最大遅延
   制約よりも小さいことを満たしているか否かの制約検証
   を行い、かつ、当該フリップフロップからの出力経路に
   関し、直接到達可能な全てのフリップフロップ及び外部
   出力端子について、それらへの最小遅延時間が、クロッ
   ク分配におけるクロックスキューを加えた最小遅延制約
   よりもすべて大きいことを満たしているか否かの制約検
   証を行う遅延制約解析処理と、 （ｃ）これら全ての制約時間に対する遅延時間の差であ
   る余裕度を求める処理と、 （ｄ）前記余裕度の絶対値の最小値よりも小さい遅延を
   もつ素子あるいは配線を削除する該フリップフロップを
   決定する処理と、 （ｅ）前記余裕度の絶対値の最小値よりも小さい遅延を
   もつ素子あるいは配線を削除する該フリップフロップク
   ロック経路から削除する処理と、 の上記（ａ）〜（ｅ）の各処理をコンピュータ等情報処
   理装置で実行させるプログラムを記録した記録媒体。