JP2000357745A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 出力信号のレベル遷移にともなう電源ノイズ
を抑制しうる出力バッファを実現して、多数の出力バッ
ファを搭載する論理集積回路装置等の電源ノイズを抑制
し、その動作の安定化及び低コスト化を図る。 【解決手段】 多数の出力バッファを搭載する論理集積
回路装置等において、出力バッファＤＯＢに対するハイ
レベル出力用の電源電圧供給点及びロウレベル出力用の
接地電位供給点をそれぞれ２系統設けるとともに、出力
バッファＤＯＢが動作状態とされその出力信号ＤＯＵＴ
のレベルが遷移されるときには、出力ＭＯＳＦＥＴＮ２
及びＮ３をオン状態として、その実質的な電源ノードを
一方の電源電圧供給点ＶＤＤＤ及び接地電位供給点ＶＳ
ＳＤに接続し、出力バッファＤＯＢが静止状態とされそ
の出力信号ＤＯＵＴのレベルが遷移されないときには、
出力ＭＯＳＦＥＴＮ５及びＮ６をオン状態として、その
実質的な電源ノードを他方の電源電圧供給点ＶＤＤＱ及
び接地電位供給点ＶＳＳＱに接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、トーテムポール形態の出力ＭＯＳＦ
ＥＴを含む出力バッファ及びこれを多数搭載する論理集
積回路装置ならびにそのノイズ低減及びコスト低減に利
用して特に有効な技術に関する。

【０００２】

【従来の技術】電源電圧供給点及び接地電位供給点間に
出力端子をはさんでトーテムポール形態に設けられる少
なくとも一対の出力ＭＯＳＦＥＴ（金属酸化物半導体型
電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴ
をして絶縁ゲート型電界効果トランジスタの総称とす
る）を含む出力バッファがあり、このような出力バッフ
ァを多数搭載するマイクロコンピュータ等の論理集積回
路装置がある。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記のような多数の出力バッファを搭
載する論理集積回路装置の開発に従事し、次の問題点に
気付いた。すなわち、この論理集積回路装置に搭載され
る出力バッファＤＯＢは、図５に例示されるように、電
源電圧供給点ＶＤＤＤ及び接地電位供給点ＶＳＳＤ間に
出力端子ＤＯＵＴをはさんでトーテムポール形態に設け
られるＰチャンネル型の出力ＭＯＳＦＥＴＰ５１及びＮ
チャンネル型の出力ＭＯＳＦＥＴＮ５１を含む出力段部
ＯＢと、内部入力信号ＤＩＮ及びクロック信号ＣＬＫを
受ける前段部ＰＢとを備える。このうち、出力段部ＯＢ
を構成する出力ＭＯＳＦＥＴＰ５１及びＮ５１は、例え
ばその前段部ＰＢを構成するインバータＶ５２の出力信
号に従って選択的にかつ相補的にオン状態となり、出力
端子ＤＯＵＴにおける出力信号のレベルを選択的に所定
のハイレベル又はロウレベルとする。この出力端子ＤＯ
ＵＴには、比較的大きな寄生容量をともなう図示されな
い出力信号線が結合され、出力信号のレベル遷移時に
は、電源電圧供給点ＶＤＤＤから比較的大きな電流が流
れ出し、あるいは接地電位供給点ＶＳＳＤに対して比較
的大きな電流が流れ込む。

【０００４】出力バッファを含む入出力回路ＩＯは、図
６に例示されるように、チップＣＨＩＰの四辺に沿って
配置され、上記電源電圧供給点ＶＤＤＤ及び接地電位供
給点ＶＳＳＤには、対応する電源電圧供給配線ＳＶＤＤ
Ｄ又は接地電位供給配線ＳＶＳＳＤを介して出力用電源
電圧ＶＤＤＤ又は接地電位ＶＳＳＤが供給される。ま
た、各出力バッファの前段部ＰＢには、出力段部ＯＢの
動作ノイズによる影響を防ぐため、別途の電源電圧供給
配線ＳＶＤＤＰ及び接地電位供給配線ＳＶＳＳＰを介し
て電源電圧ＶＤＤＰ又は接地電位ＶＳＳＰが供給され
る。

【０００５】周知のように、電源電圧供給配線ＳＶＤＤ
Ｄ及び接地電位供給配線ＳＶＳＳＤ等の電源配線は、そ
の配置長に比例して所定の抵抗値を持つ。このため、例
えば図９に示されるように、出力バッファＤＯＢ１〜Ｄ
ＯＢ３を含む多数の出力バッファが同時に動作状態とな
り、その出力信号がロウレベルからハイレベルに遷移し
た場合、比較的大きな電流が流れ出すことで、電源電圧
供給配線ＳＶＤＤＤの電位が一時的に低下し、電源ノイ
ズが生じる。この電源ノイズは、静止状態、つまりその
出力レベルが例えばハイレベル固定されるべき出力バッ
ファＤＯＢの出力ノイズとなって伝達され、最悪の場合
には受信側の入力バッファにより一時的なロウレベル信
号として誤入力されるおそれがある。

【０００６】これに対処するため、従来の論理集積回路
装置では、同時に動作状態となる出力バッファの数を制
限する方法や、例えば図７に示されるように、比較的大
きな電流変化が予想される電源電圧供給配線ＳＶＤＤＤ
及び接地電位供給配線ＳＶＳＳＤの配線幅を大きくする
ことで、その抵抗値を低減する方法がとられる。しか
し、論理集積回路装置の大規模化が進む中、上記方法で
は充分に電源ノイズを抑制することが困難であるととも
に、同時に動作状態となる出力バッファの数を制限しよ
うとした場合、出力データの論理値制御のために論理集
積回路装置の論理構成が複雑となり、その所要回路素子
数が増大しコストが増大する。

【０００７】なお、マイクロコンピュータ等の論理集積
回路装置では、近年、インタフェースの多様化が進み、
電位の異なる複数の出力用電源電圧が用いられることが
多くなりつつある。この場合、各出力用電源電圧は、例
えば図８に示されるように、個別の電源電圧供給配線Ｓ
ＶＤＤＤ１〜ＳＶＤＤＤ４を介して対応する入出力回路
ＩＯにそれぞれ伝達されるが、大規模化にともなう上記
電源ノイズに関する問題は、このような論理集積回路装
置においても同様に発生する。

【０００８】この発明の目的は、出力信号のレベル遷移
にともなう電源ノイズを抑制しうる出力バッファを提供
することにある。この発明の他の目的は、多数の出力バ
ッファを搭載する論理集積回路装置等の電源ノイズを抑
制して動作の安定化を図り、その所要回路素子数を削減
して低コスト化を図ることにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、多数の出力バッファを搭載す
る論理集積回路装置等において、出力バッファに対する
ハイレベル出力用の電源電圧供給配線及びロウレベル出
力用の接地電位供給配線をそれぞれ２系統設けるととも
に、各出力バッファが動作状態とされその出力レベルが
遷移されるときには、その実質的な電源ノードを一方の
電源電圧供給配線及び接地電位供給配線に接続し、各出
力バッファが静止状態とされその出力レベルが遷移され
ないときには、その実質的な電源ノードを他方の電源電
圧供給配線及び接地電位供給配線に接続する。

【００１１】上記手段によれば、多数の出力バッファが
同時に動作状態とされる場合でも、これにともなう電源
ノイズが静止状態にある出力バッファの電源ノードに伝
達されるのを防止することができる。この結果、同時に
動作状態としうる出力バッファの数を制限することな
く、言い換えるならばその論理構成を複雑化させ所要回
路素子数を増大させることなく、多数の出力バッファを
搭載する論理集積回路装置等の電源ノイズを抑制し、そ
の動作を安定化することができる。

【００１２】

【発明の実施の形態】図１には、この発明が適用された
出力バッファＤＯＢの一実施例の回路図が示され、図２
には、その一実施例の信号波形図が示されている。ま
た、図３には、図１の出力バッファＤＯＢを多数搭載す
る論理集積回路装置の一実施例の部分的な配置図が示さ
れ、図４には、その一実施例の部分的な接続図が示され
ている。これらの図をもとに、この実施例の出力バッフ
ァＤＯＢ及びこれを搭載する論理集積回路装置の構成，
動作ならびにその特徴について説明する。

【００１３】なお、図１の回路素子ならびに図３の各ブ
ロックを構成する回路素子は、特に制限されないが、公
知のＭＯＳＦＥＴ集積回路の製造技術により、単結晶シ
リコンのような１個のチップ（半導体基板）面上に形成
される。また、この実施例の論理集積回路装置は、図１
の出力バッファＤＯＢをそれぞれ含む多数の入出力回路
ＩＯと、多数の各種論理ゲートが組み合わされてなる論
理部ＬＣとを搭載するが、出力バッファ以外の機能ブロ
ックについては、その説明を割愛し、出力バッファに関
する説明は、図１の出力バッファＤＯＢをもって代表す
る。

【００１４】図１において、この実施例の出力バッファ
ＤＯＢは、電源電圧ＶＤＤＰ（第５の電源電圧）及び接
地電位ＶＳＳＰ（第６の電源電圧）を動作電源とするプ
リバッファつまり前段部ＰＢと、電源電圧ＶＤＤＤ（第
１の電源電圧）及びＶＤＤＱ（第３の電源電圧）ならび
に接地電位ＶＳＳＤ（第２の電源電圧）及びＶＳＳＱ
（第４の電源電圧）を出力用動作電源とする出力段部Ｏ
Ｂとを備える。

【００１５】このうち、前段部ＰＢは、特に制限されな
いが、それぞれ２個の排他的論理和回路ＥＯＲ１及びＥ
ＯＲ２，フリップフロップＦＦ１（第１のフリップフロ
ップ）及びＦＦ２（第２のフリップフロップ）ならびに
インバータＶ１及びＶ２と、４個のアンド（ＡＮＤ）ゲ
ートＡＧ１〜ＡＧ４を含む。また、出力段部ＯＢは、ハ
イレベル出力用のＮチャンネル型の３個の出力ＭＯＳＦ
ＥＴＮ１，Ｎ２（第１の出力ＭＯＳＦＥＴ）ならびにＮ
５（第３の出力ＭＯＳＦＥＴ）と、ロウレベル出力用の
Ｎチャンネル型の３個の出力ＭＯＳＦＥＴＮ３（第２の
出力ＭＯＳＦＥＴ），Ｎ４ならびにＮ６（第４の出力Ｍ
ＯＳＦＥＴ）を含む。

【００１６】前段部ＰＢを構成する排他的論理和回路Ｅ
ＯＲ１の一方の入力端子には、論理集積回路装置の図示
されない前段回路から内部入力信号ＤＩＮが供給され、
その他方の入力端子には、接地電位ＶＳＳＰが供給され
る。また、排他的論理和回路ＥＯＲ２の一方の入力端子
には、論理集積回路装置の図示されないクロック発生回
路から所定のクロック信号ＣＬＫが供給され、その他方
の入力端子には、上記フリップフロップＦＦ１の非反転
出力信号ｎ３が供給される。さらに、フリップフロップ
ＦＦ１及びＦＦ２のデータ入力端子には、排他的論理和
回路ＥＯＲ１又はＥＯＲ２の出力信号ｎ１及びｎ２がそ
れぞれ供給され、そのクロック入力端子には、クロック
信号ＣＬＫが共通に供給される。

【００１７】ここで、クロック信号ＣＬＫは、図２に示
されるように、所定の周期で繰り返しハイレベルとされ
るパルス信号であって、内部入力信号ＤＩＮは、データ
の論理値に対応して選択的にハイレベル又はロウレベル
とされる。排他的論理和回路ＥＯＲ１の出力信号ｎ１
は、その他方の入力端子に接地電位ＶＳＳＰが供給され
ることから、内部入力信号ＤＩＮに従って選択的にハイ
レベル又はロウレベルとされ、フリップフロップＦＦ１
の非反転出力信号ｎ３は、クロック信号ＣＬＫの立ち上
がりエッジにおける排他的論理和回路ＥＯＲ１の出力信
号ｎ１のレベルを受けてサイクルごとに選択的にハイレ
ベル又はロウレベルとされる。また、排他的論理和回路
ＥＯＲ２の出力信号ｎ２は、内部入力信号ＤＩＮとフリ
ップフロップＦＦ１の非反転出力信号ｎ３の論理レベル
が異なるとき選択的にハイレベルとされ、フリップフロ
ップＦＦ２の非反転出力信号ｎ４は、クロック信号ＣＬ
Ｋの立ち上がりエッジにおける排他的論理和回路ＥＯＲ
２の出力信号ｎ２のレベルを受けてサイクルごとに選択
的にハイレベル又はロウレベルとされる。

【００１８】前段部ＰＢのアンドゲートＡＧ１の一方の
入力端子には、フリップフロップＦＦ１の非反転出力信
号ｎ３が供給され、その他方の入力端子には、フリップ
フロップＦＦ２の反転出力信号つまりその非反転出力信
号ｎ４のインバータＶ２による反転信号が供給される。
また、アンドゲートＡＧ２の一方の入力端子には、フリ
ップフロップＦＦ１の非反転出力信号ｎ３が供給され、
その他方の入力端子には、フリップフロップＦＦ２の非
反転出力信号ｎ４が供給される。

【００１９】これにより、アンドゲートＡＧ１の出力信
号ｎ７は、図２に示されるように、フリップフロップＦ
Ｆ１の非反転出力信号ｎ３がハイレベルとされ、かつフ
リップフロップＦＦ２の反転出力信号つまりその非反転
出力信号ｎ４のインバータＶ２による反転信号がハイレ
ベルとされるとき、選択的にハイレベルとされる。ま
た、アンドゲートＡＧ２の出力信号ｎ５は、フリップフ
ロップＦＦ１の非反転出力信号ｎ３がハイレベルとさ
れ、かつフリップフロップＦＦ２の非反転出力信号ｎ４
がハイレベルとされるとき、選択的にハイレベルとされ
る。

【００２０】一方、前段部ＰＢを構成するアンドゲート
ＡＧ３の一方の入力端子には、フリップフロップＦＦ１
の反転出力信号つまりその非反転出力信号ｎ３のインバ
ータＶ１による反転信号が供給され、その他方の入力端
子には、フリップフロップＦＦ２の非反転出力信号ｎ４
が供給される。また、アンドゲートＡＧ４の一方の入力
端子には、フリップフロップＦＦ１の反転出力信号つま
りその非反転出力信号ｎ３のインバータＶ１による反転
信号が供給され、その他方の入力端子には、フリップフ
ロップＦＦ２の反転出力信号つまりその非反転出力信号
ｎ４のインバータＶ２による反転信号が供給される。

【００２１】これにより、アンドゲートＡＧ３の出力信
号ｎ６は、フリップフロップＦＦ１の反転出力信号つま
りその非反転出力信号ｎ３のインバータＶ１による反転
信号がハイレベルとされ、かつフリップフロップＦＦ２
の非反転出力信号ｎ４がハイレベルとされるとき、選択
的にハイレベルとされ、アンドゲートＡＧ２の出力信号
ｎ５は、フリップフロップＦＦ１の反転出力信号つまり
その非反転出力信号ｎ３のインバータＶ１による反転信
号がハイレベルとされ、かつフリップフロップＦＦ２の
反転出力信号つまりその非反転出力信号ｎ４のインバー
タＶ２による反転信号がハイレベルとされるとき、選択
的にハイレベルとされる。

【００２２】次に、出力バッファＤＯＢの出力段部ＯＢ
を構成する出力ＭＯＳＦＥＴＮ１のドレインは、電源電
圧供給点ＶＤＤＤに結合され、そのソースは、出力ＭＯ
ＳＦＥＴＮ２を介して出力端子ＤＯＵＴに結合される。
また、出力ＭＯＳＦＥＴＮ３のドレインは、出力端子Ｄ
ＯＵＴに結合され、そのソースは、出力ＭＯＳＦＥＴＮ
４を介して接地電位供給点ＶＳＳＤに結合される。出力
ＭＯＳＦＥＴＮ１のゲートには、図示されない所定の定
電圧が供給され、出力ＭＯＳＦＥＴＮ２のゲートには、
アンドゲートＡＧ２の出力信号ｎ５が供給される。ま
た、出力ＭＯＳＦＥＴＮ３のゲートには、アンドゲート
ＡＧ３の出力信号ｎ６が供給され、出力ＭＯＳＦＥＴＮ
４のゲートには、他の所定の定電圧が供給される。

【００２３】なお、出力端子ＤＯＵＴには、図４に例示
されるように、例えば同軸ケーブルからなり５０Ω（オ
ーム）のような所定の特性インピーダンスを有する出力
信号線Ｌ１〜Ｌｍを介して、図示されない後段回路の入
力バッファが結合される。また、出力ＭＯＳＦＥＴＮ１
及びＮ４のゲートに供給される定電圧は、それぞれ出力
ＭＯＳＦＥＴＮ１及びＮ４のオン抵抗が出力信号線Ｌ１
〜Ｌｍの特性インピーダンスと同じ抵抗値となるような
所定のハイレベル電位とされる。

【００２４】これにより、出力段部ＯＢを構成する出力
ＭＯＳＦＥＴＮ１及びＮ４は、対応する定電圧のハイレ
ベル電位を受けて定常的にオン状態となり、言わば出力
信号線Ｌ１〜Ｌｍの近端側の終端抵抗として作用する。
また、出力ＭＯＳＦＥＴＮ２は、アンドゲートＡＧ２の
出力信号ｎ５がハイレベルとされるとき、すなわち、図
２のタイミングＴ１及びＴ２間のサイクルに例示される
ように、フリップフロップＦＦ１の非反転出力信号ｎ３
がハイレベルとされ、かつフリップフロップＦＦ２の非
反転出力信号ｎ４がハイレベルとされるとき、つまりは
タイミングＴ１において内部入力信号ＤＩＮがハイレベ
ルとされ、かつフリップフロップＦＦ１に保持される直
前サイクルの内部入力信号ＤＩＮがロウレベルとされる
とき、言い換えるならば直前サイクルでロウレベルであ
った内部入力信号ＤＩＮがハイレベルに遷移されると
き、選択的にオン状態となり、出力端子ＤＯＵＴにおけ
る出力信号のレベルを所定のハイレベルに遷移させる。

【００２５】さらに、出力ＭＯＳＦＥＴＮ３は、アンド
ゲートＡＧ３の出力信号ｎ６がハイレベルとされると
き、すなわち、図２のタイミングＴ３及びＴ４間のサイ
クルに例示されるように、フリップフロップＦＦ１の反
転出力信号つまりその非反転出力信号ｎ３のインバータ
Ｖ１による反転信号がハイレベルとされ、かつフリップ
フロップＦＦ２の非反転出力信号ｎ４がハイレベルとさ
れるとき、つまりはタイミングＴ３において内部入力信
号ＤＩＮがロウレベルとされ、かつフリップフロップＦ
Ｆ１により保持される直前サイクルの内部入力信号ＤＩ
Ｎがハイレベルとされるとき、言い換えるならば直前サ
イクルでハイレベルであった内部入力信号ＤＩＮがロウ
レベルに遷移されるとき、選択的にオン状態となり、出
力端子ＤＯＵＴにおける出力信号のレベルを所定のロウ
レベルに遷移させる。

【００２６】一方、出力段部ＯＢを構成する出力ＭＯＳ
ＦＥＴＮ５のドレインは、電源電圧供給点ＶＤＤＱに結
合され、そのソースは、出力端子ＤＯＵＴに結合され
る。また、出力ＭＯＳＦＥＴＮ６のドレインは、出力端
子ＤＯＵＴに結合され、そのソースは、接地電位供給点
ＶＳＳＱに結合される。出力ＭＯＳＦＥＴＮ５のゲート
には、アンドゲートＡＧ１の出力信号ｎ７が供給され、
出力ＭＯＳＦＥＴＮ６のゲートには、アンドゲートＡＧ
４の出力信号ｎ８が供給される。

【００２７】これにより、出力ＭＯＳＦＥＴＮ５は、ア
ンドゲートＡＧ１の出力信号ｎ７がハイレベルとされる
とき、すなわち、図２のタイミングＴ２及びＴ３間のサ
イクルに例示されるように、フリップフロップＦＦ１の
非反転出力信号ｎ３ハイレベルとされ、かつフリップフ
ロップＦＦ２の反転出力信号つまりその非反転出力信号
ｎ４のインバータＶ２による反転信号がハイレベルとさ
れるとき、つまりはタイミングＴ２で内部入力信号ＤＩ
Ｎがハイレベルとされ、かつフリップフロップＦＦ１に
より保持される直前サイクルの内部入力信号ＤＩＮがハ
イレベルとされるとき、言い換えるならば直前サイクル
でハイレベルであった内部入力信号ＤＩＮが遷移される
ことなくそのままハイレベルとされるとき、選択的にオ
ン状態となり、出力端子ＤＯＵＴにおける出力信号のハ
イレベルを保持する。

【００２８】また、出力ＭＯＳＦＥＴＮ６は、アンドゲ
ートＡＧ４の出力信号ｎ８がハイレベルとされるとき、
すなわち、図２のタイミングＴ４以後のサイクルに例示
されるように、フリップフロップＦＦ１の反転出力信号
つまりその非反転出力信号ｎ３のインバータＶ１による
反転信号がハイレベルとされ、かつフリップフロップＦ
Ｆ２の反転出力信号つまりその非反転出力信号ｎ４のイ
ンバータＶ２による反転信号がハイレベルとされると
き、つまりはタイミングＴ４及びＴ５等において内部入
力信号ＤＩＮがロウレベルとされ、かつフリップフロッ
プＦＦ１により保持される直前サイクルの内部入力信号
ＤＩＮがロウレベルとされるとき、言い換えるならば直
前サイクルでロウレベルであった内部入力信号ＤＩＮが
遷移されることなくそのままロウレベルとされるとき、
選択的にオン状態となり、出力端子ＤＯＵＴにおける出
力信号のロウレベルを保持する。

【００２９】ところで、出力バッファＤＯＢと図示され
ない入力バッファを含む入出力回路ＩＯは、図３に示さ
れるように、論理集積回路装置が形成されるチップＣＨ
ＩＰの四辺に沿って直線状に配置される。これらの入出
力回路ＩＯで囲まれるチップＣＨＩＰの中央部には、多
数の各種論理ゲートが組み合わされてなる論理部ＬＣが
配置される。出力バッファＤＯＢの前段部ＰＢの動作電
源となる電源電圧ＶＤＤＰ及び接地電位ＶＳＳＰは、最
も内側に配置される電源電圧供給配線ＳＶＤＤＰ（第５
の電源電圧供給配線）及び接地電位供給配線ＳＶＳＳＰ
（第６の電源電圧供給配線）を介して各入出力回路ＩＯ
にそれぞれ供給される。また、出力段部ＯＢの動作電源
となる電源電圧ＶＤＤＤ及びＶＤＤＱならびに接地電位
ＶＳＳＤ及びＶＳＳＱは、その外側に配置される電源電
圧供給配線ＳＶＤＤＤ（第１の電源電圧供給配線）及び
ＳＶＳＳＱ（第３の電源電圧供給配線）ならびに接地電
位供給配線ＳＶＤＤＱ（第２の電源電圧供給配線）及び
ＳＶＳＳＱ（第４の電源電圧供給配線）を介して各入出
力回路ＩＯにそれぞれ供給される。

【００３０】前述のように、電源電圧供給配線ＳＶＤＤ
Ｄには、各入出力回路ＩＯの出力バッファＤＯＢの出力
段部ＯＢを構成する出力ＭＯＳＦＥＴＮ１のドレインが
結合され、接地電位供給配線ＳＶＳＳＤには、出力ＭＯ
ＳＦＥＴＮ４のソースが結合される。また、電源電圧供
給配線ＳＶＤＤＱには、出力段部ＯＢを構成する出力Ｍ
ＯＳＦＥＴＮ５のドレインが結合され、接地電位供給配
線ＳＶＳＳＱには、出力ＭＯＳＦＥＴＮ６のソースが結
合される。

【００３１】一方、各入出力回路ＩＯの出力バッファＤ
ＯＢの出力段部ＯＢを構成する出力ＭＯＳＦＥＴＮ２及
びＮ３は、内部入力信号ＤＩＮつまりその出力信号の論
理レベルがロウレベルからハイレベルへ、あるいはハイ
レベルからロウレベルに遷移されるとき選択的にオン状
態とされ、出力ＭＯＳＦＥＴＮ５及びＮ６は、内部入力
信号ＤＩＮつまりはその出力信号の論理レベルが遷移さ
れることなくハイレベル又はロウレベルのままとされる
とき、選択的にオン状態とされる。

【００３２】これらのことから、出力バッファＤＯＢの
出力段部ＯＢは、内部入力信号ＤＩＮつまりその出力信
号の論理レベルが遷移されるとき、すなわち各出力バッ
ファが動作状態とされるとき、電源電圧供給配線ＳＶＤ
ＤＤ及び接地電位供給配線ＳＶＳＳＤを介して供給され
る電源電圧ＶＤＤＤ及び接地電位ＶＳＳＤをその出力用
動作電源とし、内部入力信号ＤＩＮつまりその出力信号
の論理レベルが遷移されないとき、すなわち各出力バッ
ファが静止状態とされるとき、電源電圧供給配線ＳＶＤ
ＤＱ及び接地電位供給配線ＳＶＳＳＱを介して供給され
る電源電圧ＶＤＤＱ及び接地電位ＶＳＳＱをその出力用
動作電源とするものとなる。

【００３３】図４に例示されるように、論理集積回路装
置に搭載されるｍ個の出力バッファＤＯＢ１〜ＤＯＢｍ
のうち、例えば出力バッファＤＯＢ１〜ＤＯＢ３を含む
多数の出力バッファがその出力レベルをロウレベルから
ハイレベルに変化させるべく動作状態とされ、例えば出
力バッファＤＯＢｍを含む他の出力バッファがその出力
レベルをハイレベルに保持すべく静止状態とされると
き、動作状態とされる出力バッファＤＯＢ１〜ＤＯＢ３
等は、電源電圧供給配線ＳＶＤＤＤ及び接地電位供給配
線ＳＶＳＳＤを介して供給される電源電圧ＶＤＤＤ及び
接地電位ＶＳＳＤをその出力用動作電源とし、静止状態
とされる出力バッファＤＯＢｍ等は、電源電圧供給配線
ＳＶＤＤＱ及び接地電位供給配線ＳＶＳＳＱを介して供
給される電源電圧ＶＤＤＱ及び接地電位ＶＳＳＱを出力
用動作電源とする。

【００３４】このため、電源電圧供給配線ＳＶＤＤＤに
は、出力バッファＤＯＢ１〜ＤＯＢ３等の出力信号が一
斉にロウレベルからハイレベルに変化され、対応する出
力信号線Ｌ１〜Ｌ３等に比較的大きな電流が流し出され
ることで、比較的大きな電源ノイズが発生するが、電源
電圧供給配線ＳＶＤＤＱには、静止状態にある出力バッ
ファＤＯＢｍ等のみが接続されるため、その電位は電源
ノイズをともなうことなく安定したものとなる。このこ
とは、多数の出力バッファの出力レベルがハイレベルか
らロウレベルに変化される場合でも同様であり、これに
よって静止状態にある出力バッファが結合される接地電
位供給配線ＳＶＳＳＱの電位が電源ノイズをともなうこ
となく安定化されるものとなる。

【００３５】以上のことから、この実施例の論理集積回
路装置では、多数の出力バッファが動作状態とされるこ
とにともなう電源ノイズが、静止状態にある出力バッフ
ァの出力レベルに影響を与えるのを防止することができ
るとともに、同時に動作状態としうる出力バッファの数
を制限する必要がなくなり、その分、論理集積回路装置
の特にデータ論理値制御のための論理構成を簡素化する
ことができる。この結果、多数の出力バッファを搭載す
る論理集積回路装置の電源ノイズを抑制し、その動作を
安定化することができるとともに、論理集積回路装置の
所要回路素子数を削減し、その低コスト化を図ることが
できるものである。

【００３６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）多数の出力バッファを搭載する論理集積回路装置
等において、出力バッファに対するハイレベル出力用の
電源電圧供給配線及びロウレベル出力用の接地電位供給
配線をそれぞれ２系統設けるとともに、各出力バッファ
が動作状態とされその出力レベルが遷移されるときに
は、その実質的な電源ノードを一方の電源電圧供給配線
及び接地電位供給配線に接続し、各出力バッファが静止
状態とされその出力レベルが遷移されないときには、他
方の電源電圧供給配線及び接地電位供給配線に接続する
ことで、多数の出力バッファが同時に動作状態とされる
場合でも、これにともなう電源ノイズが静止状態にある
出力バッファの電源ノードに伝達されるのを防止するこ
とができるという効果が得られる。

【００３７】（２）上記（１）項により、同時に動作状
態としうる出力バッファの数に対する制限を解除するこ
とができるという効果が得られる。 （３）上記（１）項及び（２）項により、論理集積回路
装置等の電源ノイズを抑制し、その動作を安定化するこ
とができるとともに、論理集積回路装置等の特にデータ
論理値制御のための論理構成を簡素化し、所要回路素子
数を削減して、その低コスト化を図ることができるとい
う効果が得られる。

【００３８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、出力バッファＤＯＢの出力段部ＯＢ
を構成する出力ＭＯＳＦＥＴＮ１〜Ｎ６は、それぞれ並
列形態とされる複数のＭＯＳＦＥＴに置き換えることが
できる。また、出力ＭＯＳＦＥＴＮ５及びＮ６は、例え
ば、それぞれ内部入力信号ＤＩＮの論理レベルを受けて
選択的にオン状態とされるＭＯＳＦＥＴと、各出力バッ
ファが静止状態とされるとき選択的にオン状態とされる
ＭＯＳＦＥＴとに分けることができる。この場合、前者
の出力ＭＯＳＦＥＴは、これを出力ＭＯＳＦＥＴＮ２又
はＮ３と共通化する形をとることが可能となる。出力バ
ッファＤＯＢの前段部ＰＢの回路構成は、その論理条件
が変わらない限り種々の実施形態をとりうるし、電源電
圧の極性及びＭＯＳＦＥＴの導電型等についても同様で
ある。

【００３９】図２において、各信号の具体的なレベル及
び時間関係は、本発明の主旨に影響を与えない。図３に
おいて、論理集積回路装置が形成されるチップＣＨＩＰ
の形状や具体的配置は、種々考えられよう。また、論理
集積回路装置は、例えばランダムアクセスメモリ等のメ
モリブロックや各種機能ブロックを備えることができる
し、そのブロック構成は任意な形態をとりうる。図４に
おいて、出力信号線Ｌ１〜Ｌｍは、特に同軸ケーブルか
らなることを必須条件としない。

【００４０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である論理
集積回路装置及びその出力バッファに適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、出力バッファとして単体で形成されるものや、同様
な出力バッファを搭載するゲートアレイ集積回路等にも
適用できる。この発明は、少なくとも多数の出力バッフ
ァを搭載する半導体集積回路装置ならびにその出力バッ
ファに広く適用できる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、多数の出力バッファを搭載
する論理集積回路装置等において、出力バッファに対す
るハイレベル出力用の電源電圧供給配線及びロウレベル
出力用の接地電位供給配線をそれぞれ２系統設けるとと
もに、各出力バッファが動作状態とされその出力レベル
が遷移されるときには、その実質的な電源ノードを一方
の電源電圧供給配線及び接地電位供給配線に接続し、各
出力バッファが静止状態とされその出力レベルが遷移さ
れないときには、その実質的な電源ノードを他方の電源
電圧供給配線及び接地電位供給配線に接続することで、
多数の出力バッファが同時に動作状態とされる場合で
も、これにともなう電源ノイズが静止状態にある出力バ
ッファの電源ノードに伝達されるのを防止できる。この
結果、多数の出力バッファを搭載する論理集積回路装置
等の電源ノイズを抑制し、その動作を安定化することが
できるとともに、同時に動作状態としうる出力バッファ
の数に対する制限を解き、その所要回路素子数を削減し
て、論理集積回路装置等の低コスト化を図ることができ
る。

【図面の簡単な説明】

【図１】この発明が適用された出力バッファの一実施例
を示す回路図である。

【図２】図１の出力バッファの一実施例を示す信号波形
図である。

【図３】図１の出力バッファを搭載する論理集積回路装
置の一実施例を示す部分的な配置図である。

【図４】図３の論理集積回路装置の一実施例を示す部分
的な接続図である。

【図５】この発明に先立って本願発明者等が開発した出
力バッファの一例を示す回路図である。

【図６】図５の出力バッファを搭載する論理集積回路装
置の一例を示す部分的な配置図である。

【図７】図６の論理集積回路装置の一例を示す部分的な
拡大配置図である。

【図８】図５の出力バッファを搭載する論理集積回路装
置の他の一例を示す部分的な配置図である。

【図９】図６及び図８の論理集積回路装置の一例を示す
部分的な接続図である。

【符号の説明】

ＤＯＢ……出力バッファ、ＰＢ……バッファ前段部、Ｏ
Ｂ……バッファ出力段部、ＥＯＲ１〜ＥＯＲ２……排他
的論理和回路、ＦＦ１〜ＦＦ２……フリップフロップ、
Ｖ１〜Ｖ２……インバータ、ＡＧ１〜ＡＧ４……アンド
ゲート、Ｎ１〜Ｎ６……ＮチャンネルＭＯＳＦＥＴ、Ｄ
ＩＮ……入力信号、ＣＬＫ……クロック信号、ｎ１〜ｎ
８……内部ノード、ＤＯＵＴ……出力信号又はその出力
端子、ＶＤＤＰ……前段部用電源電圧、ＶＤＤＤ，ＶＤ
ＤＱ……出力段用電源電圧、ＶＳＳＰ……前段部用接地
電位、ＶＳＳＤ，ＶＳＳＱ……出力段用接地電位。Ｔ１
〜Ｔ５……タイミング。ＣＨＩＰ……チップ（半導体基
板）、ＬＣ……論理部ＬＣ、ＩＯ……入出力回路、ＳＶ
ＤＤＰ，ＳＶＤＤＤ，ＳＶＤＤＱ……電源電圧供給配
線，ＳＶＳＳＰ，ＳＶＳＳＤ，ＳＶＳＳＱ……接地電位
供給配線。ＤＯＢ１〜ＤＯＢｍ……出力バッファ、ＯＢ
１〜ＯＢｍ……出力段部、ＤＯＵＴ１〜ＤＯＵＴｍ……
出力端子、Ｌ１〜Ｌｍ……出力信号線。Ｖ５１〜Ｖ５３
……インバータ、Ｐ５１……ＰチャンネルＭＯＳＦＥ
Ｔ、Ｎ５１……ＮチャンネルＭＯＳＦＥＴ。ＳＶＤＤＤ
１〜ＳＶＤＤ４……電源電圧供給配線。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BH07 BH19 CD02 CD06 DF01 EZ20 5F064 BB19 BB28 CC09 DD34 EE45 EE52 FF24 FF36 HH03

Claims (4)

【特許請求の範囲】
1. 【請求項１】 高電位側の第１及び第２の電源電圧がそ
   れぞれ供給される第１及び第２の電源電圧供給配線と、 低電位側の第３及び第４の電源電圧がそれぞれ供給され
   る第３及び第４の電源電圧供給配線と、 その出力信号の論理レベルが遷移されるとき、上記第１
   及び第３の電源電圧供給配線を介して供給される第１及
   び第３の電源電圧をその出力用動作電源とし、その出力
   信号の論理レベルが遷移されないとき、上記第２及び第
   ４の電源電圧供給配線を介して供給される第２及び第４
   の電源電圧をその出力用動作電源とする出力バッファと
   を具備することを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記出力バッファは、上記半導体集積回路装置に複数個
   搭載され、かつその出力信号の論理レベルが、所定のク
   ロック信号に従って実質同時に遷移されるものであるこ
   とを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体集積回路装置は、さらに、 高電位側の第５の電源電圧が供給される第５の電源電圧
   供給配線と、 低電位側の第６の電源電圧が供給される第６の電源電圧
   供給配線とを具備するものであって、 上記出力バッファは、 ハイレベル出力用及びロウレベル出力用の出力ＭＯＳＦ
   ＥＴを含み、上記第１及び第３の電源電圧供給配線を介
   して供給される第１及び第３の電源電圧あるいは上記第
   ２及び第４の電源電圧供給配線を介して供給される第２
   及び第４の電源電圧を選択的にその出力用動作電源とす
   る出力段部と、 上記第５及び第６の電源電圧供給配線を介して供給され
   る第５及び第６の電源電圧をその動作電源とし、上記ク
   ロック信号と所定の内部入力信号の論理レベルを受けて
   上記出力信号の論理レベルを選択的に決定する前段部と
   を備えるものであることを特徴とする半導体集積回路装
   置。
4. 【請求項４】 請求項３において、 上記出力バッファの前段部は、 上記クロック信号に従って、上記内部入力信号を取り込
   む第１のフリップフロップと、 上記クロック信号に従って、上記内部入力信号と上記第
   １のフリップフロップの非反転出力信号との排他的論理
   和信号を取り込む第２のフリップフロップとを含むもの
   であり、 上記出力バッファの出力段部は、 上記第１の電源電圧の供給点と出力端子との間に設けら
   れ、上記第１のフリップフロップの非反転出力信号と第
   ２のフリップフロップの非反転出力信号の論理積信号を
   受けて選択的にオン状態とされる第１の出力ＭＯＳＦＥ
   Ｔと、 上記第２の電源電圧の供給点と上記出力端子との間に設
   けられ、上記第１のフリップフロップの非反転出力信号
   と第２のフリップフロップの反転出力信号の論理積信号
   を受けて選択的にオン状態とされる第２の出力ＭＯＳＦ
   ＥＴと、 上記出力端子と上記第３の電源電圧の供給点との間に設
   けられ、上記第１のフリップフロップの反転出力信号と
   第２のフリップフロップの非反転出力信号の論理積信号
   を受けて選択的にオン状態とされる第３の出力ＭＯＳＦ
   ＥＴと、 上記出力端子と上記第４の電源電圧の供給点との間に設
   けられ、上記第１のフリップフロップの反転出力信号と
   第２のフリップフロップの反転出力信号の論理積信号を
   受けて選択的にオン状態とされる第４の出力ＭＯＳＦＥ
   Ｔとを含むものであることを特徴とする半導体集積回路
   装置。