JPH0777344B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0777344B2 JPH0777344B2 JP63267390A JP26739088A JPH0777344B2 JP H0777344 B2 JPH0777344 B2 JP H0777344B2 JP 63267390 A JP63267390 A JP 63267390A JP 26739088 A JP26739088 A JP 26739088A JP H0777344 B2 JPH0777344 B2 JP H0777344B2
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- circuit
- potential
- activation signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置等に用いられる出力バッファ回
路に関するものである。
路に関するものである。
第４図は半導体装置に用いられている従来の出力バッフ
ァ回路を示す回路図である。このうち第４図（ａ）は、
CMOSタイプの出力バッファ回路を示す回路図である。CM
OS回路Ｃは、ＰチャネルMOSトランジスタ（以下Ｐ−MOS
Tと略す。）P1とＮチャネルMOSトランジスタ（以下Ｎ−
MOSTと略す。）N1の直列接続体より成り、この直列接続
体が電源電圧VCCと接地間に接続されている。そして、
Ｐ−MOSTP1とＮ−MOSTN1のゲート共通接続点にはインバ
ータI1を介しリードデータRDが入力され、ドレイン共通
接続点より出力DOが取り出される。
ァ回路を示す回路図である。このうち第４図（ａ）は、
CMOSタイプの出力バッファ回路を示す回路図である。CM
OS回路Ｃは、ＰチャネルMOSトランジスタ（以下Ｐ−MOS
Tと略す。）P1とＮチャネルMOSトランジスタ（以下Ｎ−
MOSTと略す。）N1の直列接続体より成り、この直列接続
体が電源電圧VCCと接地間に接続されている。そして、
Ｐ−MOSTP1とＮ−MOSTN1のゲート共通接続点にはインバ
ータI1を介しリードデータRDが入力され、ドレイン共通
接続点より出力DOが取り出される。
第４図（ｂ）はNMOSタイプの出力バッファ回路を示す回
路図である。Ｎ−MOSTN2,N3の直列接続体が電源電圧VCC
と接地間に接続されている。Ｎ−MOSTN2のゲートには直
接リードデータRDが与えられ、Ｎ−MOSTN3のゲートには
インバータI2を介しリードデータRDが与えられている。
そして、Ｎ−MOSTN2,N3のソース・ドレイン共通接続点
より出力DOが取り出される。
路図である。Ｎ−MOSTN2,N3の直列接続体が電源電圧VCC
と接地間に接続されている。Ｎ−MOSTN2のゲートには直
接リードデータRDが与えられ、Ｎ−MOSTN3のゲートには
インバータI2を介しリードデータRDが与えられている。
そして、Ｎ−MOSTN2,N3のソース・ドレイン共通接続点
より出力DOが取り出される。
次に、動作について第５図を用いながら説明する。ま
ず、第４図（ａ）に示したCMOSタイプの出力バッファ回
路の動作について第５図（ａ）を用いながら説明する。
アクセスが開始され（アドレスＡが変化する）、リード
データRDがインバータI1に与えられ、インバータI1の出
力が“H"となると、一定時間遅れて、Ｐ−MOSTP1がOFF
し、Ｎ−MOSTN1がONする。そのため、出力DOは“L"とな
る。一方、リードデータRDが与えられ、インバータI1の
出力が“L"となると、一定時間遅れてＰ−MOSTP1がON
し、Ｎ−MOSTN1がOFFする。そのため、出力データDOは
“H"となる。この場合、“H"レベルは電源電圧VCCとな
る。
ず、第４図（ａ）に示したCMOSタイプの出力バッファ回
路の動作について第５図（ａ）を用いながら説明する。
アクセスが開始され（アドレスＡが変化する）、リード
データRDがインバータI1に与えられ、インバータI1の出
力が“H"となると、一定時間遅れて、Ｐ−MOSTP1がOFF
し、Ｎ−MOSTN1がONする。そのため、出力DOは“L"とな
る。一方、リードデータRDが与えられ、インバータI1の
出力が“L"となると、一定時間遅れてＰ−MOSTP1がON
し、Ｎ−MOSTN1がOFFする。そのため、出力データDOは
“H"となる。この場合、“H"レベルは電源電圧VCCとな
る。
次に、第４図（ｂ）に示したNMOSタイプの出力バッファ
回路の動作について第５図（ｂ）を用いながら説明す
る。リードデータRDが“H"の場合、インバータI2の出力
は“L"となる。従って、一定時間遅れてＮ−MOSTN2がON
し、Ｎ−MOSTN3がOFFするので、出力データDOは“H"と
なる。この場合、“H"レベルはＮ−MOSTN2のしきい値を
“VTHNとするとVCC−VTHNとなる。
回路の動作について第５図（ｂ）を用いながら説明す
る。リードデータRDが“H"の場合、インバータI2の出力
は“L"となる。従って、一定時間遅れてＮ−MOSTN2がON
し、Ｎ−MOSTN3がOFFするので、出力データDOは“H"と
なる。この場合、“H"レベルはＮ−MOSTN2のしきい値を
“VTHNとするとVCC−VTHNとなる。
一方、リードデータRDが“L"の場合、インバータI2の出
力は“H"となる。従って、一定時間遅れてＮ−MOSTN2が
OFFし、Ｎ−MOSTN3がONするので、出力データDOは“L"
となる。
力は“H"となる。従って、一定時間遅れてＮ−MOSTN2が
OFFし、Ｎ−MOSTN3がONするので、出力データDOは“L"
となる。
従来の出力バッファ回路は以上のように構成されている
ので、以下のような問題点があった。近年デバイスの動
作の高速化に伴い出力バッファの出力反転時間も短縮さ
れている。このことは出力バッファの駆動力を大きくす
ることを意味しており、回路的には出力バッファのトラ
ンジスタのインピーダンスを下げるということである。
出力バッファのトランジスタのインピーダンスが小さく
なるということは、出力バッファに流れ込む、あるいは
出力バッファから流れ出す電流の最大値が増加するとい
うことであり、これに伴い単位時間当りの電流の変化量
であるdi/dtが大きくなる。この電流変化量di/dtが一般
にノイズの大きさといわれ、デバイスあるいはシステム
の誤動作の原因となる。第４図（ａ）に示したCMOSタイ
プの出力バッファ回路では“H"レベルは前述したように
電源電圧VCCであるから出力DOが“H"→“L"に変化する
際、“L"を駆動するＮ−MOSTN1は、かなりの電荷量を引
き抜かねばならず、高速化のため、Ｎ−MOSTN1を大きな
寸法にするとノイズの大きさは、0.5〜0.7Vとなり、誤
動作をひき起しやすくなるという問題点があった。
ので、以下のような問題点があった。近年デバイスの動
作の高速化に伴い出力バッファの出力反転時間も短縮さ
れている。このことは出力バッファの駆動力を大きくす
ることを意味しており、回路的には出力バッファのトラ
ンジスタのインピーダンスを下げるということである。
出力バッファのトランジスタのインピーダンスが小さく
なるということは、出力バッファに流れ込む、あるいは
出力バッファから流れ出す電流の最大値が増加するとい
うことであり、これに伴い単位時間当りの電流の変化量
であるdi/dtが大きくなる。この電流変化量di/dtが一般
にノイズの大きさといわれ、デバイスあるいはシステム
の誤動作の原因となる。第４図（ａ）に示したCMOSタイ
プの出力バッファ回路では“H"レベルは前述したように
電源電圧VCCであるから出力DOが“H"→“L"に変化する
際、“L"を駆動するＮ−MOSTN1は、かなりの電荷量を引
き抜かねばならず、高速化のため、Ｎ−MOSTN1を大きな
寸法にするとノイズの大きさは、0.5〜0.7Vとなり、誤
動作をひき起しやすくなるという問題点があった。
CMOSタイプの出力バッファ回路が有する上記問題点を解
決するためには、第４図（ｂ）に示した“H"レベルがV
CC−VTHNであるNMOSタイプの出力バッファ回路を用いれ
ばよい。つまり、“H"レベルがVCC−VTHNであるため、
出力DOが“H"→“L"に変化する際、“L"を駆動するＮ−
MOSTN3が引き抜かれなければならない電荷量はCMOSタイ
プの出力バッファの場合より小さくなる。その結果、電
流変化量di/dtも小さくなり、ノイズも小さくなる。ま
た、出力DOが“H"→“L"に変化する場合、出力DOのレベ
ルはVCC−VTHNから０に変化することになり、CMOSタイ
プの出力バッファ回路の場合よりVCC−（VCC−VTHN）の
変化時間分だけ時間が節約できる。そのため、“H"→
“L"へのアクセスタイムが短縮できる。
決するためには、第４図（ｂ）に示した“H"レベルがV
CC−VTHNであるNMOSタイプの出力バッファ回路を用いれ
ばよい。つまり、“H"レベルがVCC−VTHNであるため、
出力DOが“H"→“L"に変化する際、“L"を駆動するＮ−
MOSTN3が引き抜かれなければならない電荷量はCMOSタイ
プの出力バッファの場合より小さくなる。その結果、電
流変化量di/dtも小さくなり、ノイズも小さくなる。ま
た、出力DOが“H"→“L"に変化する場合、出力DOのレベ
ルはVCC−VTHNから０に変化することになり、CMOSタイ
プの出力バッファ回路の場合よりVCC−（VCC−VTHN）の
変化時間分だけ時間が節約できる。そのため、“H"→
“L"へのアクセスタイムが短縮できる。
NMOSタイプの出力バッファ回路は以上のようにCMOSタイ
プの出力バッファ回路の問題点を解決し、かつ出力DOが
“H"→“L"に変化する際、高速化が図れるという長所を
持つが、以下の短所を有する。つまり、出力DOが“L"→
“H"に変化する場合、“H"を駆動するのはＮ−MOSTN2で
ある。従って、Ｎ−MOSTN2が導通し、出力DOを“H"にす
る場合、Ｎ−MOSTN2のソース・ドレイン間の電位差が次
第に小さくなり、駆動能力が落ちる。そのため、CMOSタ
イプの出力バッファ回路に比し、出力DOが“L"→“H"に
変化するアクセスタイムが長くなるという問題点があっ
た。
プの出力バッファ回路の問題点を解決し、かつ出力DOが
“H"→“L"に変化する際、高速化が図れるという長所を
持つが、以下の短所を有する。つまり、出力DOが“L"→
“H"に変化する場合、“H"を駆動するのはＮ−MOSTN2で
ある。従って、Ｎ−MOSTN2が導通し、出力DOを“H"にす
る場合、Ｎ−MOSTN2のソース・ドレイン間の電位差が次
第に小さくなり、駆動能力が落ちる。そのため、CMOSタ
イプの出力バッファ回路に比し、出力DOが“L"→“H"に
変化するアクセスタイムが長くなるという問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、ノイズが少なく、かつアクセスタイムが短い
出力バッファ回路を得ることを目的とする。
たもので、ノイズが少なく、かつアクセスタイムが短い
出力バッファ回路を得ることを目的とする。
〔課題を解決するための手段〕 この発明に係る出力バッファ回路は、制御電極に第１の
活性化信号が与えられると導通状態となる第１の導電型
のトランジスタと、制御電極に第２の活性化信号が与え
られると導通状態となる第２の導電型のトランジスタと
が高電位ノードと低電位ノードとの間に直列に接続さ
れ、その接続点を出力ノードとする相補型回路、前記相
補型回路の出力ノードに接続され、制御ノードに第３の
活性化信号が与えられると前記高電位ノードの電位より
低い所定の電位を前記相補型回路の出力ノードに出力す
る電位保持回路、第１および第２の入力信号を受け、前
記第１の入力信号が活性を示すときは前記第３の活性化
信号を出力せず、前記第２の入力信号に応答して、前記
第１の活性化信号あるいは前記第２の活性化信号のいず
れかを出力し、前記第１の入力信号が非活性を示すとき
は前記第１の活性化信号を出力せず、前記第２の入力信
号に応答して、前記第２の活性化信号あるいは前記第３
の活性化信号のいずれかを出力する論理回路を備えてい
る。
活性化信号が与えられると導通状態となる第１の導電型
のトランジスタと、制御電極に第２の活性化信号が与え
られると導通状態となる第２の導電型のトランジスタと
が高電位ノードと低電位ノードとの間に直列に接続さ
れ、その接続点を出力ノードとする相補型回路、前記相
補型回路の出力ノードに接続され、制御ノードに第３の
活性化信号が与えられると前記高電位ノードの電位より
低い所定の電位を前記相補型回路の出力ノードに出力す
る電位保持回路、第１および第２の入力信号を受け、前
記第１の入力信号が活性を示すときは前記第３の活性化
信号を出力せず、前記第２の入力信号に応答して、前記
第１の活性化信号あるいは前記第２の活性化信号のいず
れかを出力し、前記第１の入力信号が非活性を示すとき
は前記第１の活性化信号を出力せず、前記第２の入力信
号に応答して、前記第２の活性化信号あるいは前記第３
の活性化信号のいずれかを出力する論理回路を備えてい
る。
また、この発明に係る出力バッファ回路の第２の態様
は、前記電位保持回路の出力は前記高電位ノードの電位
よりトランジスタのソース・ゲート間のしきい値電圧１
段分低くなっている。
は、前記電位保持回路の出力は前記高電位ノードの電位
よりトランジスタのソース・ゲート間のしきい値電圧１
段分低くなっている。
この発明によれば、第２の入力信号に応答して第３の活
性化信号が出力されると、電位保持回路から相補型回路
の出力ノードに高電位ノードの電位より低い所定の電位
が出力される。このとき、第１の活性化信号および第２
の活性化信号は出力されていないので第１の導電型のト
ランジスタおよび第２の導電型のトランジスタは非道通
状態にあり、相補型回路の出力ノードは電位保持回路が
出力する高電位ノードの電位より低い所定の電位に保た
れることになる。また、第１の活性化信号が出力されて
いないときに、第２の活性化信号あるいは第３の活性化
信号のいずれかを出力する構成になっているので、第２
の活性化信号および第３の活性化信号が同時に出力され
ることはない。
性化信号が出力されると、電位保持回路から相補型回路
の出力ノードに高電位ノードの電位より低い所定の電位
が出力される。このとき、第１の活性化信号および第２
の活性化信号は出力されていないので第１の導電型のト
ランジスタおよび第２の導電型のトランジスタは非道通
状態にあり、相補型回路の出力ノードは電位保持回路が
出力する高電位ノードの電位より低い所定の電位に保た
れることになる。また、第１の活性化信号が出力されて
いないときに、第２の活性化信号あるいは第３の活性化
信号のいずれかを出力する構成になっているので、第２
の活性化信号および第３の活性化信号が同時に出力され
ることはない。
また、この発明に係る出力バッファ回路の第２の態様に
よれば、相補型回路の出力ノードの電位が、高電位ノー
ドの電位よりトランジスタのソース・ゲート間のしきい
値電圧１段分低い電位となる。
よれば、相補型回路の出力ノードの電位が、高電位ノー
ドの電位よりトランジスタのソース・ゲート間のしきい
値電圧１段分低い電位となる。
第１図はこの発明に係る出力バッファ回路の一実施例を
示す回路図である。NAND回路A1には、リードデータRDと
制御クロックφが入力され、その出力はＰ−MOSTP1のゲ
ートに与えられる。なお、Ｐ−MOSTP1がONするようにNA
ND回路A1の出力が与えられることを“Ｐ−MOSTP1がゲー
トに活性化信号が与えられる”と呼称する。ここで制御
クロックφは、アクセスが開始されると一定期間“H"と
なる信号である。インバータI3にはリードデータRDが入
力され、その出力はＮ−MOSTN1のゲートに与えられる。
なお、Ｎ−MOSTN1がONするようにインバータI3の出力が
与えられることを“Ｎ−MOSTN1のゲートに活性化信号が
与えられる”と呼称する。NAND回路A2には、リードデー
タRDとインバータI4を介した制御クロックφが入力さ
れ、その出力はインバータI5を介しトランスミッション
ゲートＸを構成するＮ−MOSTN4,P−MOSTP2のゲートに入
力される。つまり、Ｎ−MOSTN4のゲートにはインバータ
I5の出力（ノードａとする）が直接入力され、Ｐ−MOST
P2のゲートにはインバータI6を介しインバータI5の出力
が入力される。ここでトランスミッションゲートＸがON
するようにインバータI5の出力が与えられることを、
“ノードａに活性化信号が与えられる”と呼称する。
示す回路図である。NAND回路A1には、リードデータRDと
制御クロックφが入力され、その出力はＰ−MOSTP1のゲ
ートに与えられる。なお、Ｐ−MOSTP1がONするようにNA
ND回路A1の出力が与えられることを“Ｐ−MOSTP1がゲー
トに活性化信号が与えられる”と呼称する。ここで制御
クロックφは、アクセスが開始されると一定期間“H"と
なる信号である。インバータI3にはリードデータRDが入
力され、その出力はＮ−MOSTN1のゲートに与えられる。
なお、Ｎ−MOSTN1がONするようにインバータI3の出力が
与えられることを“Ｎ−MOSTN1のゲートに活性化信号が
与えられる”と呼称する。NAND回路A2には、リードデー
タRDとインバータI4を介した制御クロックφが入力さ
れ、その出力はインバータI5を介しトランスミッション
ゲートＸを構成するＮ−MOSTN4,P−MOSTP2のゲートに入
力される。つまり、Ｎ−MOSTN4のゲートにはインバータ
I5の出力（ノードａとする）が直接入力され、Ｐ−MOST
P2のゲートにはインバータI6を介しインバータI5の出力
が入力される。ここでトランスミッションゲートＸがON
するようにインバータI5の出力が与えられることを、
“ノードａに活性化信号が与えられる”と呼称する。
Ｎ−MOSTN5とＰ−MOSTP3は直列接続され、Ｎ−MOSTN5の
ドレインは電源電圧VCCに接続されるとともにゲートに
も接続されている。Ｐ−MOSTP3のドレインは抵抗R1を介
し接地されるとともにゲートにも接続されている。Ｎ−
MOSTN6とＰ−MOSTP4とＮ−MOSTN7はこの順で直列接続さ
れている。Ｎ−MOSTN6のソースは電源電圧VCCに接続さ
れるとともにゲートにも接続されている。Ｐ−MOSTP4の
ゲートはＰ−MOSTP3のドレインに接続されている。Ｎ−
MOSTN7は、ソースが接地され、ゲートにはインバータI5
の出力が与えられる。そして、Ｎ−MOSTN6とＰ−MOSTP4
のソース・ドレイン共通接続点をノードｂとする。Ｎ−
MOSTN5,N6,N7及びＰ−MOSTP3,P4及び抵抗R1により構成
される回路によりノードｂの電位をVCC−VTHNに保つ。
なお、この回路を定電圧発生回路と呼称する。また、ノ
ードｂの電位はトランスミッションゲートＸがONする
と、出力DOとなる。つまり、能動化されることにより、
出力DOの電位をVCC−VTHNに保つ電位保持回路Ｄをトラ
ンスミッションゲートX,インバータI6,P−MOSTP2,P3,P
4,N−MOSTN5,N6,N7及び抵抗R1により構成している。こ
こで、トランスミッションゲートＸを“スイッチ回路”
と呼称し、ノードａをその機能から“制御ノード”と呼
称する。
ドレインは電源電圧VCCに接続されるとともにゲートに
も接続されている。Ｐ−MOSTP3のドレインは抵抗R1を介
し接地されるとともにゲートにも接続されている。Ｎ−
MOSTN6とＰ−MOSTP4とＮ−MOSTN7はこの順で直列接続さ
れている。Ｎ−MOSTN6のソースは電源電圧VCCに接続さ
れるとともにゲートにも接続されている。Ｐ−MOSTP4の
ゲートはＰ−MOSTP3のドレインに接続されている。Ｎ−
MOSTN7は、ソースが接地され、ゲートにはインバータI5
の出力が与えられる。そして、Ｎ−MOSTN6とＰ−MOSTP4
のソース・ドレイン共通接続点をノードｂとする。Ｎ−
MOSTN5,N6,N7及びＰ−MOSTP3,P4及び抵抗R1により構成
される回路によりノードｂの電位をVCC−VTHNに保つ。
なお、この回路を定電圧発生回路と呼称する。また、ノ
ードｂの電位はトランスミッションゲートＸがONする
と、出力DOとなる。つまり、能動化されることにより、
出力DOの電位をVCC−VTHNに保つ電位保持回路Ｄをトラ
ンスミッションゲートX,インバータI6,P−MOSTP2,P3,P
4,N−MOSTN5,N6,N7及び抵抗R1により構成している。こ
こで、トランスミッションゲートＸを“スイッチ回路”
と呼称し、ノードａをその機能から“制御ノード”と呼
称する。
次に第２図（ａ）の実線を参照しつつ、出力DOが“L"
から“H"に変化する動作について説明する。アクセス前
において、リードデータRDが“L"、制御クロックが“L"
であるとする。この場合、Ｐ−MOSTP1がOFF、Ｎ−MOSTN
1がON、ノードａが“L"となるので出力DOはGNDレベル
（“L"）となる。
から“H"に変化する動作について説明する。アクセス前
において、リードデータRDが“L"、制御クロックが“L"
であるとする。この場合、Ｐ−MOSTP1がOFF、Ｎ−MOSTN
1がON、ノードａが“L"となるので出力DOはGNDレベル
（“L"）となる。
次にアクセスが開始されると一定期間制御クロックφが
“H"となる。そして、リードデータRDが“H"になったと
する。すると、Ｐ−MOSTP1がON、Ｎ−MOSTN1がOFFし、
ノードａは“L"となる。そのため、出力DOは一定期間遅
れて“H"（VCC）となる。その後、アクセスが終了し、
制御クロックφのみが“L"になると、一定時間遅れてＰ
−MOSTP1がOFF、Ｎ−MOSTN1がOFFし、またノードａは
“H"となる。ノードａの“H"に応答して、トランスミッ
ションゲートＸがONする。従って、出力DOには、ノード
ｂの電位、つまりVCC−VTHNが出力される。このよう
に、アクセスが終了し、制御クロックφのみが“L"とな
ると、出力DOの“H"のレベルがVCCからVCC−VTHNに下が
ることになる。このようにして、出力DOが“L"から“H"
に変化する。
“H"となる。そして、リードデータRDが“H"になったと
する。すると、Ｐ−MOSTP1がON、Ｎ−MOSTN1がOFFし、
ノードａは“L"となる。そのため、出力DOは一定期間遅
れて“H"（VCC）となる。その後、アクセスが終了し、
制御クロックφのみが“L"になると、一定時間遅れてＰ
−MOSTP1がOFF、Ｎ−MOSTN1がOFFし、またノードａは
“H"となる。ノードａの“H"に応答して、トランスミッ
ションゲートＸがONする。従って、出力DOには、ノード
ｂの電位、つまりVCC−VTHNが出力される。このよう
に、アクセスが終了し、制御クロックφのみが“L"とな
ると、出力DOの“H"のレベルがVCCからVCC−VTHNに下が
ることになる。このようにして、出力DOが“L"から“H"
に変化する。
次に、上記に示した状態より出力DOが“L"に変化する場
合について第２図（ａ）の実線を参照しながら説明す
る。アクセス前は前述したようにリードデータRDが
“H"、制御クロックφが“L"であり、Ｐ−MOSTP1及びＮ
−MOSTN1はOFF、ノードａは“H"となるため、トランス
ミッションゲートＸはON、出力DOのレベルはVCC−VTHN
となっている。アクセスが開始されるとリードデータRD
が“L"、制御クロックφが“H"となる。その結果、一定
期間遅れてＰ−MOSTP1がOFF、Ｎ−MOSTN1がONし、ノー
ドａは“L"となる。従って、トランスミッションゲート
ＸはOFFし、出力DOはGNDレベルとなる。その後アクセス
が終了し、制御クロックφのみが“L"となっても、Ｐ−
MOSTP1はOFF、Ｎ−MOSTN1はON、ノードａは“L"のまま
であり、出力DOもGNDレベルのままである。このように
して、出力DOが“H"（VCC−VTHN）から“L"へ変化す
る。
合について第２図（ａ）の実線を参照しながら説明す
る。アクセス前は前述したようにリードデータRDが
“H"、制御クロックφが“L"であり、Ｐ−MOSTP1及びＮ
−MOSTN1はOFF、ノードａは“H"となるため、トランス
ミッションゲートＸはON、出力DOのレベルはVCC−VTHN
となっている。アクセスが開始されるとリードデータRD
が“L"、制御クロックφが“H"となる。その結果、一定
期間遅れてＰ−MOSTP1がOFF、Ｎ−MOSTN1がONし、ノー
ドａは“L"となる。従って、トランスミッションゲート
ＸはOFFし、出力DOはGNDレベルとなる。その後アクセス
が終了し、制御クロックφのみが“L"となっても、Ｐ−
MOSTP1はOFF、Ｎ−MOSTN1はON、ノードａは“L"のまま
であり、出力DOもGNDレベルのままである。このように
して、出力DOが“H"（VCC−VTHN）から“L"へ変化す
る。
次に、リードデータRDが“L"のままで制御クロックφが
“L"→“H"→“L"と変化する場合について説明する。こ
のように制御クロックφが変化してもＰ−MOSTP1はOF
F、Ｎ−MOSTN1はON、ノードａは“L"のままであり、こ
のため、出力DOもGNDレベルのままである。この様子を
示したのが第２図（ｂ）の実線である。
“L"→“H"→“L"と変化する場合について説明する。こ
のように制御クロックφが変化してもＰ−MOSTP1はOF
F、Ｎ−MOSTN1はON、ノードａは“L"のままであり、こ
のため、出力DOもGNDレベルのままである。この様子を
示したのが第２図（ｂ）の実線である。
次に、リードデータRDが“H"のままで、制御クロックφ
が“L"→“H"→“L"と変化する場合について第２図
（ｂ）の実線を参照しつつ説明する。このように制御
クロックφが変化するとそれに応じて、Ｐ−MOSTP1はOF
F→ON→OFFと変化し、ノードａの電位は“H"→“L"→
“H"と変化するけれども、Ｎ−MOSTN1はOFFのままであ
る。ノードａの電位が“H"→“L"→“H"と変化すること
によりトランスミッションゲートＸはON→OFF→ONと変
化する。そのため、出力DOの電位は（VCC−VTHN）→VCC
→（VCC−VTHN）と変化する。
が“L"→“H"→“L"と変化する場合について第２図
（ｂ）の実線を参照しつつ説明する。このように制御
クロックφが変化するとそれに応じて、Ｐ−MOSTP1はOF
F→ON→OFFと変化し、ノードａの電位は“H"→“L"→
“H"と変化するけれども、Ｎ−MOSTN1はOFFのままであ
る。ノードａの電位が“H"→“L"→“H"と変化すること
によりトランスミッションゲートＸはON→OFF→ONと変
化する。そのため、出力DOの電位は（VCC−VTHN）→VCC
→（VCC−VTHN）と変化する。
上記のように、出力DOに“H"（VCC）出力され、その後
制御クロックφが“L"になると出力DOの“H"レベルはV
CCからVCC−VTHNまで下げられる。そのため、次のアク
セスにおいて、出力DOが“L"（GNDレベル）になる場
合、CMOSタイプの出力バッファ回路を用いた場合によ
り、電流変化量di/dtが小さくなる。その結果、ノイズ
の軽減が図れる。また、VCC−（VCC−VTHN）の変化時間
分だけアクセスタイムの短縮が図れる。
制御クロックφが“L"になると出力DOの“H"レベルはV
CCからVCC−VTHNまで下げられる。そのため、次のアク
セスにおいて、出力DOが“L"（GNDレベル）になる場
合、CMOSタイプの出力バッファ回路を用いた場合によ
り、電流変化量di/dtが小さくなる。その結果、ノイズ
の軽減が図れる。また、VCC−（VCC−VTHN）の変化時間
分だけアクセスタイムの短縮が図れる。
第３図はこの発明の他の実施例を示す回路図である。こ
の実施例では、Ｐ−MOSTP1,N−MOSTN1がともにOFFして
いるときに、出力DOの電位をVCCより低い電位に保つた
めの回路を、Ｎ−MOSTN7,N8の直列回路体により構成し
ている。Ｎ−MOSTN7,N8は直列接続され、Ｎ−MOSTN7の
ドレインは電源電圧VCCに接続され、Ｎ−MOSTN8のソー
スは接地されている。Ｎ−MOSTN7,N8のソース・ドレイ
ン共通接続点は、出力DOに接続されており、各々のゲー
トは共通接続されている。そして、インバータI5の出力
はＮ−MOSTN7,N8のゲート共通接続点に与えられてい
る。その他の構成は第１図に示した実施例と同様であ
る。
の実施例では、Ｐ−MOSTP1,N−MOSTN1がともにOFFして
いるときに、出力DOの電位をVCCより低い電位に保つた
めの回路を、Ｎ−MOSTN7,N8の直列回路体により構成し
ている。Ｎ−MOSTN7,N8は直列接続され、Ｎ−MOSTN7の
ドレインは電源電圧VCCに接続され、Ｎ−MOSTN8のソー
スは接地されている。Ｎ−MOSTN7,N8のソース・ドレイ
ン共通接続点は、出力DOに接続されており、各々のゲー
トは共通接続されている。そして、インバータI5の出力
はＮ−MOSTN7,N8のゲート共通接続点に与えられてい
る。その他の構成は第１図に示した実施例と同様であ
る。
次に動作について説明する。Ｐ−MOSTP1及びＮ−MOSTN1
がON,OFFする場合のリードデータRD及び制御クロックφ
のレベルは第１図に示した実施例と同様である。また、
Ｎ−MOSTN7,N8が共にON,OFFするリードデータRD及び制
御クロックφのレベルは、第１図に示した実施例におけ
るトランスミッションゲートＸがON,OFFする場合と同様
である。この実施例では、Ｎ−MOSTN7,N8が共にONする
と、これらのトランジスタの駆動能力の比に応じた電位
（電源電圧VCCより小さい電位）が出力DOに出力される
ので、上記実施例と同様の効果が得られる。
がON,OFFする場合のリードデータRD及び制御クロックφ
のレベルは第１図に示した実施例と同様である。また、
Ｎ−MOSTN7,N8が共にON,OFFするリードデータRD及び制
御クロックφのレベルは、第１図に示した実施例におけ
るトランスミッションゲートＸがON,OFFする場合と同様
である。この実施例では、Ｎ−MOSTN7,N8が共にONする
と、これらのトランジスタの駆動能力の比に応じた電位
（電源電圧VCCより小さい電位）が出力DOに出力される
ので、上記実施例と同様の効果が得られる。
なお、上記実施例ではMOSトランジスタを用いた場合に
ついて説明したが、バイポーラトランジスタを用いても
上記実施例と同様の効果が得られる。
ついて説明したが、バイポーラトランジスタを用いても
上記実施例と同様の効果が得られる。
以上のように、この発明によれば、相補型回路の出力ノ
ードに接続され、制御ノードに第３の活性化信号が与え
られると高電位ノードの電位より低い所定の電位を相補
型の出力ノードに出力する電位保持回路と、第１および
第２の入力信号を受け、第１の入力信号が活性を示すと
きは第３の活性化信号を出力せず、第２の入力信号に応
答して、第１の活性化信号あるいは第２の活性化信号の
いずれかを出力し、第１の入力信号が非活性を示すとき
は第１の活性化信号を出力せず、第２の入力信号に応答
して、第２の活性化信号あるいは第３の活性化信号のい
ずれかを出力する論理回路とを備えているので、第３の
活性化信号が出力されることで相補型回路の出力ノード
は電位保持回路が出力する高電位ノードの電位より低い
所定の電位に保たれることになる。そのため、相補型回
路の出力ノードの電位が高電位から低電位に変化する場
合、電流変化量di/dtは従来より小さくなり、ノイズも
小さくなるという効果がある。また、従来よりアクセス
タイムも速くなるという効果がある。一方、相補型回路
の出力ノードの電位が低電位から高電位に変化する場合
には、出力相補型回路を構成する第１の導電型のトラン
ジスタがONするので、アクセスタイムが長くなることは
ない。また、第２の活性化信号および第３の活性化信号
が同時に出力されることがないので、第２の導電型のト
ランジスタおよび電位保持回路が同時に動作して、電位
保持回路から第２の導電型のトランジスタを経由して低
電位ノードに電流が流れるといった状態が回避されるこ
とになる。
ードに接続され、制御ノードに第３の活性化信号が与え
られると高電位ノードの電位より低い所定の電位を相補
型の出力ノードに出力する電位保持回路と、第１および
第２の入力信号を受け、第１の入力信号が活性を示すと
きは第３の活性化信号を出力せず、第２の入力信号に応
答して、第１の活性化信号あるいは第２の活性化信号の
いずれかを出力し、第１の入力信号が非活性を示すとき
は第１の活性化信号を出力せず、第２の入力信号に応答
して、第２の活性化信号あるいは第３の活性化信号のい
ずれかを出力する論理回路とを備えているので、第３の
活性化信号が出力されることで相補型回路の出力ノード
は電位保持回路が出力する高電位ノードの電位より低い
所定の電位に保たれることになる。そのため、相補型回
路の出力ノードの電位が高電位から低電位に変化する場
合、電流変化量di/dtは従来より小さくなり、ノイズも
小さくなるという効果がある。また、従来よりアクセス
タイムも速くなるという効果がある。一方、相補型回路
の出力ノードの電位が低電位から高電位に変化する場合
には、出力相補型回路を構成する第１の導電型のトラン
ジスタがONするので、アクセスタイムが長くなることは
ない。また、第２の活性化信号および第３の活性化信号
が同時に出力されることがないので、第２の導電型のト
ランジスタおよび電位保持回路が同時に動作して、電位
保持回路から第２の導電型のトランジスタを経由して低
電位ノードに電流が流れるといった状態が回避されるこ
とになる。
また、この発明に係る出力バッファ回路の第２の態様に
よれば、相補型回路の出力ノードの電位を、高電位ノー
ドの電位よりトランジスタのソース・ゲート間のしきい
値電圧１段分低くするだけで、出力ノードの電位が低電
位に変化する場合に、電流変化量di/dtを従来より小さ
くでき、ノイズを小さくできるという効果が十分に得ら
れる。
よれば、相補型回路の出力ノードの電位を、高電位ノー
ドの電位よりトランジスタのソース・ゲート間のしきい
値電圧１段分低くするだけで、出力ノードの電位が低電
位に変化する場合に、電流変化量di/dtを従来より小さ
くでき、ノイズを小さくできるという効果が十分に得ら
れる。
第１図はこの発明に係る出力バッファ回路の一実施例を
示す回路図、第２図は第１図に示した回路の動作を説明
するための図、第３図はこの発明の他の実施例を示す回
路図、第４図は従来の出力バッファ回路を示す回路図、
第５図は第４図に示した回路の動作を説明するための図
である。 図において、ＣはCMOS回路、Ｄは電位保持回路、RDはリ
ードデータ、φは制御クロック、A1及びA2はNAND回路、
I3,I4及びI5はインバータである。 なお、各図中同一符号は同一または相当部分を示す。
示す回路図、第２図は第１図に示した回路の動作を説明
するための図、第３図はこの発明の他の実施例を示す回
路図、第４図は従来の出力バッファ回路を示す回路図、
第５図は第４図に示した回路の動作を説明するための図
である。 図において、ＣはCMOS回路、Ｄは電位保持回路、RDはリ
ードデータ、φは制御クロック、A1及びA2はNAND回路、
I3,I4及びI5はインバータである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- 【請求項１】制御電極に第１の活性化信号が与えられる
と導通状態となる第１の導電型のトランジスタと、制御
電極に第２の活性化信号が与えられると導通状態となる
第２の導電型のトランジスタとが高電位ノードと低電位
ノードとの間に直列に接続され、その接続点を出力ノー
ドとする相補型回路、 前記相補型回路の出力ノードに接続され、制御ノードに
第３の活性化信号が与えられると前記高電位ノードの電
位より低い所定の電位を前記相補型回路の出力ノードに
出力する電位保持回路、 第１および第２の入力信号を受け、前記第１の入力信号
が活性を示すときは前記第３の活性化信号を出力せず、
前記第２の入力信号に応答して、前記第１の活性化信号
あるいは前記第２の活性化信号のいずれかを出力し、ま
た前記第１の入力信号が非活性を示すときは前記第１の
活性化信号を出力せず、前記第２の入力信号に応答し
て、前記第２の活性化信号あるいは前記第３の活性化信
号のいずれかを出力する論理回路を備えた出力バッファ
回路。 - 【請求項２】前記電位保持回路の出力は、前記高電位ノ
ードの電位よりトランジスタのソース・ゲート間のしき
い値電圧１段分低いことを特徴とする請求項１記載の出
力バッファ回路。 - 【請求項３】前記電位保持回路は、前記高電位ノードと
前記低電位ノードの間に接続され、出力ノードより前記
所定の電位を出力する定電圧発生回路と、 前記定電圧発生回路の出力ノードと前記相補型回路の出
力ノードとの間に接続され、前記制御ノードに第３の活
性化信号が与えられると導通状態となるスイッチ回路と
を有する請求項１または請求項２記載の出力バッファ回
路。 - 【請求項４】前記スイッチ回路は、制御電極に前記第３
の活性化信号およびその反転信号が与えられると、それ
ぞれ導通状態となる第１の導電型のトランジスタと第２
の導電型のトランジスタとを有して構成されている請求
項３記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267390A JPH0777344B2 (ja) | 1988-10-24 | 1988-10-24 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267390A JPH0777344B2 (ja) | 1988-10-24 | 1988-10-24 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113721A JPH02113721A (ja) | 1990-04-25 |
| JPH0777344B2 true JPH0777344B2 (ja) | 1995-08-16 |
Family
ID=17444183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63267390A Expired - Lifetime JPH0777344B2 (ja) | 1988-10-24 | 1988-10-24 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777344B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476899A (ja) * | 1990-07-18 | 1992-03-11 | Mitsubishi Electric Corp | 出力バッファ回路 |
| FR2719727B1 (fr) * | 1994-05-03 | 1996-07-26 | Matra Mhs | Circuit de sortie pour circuit intégré. |
| US5691655A (en) * | 1995-11-27 | 1997-11-25 | Advanced Micro Devices, Inc. | Bus driver circuit configured to partially discharge a bus conductor to decrease line to line coupling capacitance |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611109B2 (ja) * | 1986-12-09 | 1994-02-09 | 株式会社東芝 | 半導体集積回路 |
-
1988
- 1988-10-24 JP JP63267390A patent/JPH0777344B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02113721A (ja) | 1990-04-25 |
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