JP2000357949A - クランプ回路及びそれを用いたインターフェース回路 - Google Patents
クランプ回路及びそれを用いたインターフェース回路Info
- Publication number
- JP2000357949A JP2000357949A JP11168164A JP16816499A JP2000357949A JP 2000357949 A JP2000357949 A JP 2000357949A JP 11168164 A JP11168164 A JP 11168164A JP 16816499 A JP16816499 A JP 16816499A JP 2000357949 A JP2000357949 A JP 2000357949A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- terminal
- voltage supply
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 回路構成の簡素化が図れ、クランプ電圧の範
囲を容易に設定でき、消費電力の低減を実現できるクラ
ンプ回路及びそれを用いたインターフェース回路を提供
する。 【解決手段】電源電圧ＶCCの供給線と入力端子Ｔinとの
間にｎＭＯＳトランジスタＮＴ１とダイオードＤ１を直
列接続し、入力端子Ｔinと接地電位ＧＮＤとの間にダイ
オードＤ２とｐＭＯＳトランジスタＰＴ１を直列接続す
る。トランジスタＮＴ１とＰＴ１の制御端子に直列接続
されている抵抗素子Ｒ１，Ｒ２，Ｒ３から得られる分圧
電圧ＶND1 とＶND2 をそれぞれ印加し、さらに抵抗素子
Ｒ２と並列にトランジスタＮＴ２を接続し、ＮＴ２の制
御端子に入力する制御電圧ＶB により分圧電圧を制御
し、クランプ電圧の範囲を制御できる。クランプ回路を
伝送線上の各バッファの入力側に接続することで、伝送
線の終端抵抗を省略できる。
囲を容易に設定でき、消費電力の低減を実現できるクラ
ンプ回路及びそれを用いたインターフェース回路を提供
する。 【解決手段】電源電圧ＶCCの供給線と入力端子Ｔinとの
間にｎＭＯＳトランジスタＮＴ１とダイオードＤ１を直
列接続し、入力端子Ｔinと接地電位ＧＮＤとの間にダイ
オードＤ２とｐＭＯＳトランジスタＰＴ１を直列接続す
る。トランジスタＮＴ１とＰＴ１の制御端子に直列接続
されている抵抗素子Ｒ１，Ｒ２，Ｒ３から得られる分圧
電圧ＶND1 とＶND2 をそれぞれ印加し、さらに抵抗素子
Ｒ２と並列にトランジスタＮＴ２を接続し、ＮＴ２の制
御端子に入力する制御電圧ＶB により分圧電圧を制御
し、クランプ電圧の範囲を制御できる。クランプ回路を
伝送線上の各バッファの入力側に接続することで、伝送
線の終端抵抗を省略できる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号の電圧を
所定の範囲内に制限するクランプ回路及び当該クランプ
回路を用いたインターフェース回路に関するものであ
る。
所定の範囲内に制限するクランプ回路及び当該クランプ
回路を用いたインターフェース回路に関するものであ
る。
【０００２】
【従来の技術】従来、集積回路内部やＰＣＢ（Printed
Circuit Board:印刷配線基板）の配線などにはＥＳＤ
（Electrostatic Discharge : 静電気放電）耐圧の向上
や反射ノイズの抑制のため、ダイオード・クランプ回路
またはショットキー・バリア・ダイオード・クランプ回
路が用いられている。図７は、ショットキー・バリア・
ダイオード・クランプ回路の一例を示している。
Circuit Board:印刷配線基板）の配線などにはＥＳＤ
（Electrostatic Discharge : 静電気放電）耐圧の向上
や反射ノイズの抑制のため、ダイオード・クランプ回路
またはショットキー・バリア・ダイオード・クランプ回
路が用いられている。図７は、ショットキー・バリア・
ダイオード・クランプ回路の一例を示している。
【０００３】図７に示すように、このクランプ回路は、
電源電圧ＶCCの供給線と接地電位ＧＮＤとの間に直列接
続されているショットキー・バリア・ダイオード（Scho
ttkyBarrier Diode, ショットキー障壁ダイオードとも
呼ばれ、以下の説明では、便宜上単にダイオードとい
う）Ｄ１，Ｄ２により構成されている。
電源電圧ＶCCの供給線と接地電位ＧＮＤとの間に直列接
続されているショットキー・バリア・ダイオード（Scho
ttkyBarrier Diode, ショットキー障壁ダイオードとも
呼ばれ、以下の説明では、便宜上単にダイオードとい
う）Ｄ１，Ｄ２により構成されている。
【０００４】ダイオードＤ１のアノードが入力端子Ｔin
に接続され、カソードが電源電圧Ｖ CCの供給線に接続さ
れている。ダイオードＤ２のアノードが接地され、カソ
ードが入力端子Ｔinに接続されている。ここで、ダイオ
ードＤ１の順方向立ち上がり電圧をＶD1とすると、入力
端子Ｔ inの信号電圧Ｖinが（Ｖin＞ＶCC＋ＶD1）を満足
すると、ダイオードＤ１が導通し、入力端子Ｔinの電圧
Ｖinは電源電圧ＶCCよりダイオードＤ１の導通電圧分だ
け高い電圧にクランプされる。ダイオードＤ２の順方向
立ち上がり電圧をＶD2とすると、入力端子Ｔinの信号電
圧Ｖinが（Ｖin＜−ＶD2）を満足すると、ダイオードＤ
２が導通し、入力端子Ｔinの電圧Ｖinは接地電位ＧＮＤ
よりダイオードＤ１の導通電圧分だけ低い電圧にクラン
プされる。
に接続され、カソードが電源電圧Ｖ CCの供給線に接続さ
れている。ダイオードＤ２のアノードが接地され、カソ
ードが入力端子Ｔinに接続されている。ここで、ダイオ
ードＤ１の順方向立ち上がり電圧をＶD1とすると、入力
端子Ｔ inの信号電圧Ｖinが（Ｖin＞ＶCC＋ＶD1）を満足
すると、ダイオードＤ１が導通し、入力端子Ｔinの電圧
Ｖinは電源電圧ＶCCよりダイオードＤ１の導通電圧分だ
け高い電圧にクランプされる。ダイオードＤ２の順方向
立ち上がり電圧をＶD2とすると、入力端子Ｔinの信号電
圧Ｖinが（Ｖin＜−ＶD2）を満足すると、ダイオードＤ
２が導通し、入力端子Ｔinの電圧Ｖinは接地電位ＧＮＤ
よりダイオードＤ１の導通電圧分だけ低い電圧にクラン
プされる。
【０００５】図８は、図７に示すクランプ回路のクラン
プ特性を示している。図示のように、このクランプ回路
を、例えば、信号伝送線の終端に接続することにより、
当該信号伝送線の終端電圧が、接地電位ＧＮＤよりわず
か低い電圧から、電源電圧Ｖ CCよりわずか高い電圧まで
の範囲内にクランプされる。このため、伝送線の終端に
おける信号の反射を防止でき、伝送線上の反射ノイズの
発生を抑制できる。
プ特性を示している。図示のように、このクランプ回路
を、例えば、信号伝送線の終端に接続することにより、
当該信号伝送線の終端電圧が、接地電位ＧＮＤよりわず
か低い電圧から、電源電圧Ｖ CCよりわずか高い電圧まで
の範囲内にクランプされる。このため、伝送線の終端に
おける信号の反射を防止でき、伝送線上の反射ノイズの
発生を抑制できる。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来のクランプ回路において、クランプ電圧の範囲は、電
源電圧ＶCC及びクランプ回路に用いられているダイオー
ドの導通電圧によって決まり、クランプ電圧を任意に設
定することができない。また、ダイオードの導通電圧に
より、クランプ電圧範囲が電源電圧ＶCC及び接地電位Ｇ
ＮＤよりわずかに遷移する。このため、例えば、接地電
位ＧＮＤと電源電圧ＶCCの間に入力端子Ｔ inの電圧Ｖin
をクランプしたい場合、ダイオードＤ１のカソードとダ
イオードＤ２のアノードにそれぞれ図９に示すように、
電圧ＶC1とＶC2を供給しなければならない。このため、
これらの電圧ＶC1とＶC2を発生する電圧源を別途設けな
ければならず、回路構成の簡素化が要求される終端回路
にとっては好ましくない。
来のクランプ回路において、クランプ電圧の範囲は、電
源電圧ＶCC及びクランプ回路に用いられているダイオー
ドの導通電圧によって決まり、クランプ電圧を任意に設
定することができない。また、ダイオードの導通電圧に
より、クランプ電圧範囲が電源電圧ＶCC及び接地電位Ｇ
ＮＤよりわずかに遷移する。このため、例えば、接地電
位ＧＮＤと電源電圧ＶCCの間に入力端子Ｔ inの電圧Ｖin
をクランプしたい場合、ダイオードＤ１のカソードとダ
イオードＤ２のアノードにそれぞれ図９に示すように、
電圧ＶC1とＶC2を供給しなければならない。このため、
これらの電圧ＶC1とＶC2を発生する電圧源を別途設けな
ければならず、回路構成の簡素化が要求される終端回路
にとっては好ましくない。
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路構成が簡単で、クランプ電
圧範囲を任意に設定可能なクランプ回路及びそれを用い
たインターフェース回路を提供することにある。
のであり、その目的は、回路構成が簡単で、クランプ電
圧範囲を任意に設定可能なクランプ回路及びそれを用い
たインターフェース回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明のクランプ回路は、入力端子と第１の電圧供
給線との間に電気的に直列に接続されている第１のトラ
ンジスタと第１のダイオードとを含む第１の回路と、上
記第１のトランジスタの制御端子に第１の電圧を供給す
るための第１の電圧供給端子とを有し、上記第１の電圧
供給端子と上記入力端子との間の電圧が所定の値になる
と上記第１のトランジスタが導通して上記入力端子の電
圧をクランプする。
め、本発明のクランプ回路は、入力端子と第１の電圧供
給線との間に電気的に直列に接続されている第１のトラ
ンジスタと第１のダイオードとを含む第１の回路と、上
記第１のトランジスタの制御端子に第１の電圧を供給す
るための第１の電圧供給端子とを有し、上記第１の電圧
供給端子と上記入力端子との間の電圧が所定の値になる
と上記第１のトランジスタが導通して上記入力端子の電
圧をクランプする。
【０００９】また、本発明のクランプ回路は、入力端子
と第１の電圧供給線との間に電気的に直列に接続されて
いる第１のトランジスタと第１のダイオードとを含む第
１の回路と、上記第１のトランジスタの制御端子に第１
の電圧を供給するための第１の電圧供給端子と、上記入
力端子と第２の電圧供給線との間に電気的に直列に接続
されている第２のトランジスタと第２のダイオードとを
含む第２の回路と、上記第２のトランジスタの制御端子
に第２の電圧を供給するための第２の電圧供給端子とを
有し、上記第１の電圧供給端子と上記入力端子との間の
電圧又は上記第２の電圧供給端子と上記入力端子との間
の電圧が所定の値になると上記第１又は第２のトランジ
スタが導通して上記入力端子の電圧をクランプする。
と第１の電圧供給線との間に電気的に直列に接続されて
いる第１のトランジスタと第１のダイオードとを含む第
１の回路と、上記第１のトランジスタの制御端子に第１
の電圧を供給するための第１の電圧供給端子と、上記入
力端子と第２の電圧供給線との間に電気的に直列に接続
されている第２のトランジスタと第２のダイオードとを
含む第２の回路と、上記第２のトランジスタの制御端子
に第２の電圧を供給するための第２の電圧供給端子とを
有し、上記第１の電圧供給端子と上記入力端子との間の
電圧又は上記第２の電圧供給端子と上記入力端子との間
の電圧が所定の値になると上記第１又は第２のトランジ
スタが導通して上記入力端子の電圧をクランプする。
【００１０】また、本発明では、好適には、上記第１の
電圧供給線と上記第２の電圧供給線との間に直列に接続
された第１、第２及び第３の抵抗素子を有し、上記第１
の抵抗素子と上記第２の抵抗素子との接続中点が上記第
１の電圧供給端子を構成し、上記第２の抵抗素子と上記
第３の抵抗素子との接続中点が上記第２の電圧供給端子
を構成する。
電圧供給線と上記第２の電圧供給線との間に直列に接続
された第１、第２及び第３の抵抗素子を有し、上記第１
の抵抗素子と上記第２の抵抗素子との接続中点が上記第
１の電圧供給端子を構成し、上記第２の抵抗素子と上記
第３の抵抗素子との接続中点が上記第２の電圧供給端子
を構成する。
【００１１】更に、本発明では、好適には、上記第１の
ダイオードのカソードが上記入力端子に接続され、上記
第１のトランジスタが上記第１のダイオードのアノード
と上記第１の電圧供給線との間に接続されており、上記
第２のダイオードのアノードが上記入力端子に接続さ
れ、上記第２のトランジスタが上記第２のダイオードの
カソードと上記第２の電圧供給線との間に接続されてお
り、上記第１の電圧供給線に電源電圧が供給され、上記
第２の電圧供給線に接地電位が供給される。
ダイオードのカソードが上記入力端子に接続され、上記
第１のトランジスタが上記第１のダイオードのアノード
と上記第１の電圧供給線との間に接続されており、上記
第２のダイオードのアノードが上記入力端子に接続さ
れ、上記第２のトランジスタが上記第２のダイオードの
カソードと上記第２の電圧供給線との間に接続されてお
り、上記第１の電圧供給線に電源電圧が供給され、上記
第２の電圧供給線に接地電位が供給される。
【００１２】また、本発明のインターフェース回路は、
信号線と、出力端子が上記信号線に接続され、上記信号
線を所定の電圧に駆動するための駆動回路と、入力端子
が上記信号線に接続され、上記信号線の電圧に応じて動
作する入力回路と、上記入力回路の入力端子に接続され
ている上述のクランプ回路とを有する。
信号線と、出力端子が上記信号線に接続され、上記信号
線を所定の電圧に駆動するための駆動回路と、入力端子
が上記信号線に接続され、上記信号線の電圧に応じて動
作する入力回路と、上記入力回路の入力端子に接続され
ている上述のクランプ回路とを有する。
【００１３】
【発明の実施の形態】図１は本発明に係るクランプ回路
の一実施形態を示す回路図である。図示のように、本実
施形態のクランプ回路は、ダイオードＤ１，Ｄ２、ｎチ
ャネルＭＯＳトランジスタ（以下、便宜上ｎＭＯＳトラ
ンジスタという）ＮＴ１，ＮＴ２、ｐチャネルＭＯＳト
ランジスタ（以下、便宜上ｐＭＯＳトランジスタとい
う）ＰＴ１及び抵抗素子Ｒ１，Ｒ２，Ｒ３により構成さ
れている。ここで、ダイオードＤ１とＤ２は、ｐｎ接合
ダイオードまたはショットキー・バリア・ダイオードの
何れでもよく、図１では、一例としてショットキー・バ
リア・ダイオードを用いたクランプ回路を示している。
の一実施形態を示す回路図である。図示のように、本実
施形態のクランプ回路は、ダイオードＤ１，Ｄ２、ｎチ
ャネルＭＯＳトランジスタ（以下、便宜上ｎＭＯＳトラ
ンジスタという）ＮＴ１，ＮＴ２、ｐチャネルＭＯＳト
ランジスタ（以下、便宜上ｐＭＯＳトランジスタとい
う）ＰＴ１及び抵抗素子Ｒ１，Ｒ２，Ｒ３により構成さ
れている。ここで、ダイオードＤ１とＤ２は、ｐｎ接合
ダイオードまたはショットキー・バリア・ダイオードの
何れでもよく、図１では、一例としてショットキー・バ
リア・ダイオードを用いたクランプ回路を示している。
【００１４】抵抗素子Ｒ１，Ｒ２とＲ３は、電源電圧Ｖ
CCの供給線と接地電位ＧＮＤとの間に直列接続されてい
る。抵抗素子Ｒ１とＲ２との接続点はノードＮＤ１を形
成し、抵抗素子Ｒ２とＲ３との接続点がノードＮＤ２を
形成する。ｎＭＯＳトランジスタＮＴ１、ダイオードＤ
１，Ｄ２及びｐＭＯＳトランジスタＰＴ１が電源電圧Ｖ
CCの供給線と接地電位ＧＮＤとの間に直列接続されてい
る。ｎＭＯＳトランジスタＮＴ１において、そのドレイ
ンが電源電圧ＶCCの供給線に接続され、ゲートがノード
ＮＤ１に接続されている。ダイオードＤ１のアノードが
ｎＭＯＳトランジスタＮＴ１のソースに接続され、カソ
ードが入力端子Ｔinに接続されている。ダイオードＤ２
のアノードが入力端子Ｔinに接続され、カソードがｐＭ
ＯＳトランジスタＰＴ１のソースに接続されている。ｐ
ＭＯＳトランジスタＰＴ１において、そのゲートがノー
ドＮＤ２に接続され、ドレインが接地されている。ま
た、ｎＭＯＳトランジスタＮＴ２において、そのドレイ
ンがノードＮＤ１に接続され、ソースがノードＮＤ２に
接続され、ゲートが制御電圧ＶB の入力端子に接続され
ている。
CCの供給線と接地電位ＧＮＤとの間に直列接続されてい
る。抵抗素子Ｒ１とＲ２との接続点はノードＮＤ１を形
成し、抵抗素子Ｒ２とＲ３との接続点がノードＮＤ２を
形成する。ｎＭＯＳトランジスタＮＴ１、ダイオードＤ
１，Ｄ２及びｐＭＯＳトランジスタＰＴ１が電源電圧Ｖ
CCの供給線と接地電位ＧＮＤとの間に直列接続されてい
る。ｎＭＯＳトランジスタＮＴ１において、そのドレイ
ンが電源電圧ＶCCの供給線に接続され、ゲートがノード
ＮＤ１に接続されている。ダイオードＤ１のアノードが
ｎＭＯＳトランジスタＮＴ１のソースに接続され、カソ
ードが入力端子Ｔinに接続されている。ダイオードＤ２
のアノードが入力端子Ｔinに接続され、カソードがｐＭ
ＯＳトランジスタＰＴ１のソースに接続されている。ｐ
ＭＯＳトランジスタＰＴ１において、そのゲートがノー
ドＮＤ２に接続され、ドレインが接地されている。ま
た、ｎＭＯＳトランジスタＮＴ２において、そのドレイ
ンがノードＮＤ１に接続され、ソースがノードＮＤ２に
接続され、ゲートが制御電圧ＶB の入力端子に接続され
ている。
【００１５】上述した構成を有するクランプ回路におい
て、入力端子Ｔinに入力される信号のレベルがある所定
の範囲を越えたとき、入力信号がクランプされる。以
下、本実施形態のクランプ回路の動作について説明す
る。
て、入力端子Ｔinに入力される信号のレベルがある所定
の範囲を越えたとき、入力信号がクランプされる。以
下、本実施形態のクランプ回路の動作について説明す
る。
【００１６】まず、ｎＭＯＳトランジスタＮＴ２のゲー
トに印加されている制御電圧ＶB により、トランジスタ
ＮＴ２がオフ状態に保持されている場合について考察す
る。この場合、トランジスタＮＴ２のドレインとソース
間の抵抗が大きく、その影響を無視できる。このため、
ノードＮＤ１とノードＮＤ２の電圧ＶND1 とＶND2 は、
Ａ抵抗素子Ｒ１，Ｒ２，Ｒ３による分圧電圧となり、こ
れらの抵抗素子のそれぞれの抵抗値によって決まる。例
えば、電源電圧ＶCCを３Ｖとし、抵抗素子Ｒ１，Ｒ２と
Ｒ３の抵抗値が等しいと仮定すると、ノードＮＤ１の電
圧ＶND1 が２Ｖ、ノードＮＤ２の電圧ＶND2 が１Ｖとな
る。
トに印加されている制御電圧ＶB により、トランジスタ
ＮＴ２がオフ状態に保持されている場合について考察す
る。この場合、トランジスタＮＴ２のドレインとソース
間の抵抗が大きく、その影響を無視できる。このため、
ノードＮＤ１とノードＮＤ２の電圧ＶND1 とＶND2 は、
Ａ抵抗素子Ｒ１，Ｒ２，Ｒ３による分圧電圧となり、こ
れらの抵抗素子のそれぞれの抵抗値によって決まる。例
えば、電源電圧ＶCCを３Ｖとし、抵抗素子Ｒ１，Ｒ２と
Ｒ３の抵抗値が等しいと仮定すると、ノードＮＤ１の電
圧ＶND1 が２Ｖ、ノードＮＤ２の電圧ＶND2 が１Ｖとな
る。
【００１７】ｎＭＯＳトランジスタＮＴ１のゲート−ソ
ース間電圧をＶgsn とし、ダイオードＤ１の順方向立ち
上がり電圧をＶD1とすると、入力端子Ｔinの入力信号の
電圧Ｖinが（ＶND1 −Ｖgsn −ＶD1）より低くなると、
ｎＭＯＳトランジスタＮＴ１が導通し、入力端子Ｔinが
（ＶND1 −Ｖgsn −ＶD1）にクランプされる。一方、ｐ
ＭＯＳトランジスタＰＴ１のゲート−ソース間電圧をＶ
gsp とし、ダイオードＤ２の順方向立ち上がり電圧をＶ
D2とすると、入力端子Ｔinの入力信号の電圧Ｖinが（Ｖ
ND2 ＋Ｖgsp ＋ＶD2）より高くなると、ｐＭＯＳトラン
ジスタＰＴ１が導通し、入力端子Ｔinが（ＶND2 ＋Ｖ
gsp ＋ＶD2）にクランプされる。
ース間電圧をＶgsn とし、ダイオードＤ１の順方向立ち
上がり電圧をＶD1とすると、入力端子Ｔinの入力信号の
電圧Ｖinが（ＶND1 −Ｖgsn −ＶD1）より低くなると、
ｎＭＯＳトランジスタＮＴ１が導通し、入力端子Ｔinが
（ＶND1 −Ｖgsn −ＶD1）にクランプされる。一方、ｐ
ＭＯＳトランジスタＰＴ１のゲート−ソース間電圧をＶ
gsp とし、ダイオードＤ２の順方向立ち上がり電圧をＶ
D2とすると、入力端子Ｔinの入力信号の電圧Ｖinが（Ｖ
ND2 ＋Ｖgsp ＋ＶD2）より高くなると、ｐＭＯＳトラン
ジスタＰＴ１が導通し、入力端子Ｔinが（ＶND2 ＋Ｖ
gsp ＋ＶD2）にクランプされる。
【００１８】ここで、次式のようにクランプ電圧を求め
る。
る。
【００１９】
【数１】 ＶCL1 ＝ＶND1 −Ｖgsn −ＶD1 …（１）
【００２０】
【数２】 ＶCL2 ＝ＶND2 ＋Ｖgsp ＋ＶD2 …（２）
【００２１】ここで、クランプ電圧ＶCL1 とＶCL2 は、
それぞれ図１に示すクランプ回路の下側クランプ電圧及
び上側クランプ電圧である。入力端子Ｔinの信号電圧Ｖ
inは、（ＶCL1 ＜Ｖin＜ＶCL2 ）を満たしているとき、
クランプ回路におけるｎＭＯＳトランジスタＮＴ１とｐ
ＭＯＳトランジスタＰＴ１がともに非導通状態にあり、
入力端子Ｔinはハイインピーダンス状態を示す。入力信
号電圧ＶinがＶCL1 以下になると、ｎＭＯＳトランジス
タＮＴ１が導通し、入力端子Ｔinの電圧がＶCL 1 にクラ
ンプされる。一方、入力信号電圧ＶinがＶCL2 以上にな
ると、ｐＭＯＳトランジスタＰＴ１がオンし、入力端子
ＴinがＶCL2 にクランプされる。
それぞれ図１に示すクランプ回路の下側クランプ電圧及
び上側クランプ電圧である。入力端子Ｔinの信号電圧Ｖ
inは、（ＶCL1 ＜Ｖin＜ＶCL2 ）を満たしているとき、
クランプ回路におけるｎＭＯＳトランジスタＮＴ１とｐ
ＭＯＳトランジスタＰＴ１がともに非導通状態にあり、
入力端子Ｔinはハイインピーダンス状態を示す。入力信
号電圧ＶinがＶCL1 以下になると、ｎＭＯＳトランジス
タＮＴ１が導通し、入力端子Ｔinの電圧がＶCL 1 にクラ
ンプされる。一方、入力信号電圧ＶinがＶCL2 以上にな
ると、ｐＭＯＳトランジスタＰＴ１がオンし、入力端子
ＴinがＶCL2 にクランプされる。
【００２２】一例として、Ｖgsn ＝１Ｖ、Ｖgsp ＝１．
３Ｖ、且つ、ＶD1＝ＶD2＝０．３Ｖとすると、式（１）
及び（２）により、ＶCL1 ＝０．７Ｖ、ＶCL2 ＝２．６
Ｖとなる。入力信号電圧Ｖinが０．７Ｖから２．６Ｖま
での範囲を越えたとき、クランプ回路においてｎＭＯＳ
トランジスタＮＴ１またはｐＭＯＳトランジスタＰＴ１
の何れかが導通し、入力信号電圧Ｖinがクランプされ
る。
３Ｖ、且つ、ＶD1＝ＶD2＝０．３Ｖとすると、式（１）
及び（２）により、ＶCL1 ＝０．７Ｖ、ＶCL2 ＝２．６
Ｖとなる。入力信号電圧Ｖinが０．７Ｖから２．６Ｖま
での範囲を越えたとき、クランプ回路においてｎＭＯＳ
トランジスタＮＴ１またはｐＭＯＳトランジスタＰＴ１
の何れかが導通し、入力信号電圧Ｖinがクランプされ
る。
【００２３】次に、ｎＭＯＳトランジスタＮＴ２のゲー
トに入力される制御電圧ＶB の制御機能について説明す
る。制御電圧ＶB のレベルに応じて、ｎＭＯＳトランジ
スタＮＴ２の導通／非導通が制御される。さらに、ｎＭ
ＯＳトランジスタＮＴ２が導通状態にあるとき、制御電
圧ＶB のレベルに応じて、ｎＭＯＳトランジスタＮＴ２
のドレイン−ソース間の抵抗、いわゆるオン抵抗が変化
する。
トに入力される制御電圧ＶB の制御機能について説明す
る。制御電圧ＶB のレベルに応じて、ｎＭＯＳトランジ
スタＮＴ２の導通／非導通が制御される。さらに、ｎＭ
ＯＳトランジスタＮＴ２が導通状態にあるとき、制御電
圧ＶB のレベルに応じて、ｎＭＯＳトランジスタＮＴ２
のドレイン−ソース間の抵抗、いわゆるオン抵抗が変化
する。
【００２４】図１に示すクランプ回路において、制御電
圧ＶB のレベルが高くなり、ある所定の値を越えると、
ｎＭＯＳトランジスタＮＴ２がオンし、さらに、制御電
圧Ｖ B のレベルが上昇すると、ｎＭＯＳトランジスタＮ
Ｔ２のオン抵抗値が下がっていく。
圧ＶB のレベルが高くなり、ある所定の値を越えると、
ｎＭＯＳトランジスタＮＴ２がオンし、さらに、制御電
圧Ｖ B のレベルが上昇すると、ｎＭＯＳトランジスタＮ
Ｔ２のオン抵抗値が下がっていく。
【００２５】ｎＭＯＳトランジスタＮＴ２のオン抵抗が
抵抗素子Ｒ２と並列に接続されている。ｎＭＯＳトラン
ジスタＮＴ２のオン抵抗値が低下すると、ノードＮＤ１
とＮＤ２との間の抵抗値が低下し、その結果、ノードＮ
Ｄ１の電圧ＶND1 が低下し、逆に、ノードＮＤ２の電圧
ＶND2 が上昇する。
抵抗素子Ｒ２と並列に接続されている。ｎＭＯＳトラン
ジスタＮＴ２のオン抵抗値が低下すると、ノードＮＤ１
とＮＤ２との間の抵抗値が低下し、その結果、ノードＮ
Ｄ１の電圧ＶND1 が低下し、逆に、ノードＮＤ２の電圧
ＶND2 が上昇する。
【００２６】式（１）により、ノードＮＤ１の電圧Ｖ
ND1 が低下すると、下側クランプ電圧ＶCL1 が低下す
る。式（２）により、ノードＮＤ２の電圧ＶND2 が上昇
すると、上側クランプ電圧ＶCL2 が上昇する。即ち、入
力信号電圧Ｖinのクランプ電圧範囲が広くなる。
ND1 が低下すると、下側クランプ電圧ＶCL1 が低下す
る。式（２）により、ノードＮＤ２の電圧ＶND2 が上昇
すると、上側クランプ電圧ＶCL2 が上昇する。即ち、入
力信号電圧Ｖinのクランプ電圧範囲が広くなる。
【００２７】図２（ａ）と（ｂ）は、ｎＭＯＳトランジ
スタＮＴ２のゲートに印加される制御電圧ＶB を制御す
ることによるクランプ電圧範囲の変化を示している。同
図（ａ）に、例えば、制御電圧ＶB が０Ｖであり、ｎＭ
ＯＳトランジスタＮＴ２が非導通状態にある場合のクラ
ンプ電圧の範囲を示している。この場合、上述した例に
おいて、上側のクランプ電圧ＶCL2 が２．６Ｖであり、
下側のクランプ電圧Ｖ CL1 が０．７Ｖとなる。同図
（ｂ）には、制御電圧ＶB を比較的高い電圧に設定し、
ｎＭＯＳトランジスタＮＴ２が導通状態にある場合のク
ランプ電圧の範囲を示している。ここで、例えば、制御
電圧ＶB が２．０Ｖのとき、ｎＭＯＳトランジスタＮＴ
２がオンし、下側のクランプ電圧ＶCL1 が降下し、逆に
上側のクランプ電圧ＶCL2 が上昇するので、クランプ電
圧範囲が制御電圧ＶB が０Ｖの場合に比べて広くなる。
スタＮＴ２のゲートに印加される制御電圧ＶB を制御す
ることによるクランプ電圧範囲の変化を示している。同
図（ａ）に、例えば、制御電圧ＶB が０Ｖであり、ｎＭ
ＯＳトランジスタＮＴ２が非導通状態にある場合のクラ
ンプ電圧の範囲を示している。この場合、上述した例に
おいて、上側のクランプ電圧ＶCL2 が２．６Ｖであり、
下側のクランプ電圧Ｖ CL1 が０．７Ｖとなる。同図
（ｂ）には、制御電圧ＶB を比較的高い電圧に設定し、
ｎＭＯＳトランジスタＮＴ２が導通状態にある場合のク
ランプ電圧の範囲を示している。ここで、例えば、制御
電圧ＶB が２．０Ｖのとき、ｎＭＯＳトランジスタＮＴ
２がオンし、下側のクランプ電圧ＶCL1 が降下し、逆に
上側のクランプ電圧ＶCL2 が上昇するので、クランプ電
圧範囲が制御電圧ＶB が０Ｖの場合に比べて広くなる。
【００２８】以上説明したように、本実施形態のクラン
プ回路によれば、ｎＭＯＳトランジスタＮＴ２のゲート
に印加される制御電圧ＶB のレベルを調整することによ
り、クランプ電圧の範囲を制御でき、単一電圧の制御に
よってフレキシブルなクランプ特性が得られる。
プ回路によれば、ｎＭＯＳトランジスタＮＴ２のゲート
に印加される制御電圧ＶB のレベルを調整することによ
り、クランプ電圧の範囲を制御でき、単一電圧の制御に
よってフレキシブルなクランプ特性が得られる。
【００２９】なお、図１に示すクランプ回路では、ｎＭ
ＯＳトランジスタＮＴ１のドレインと入力端子Ｔinとの
間に１段のダイオードＤ１のみが接続されているが、縦
続接続の複数段のダイオードを用いてもよい。同様に、
入力端子ＴinとｐＭＯＳトランジスタＰＴ１のソースと
の間に、縦続接続の複数段のダイオードを用いてもよ
い。また、ノードＮＤ１とＮＤ２の電圧ＶND1 とＶND2
を制御するためのｎＭＯＳトランジスタＮＴ２は、ｐＭ
ＯＳトランジスタに置き換えてもよい。
ＯＳトランジスタＮＴ１のドレインと入力端子Ｔinとの
間に１段のダイオードＤ１のみが接続されているが、縦
続接続の複数段のダイオードを用いてもよい。同様に、
入力端子ＴinとｐＭＯＳトランジスタＰＴ１のソースと
の間に、縦続接続の複数段のダイオードを用いてもよ
い。また、ノードＮＤ１とＮＤ２の電圧ＶND1 とＶND2
を制御するためのｎＭＯＳトランジスタＮＴ２は、ｐＭ
ＯＳトランジスタに置き換えてもよい。
【００３０】以下、本実施形態のクランプ回路の具体的
な応用例について説明する。まず、従来のＣＭＯＳドラ
イバーと抵抗型終端回路を有するインターフェース回路
の一例を図３を参照しつつ説明する。図示のように、こ
こで、信号伝送線ＴＬを駆動するドライバーＤＲＶ１
は、例えば、ＣＭＯＳドライバーである。伝送線ＴＬの
終端側に抵抗素子Ｒ１０とＲ１２により構成されている
終端回路、いわゆるテブナン型終端回路が接続されてい
る。この終端回路において、抵抗素子Ｒ１０とＲ１２
は、電源電圧ＶCCの供給線と接地電位ＧＮＤとの間に直
列接続されている。抵抗素子Ｒ１０とＲ１２との接続中
点が伝送線ＴＬの終端に接続されている。
な応用例について説明する。まず、従来のＣＭＯＳドラ
イバーと抵抗型終端回路を有するインターフェース回路
の一例を図３を参照しつつ説明する。図示のように、こ
こで、信号伝送線ＴＬを駆動するドライバーＤＲＶ１
は、例えば、ＣＭＯＳドライバーである。伝送線ＴＬの
終端側に抵抗素子Ｒ１０とＲ１２により構成されている
終端回路、いわゆるテブナン型終端回路が接続されてい
る。この終端回路において、抵抗素子Ｒ１０とＲ１２
は、電源電圧ＶCCの供給線と接地電位ＧＮＤとの間に直
列接続されている。抵抗素子Ｒ１０とＲ１２との接続中
点が伝送線ＴＬの終端に接続されている。
【００３１】図３の例では、ドライバーＤＲＶ１の出力
が伝送路ＴＬを介してバッファＢＵＦ１，ＢＵＦ２，
…，ＢＵＦ５に伝送される。このようなインターフェー
ス回路において、信号伝送の高速化を図り、終端の反射
によるノイズを防止するため、抵抗素子を用いて終端を
行う。図３に示すように、終端用の抵抗素子Ｒ１０とＲ
１２が電源電圧ＶCC供給線と接地電位ＧＮＤとの間に直
列接続されている。抵抗素子Ｒ１０とＲ１２の抵抗値
は、伝送路ＴＬの特性インピーダンスＺ0 に応じて設定
される。通常信号伝送線の特性インピーダンスの定格値
は、例えば、５０Ω、７５Ω又は１００Ωなどに定めら
れている。これに対応して終端用の抵抗素子Ｒ１０とＲ
１２の抵抗値も低く設定される。このため、図３に示す
終端回路において、抵抗素子Ｒ１０とＲ１２に常に大き
なバイアス電流が流れ、無駄な電力損失が生じる。
が伝送路ＴＬを介してバッファＢＵＦ１，ＢＵＦ２，
…，ＢＵＦ５に伝送される。このようなインターフェー
ス回路において、信号伝送の高速化を図り、終端の反射
によるノイズを防止するため、抵抗素子を用いて終端を
行う。図３に示すように、終端用の抵抗素子Ｒ１０とＲ
１２が電源電圧ＶCC供給線と接地電位ＧＮＤとの間に直
列接続されている。抵抗素子Ｒ１０とＲ１２の抵抗値
は、伝送路ＴＬの特性インピーダンスＺ0 に応じて設定
される。通常信号伝送線の特性インピーダンスの定格値
は、例えば、５０Ω、７５Ω又は１００Ωなどに定めら
れている。これに対応して終端用の抵抗素子Ｒ１０とＲ
１２の抵抗値も低く設定される。このため、図３に示す
終端回路において、抵抗素子Ｒ１０とＲ１２に常に大き
なバイアス電流が流れ、無駄な電力損失が生じる。
【００３２】図４は、本発明のクランプ回路を用いたイ
ンターフェース回路の一例を示している。図３に示すイ
ンターフェース回路に比べて、このインターフェース回
路では、ＣＭＯＳドライバーＤＲＶ１の代わりにＵＬＴ
ＴＬドライバーＤＲＶ２が用いられている。ドライバー
ＤＲＶ２の出力が伝送路ＴＬを通してバッファＢＵＦ
１，ＢＵＦ２，…，ＢＵＦ５に伝送される。伝送路の終
端において、図３に示す抵抗素子で構成された終端回路
がなく、その代わりに各バッファＢＵＦ１，，ＢＵＦ
２，…，ＢＵＦ５の入力端子にクランプ回路ＣＬＰ１，
ＣＬＰ２，…，ＣＬＰ５が接続されている。ここで、ク
ランプ回路ＣＬＰ１，ＣＬＰ２，…，ＣＬＰ５は、図１
に示すクランプ回路と同じ構成を有するものである。
ンターフェース回路の一例を示している。図３に示すイ
ンターフェース回路に比べて、このインターフェース回
路では、ＣＭＯＳドライバーＤＲＶ１の代わりにＵＬＴ
ＴＬドライバーＤＲＶ２が用いられている。ドライバー
ＤＲＶ２の出力が伝送路ＴＬを通してバッファＢＵＦ
１，ＢＵＦ２，…，ＢＵＦ５に伝送される。伝送路の終
端において、図３に示す抵抗素子で構成された終端回路
がなく、その代わりに各バッファＢＵＦ１，，ＢＵＦ
２，…，ＢＵＦ５の入力端子にクランプ回路ＣＬＰ１，
ＣＬＰ２，…，ＣＬＰ５が接続されている。ここで、ク
ランプ回路ＣＬＰ１，ＣＬＰ２，…，ＣＬＰ５は、図１
に示すクランプ回路と同じ構成を有するものである。
【００３３】図４に示すインターフェース回路におい
て、抵抗素子によって構成された終端回路がないため、
抵抗素子を流れるバイアス電流による無駄な電力損失が
発生しない。各バッファの入力端子に設けられたクラン
プ回路ＣＬＰ１，ＣＬＰ２，…，ＣＬＰ５によって、伝
送線ＴＬ上に信号の反射などによって発生する大きな電
圧がクランプされる。即ち、伝送線ＴＬにおける信号の
反射が防止でき、インターフェース回路における反射ノ
イズを抑制できる。
て、抵抗素子によって構成された終端回路がないため、
抵抗素子を流れるバイアス電流による無駄な電力損失が
発生しない。各バッファの入力端子に設けられたクラン
プ回路ＣＬＰ１，ＣＬＰ２，…，ＣＬＰ５によって、伝
送線ＴＬ上に信号の反射などによって発生する大きな電
圧がクランプされる。即ち、伝送線ＴＬにおける信号の
反射が防止でき、インターフェース回路における反射ノ
イズを抑制できる。
【００３４】図５（ａ）と（ｂ）は、図３のＣＭＯＳド
ライバーＤＲＶ１と終端抵抗を用いた終端回路及び図４
のＵＬＴＴＬドライバーＤＲＶ２とクランプ回路を用い
た終端回路の電流を示している。図５（ａ）において、
Ａ１とＡ２は、それぞれＣＭＯＳドライバーＤＲＶ１の
出力がハイレベル及びローレベルのときの出力インピー
ダンス特性を示し、Ｂは終端抵抗素子のインピーダンス
特性を示している。ここで、電源電圧ＶCCを、例えば３
Ｖとし、抵抗素子Ｒ１０とＲ１２の抵抗値をともに２０
０Ωとする。この場合、終端抵抗値Ｒ、即ち、抵抗素子
Ｒ１０とＲ１２の並列抵抗値が１００Ωとなる。
ライバーＤＲＶ１と終端抵抗を用いた終端回路及び図４
のＵＬＴＴＬドライバーＤＲＶ２とクランプ回路を用い
た終端回路の電流を示している。図５（ａ）において、
Ａ１とＡ２は、それぞれＣＭＯＳドライバーＤＲＶ１の
出力がハイレベル及びローレベルのときの出力インピー
ダンス特性を示し、Ｂは終端抵抗素子のインピーダンス
特性を示している。ここで、電源電圧ＶCCを、例えば３
Ｖとし、抵抗素子Ｒ１０とＲ１２の抵抗値をともに２０
０Ωとする。この場合、終端抵抗値Ｒ、即ち、抵抗素子
Ｒ１０とＲ１２の並列抵抗値が１００Ωとなる。
【００３５】図５（ａ）に示すように、ＣＭＯＳドライ
バーＤＲＶ１の出力がハイレベルのとき、伝送線ＴＬの
電圧Ｖはハイレベルの出力インピーダンス特性Ａ１と終
端抵抗のインピーダンス特性Ｂとの交差点Ｈに安定す
る。このとき、ＣＭＯＳドライバーＤＲＶ１から伝送線
ＴＬに電流ＩH が供給される。一方、ＣＭＯＳドライバ
ーＤＲＶ１の出力がローレベルのとき、伝送線ＴＬの電
圧Ｖは、ローレベルの出力特性Ａ２と終端抵抗のインピ
ーダンス特性Ｂとの交差点Ｌに安定する。このとき、Ｃ
ＭＯＳドライバーＤＲＶ１から負の電流ＩL が伝送線Ｔ
Ｌに供給される。即ち、伝送線ＴＬからドライバーＤＲ
Ｖ１の出力端子Ｔに引き込み電流ＩL が発生する。
バーＤＲＶ１の出力がハイレベルのとき、伝送線ＴＬの
電圧Ｖはハイレベルの出力インピーダンス特性Ａ１と終
端抵抗のインピーダンス特性Ｂとの交差点Ｈに安定す
る。このとき、ＣＭＯＳドライバーＤＲＶ１から伝送線
ＴＬに電流ＩH が供給される。一方、ＣＭＯＳドライバ
ーＤＲＶ１の出力がローレベルのとき、伝送線ＴＬの電
圧Ｖは、ローレベルの出力特性Ａ２と終端抵抗のインピ
ーダンス特性Ｂとの交差点Ｌに安定する。このとき、Ｃ
ＭＯＳドライバーＤＲＶ１から負の電流ＩL が伝送線Ｔ
Ｌに供給される。即ち、伝送線ＴＬからドライバーＤＲ
Ｖ１の出力端子Ｔに引き込み電流ＩL が発生する。
【００３６】図５（ｂ）において、Ｃ１とＣ２は、それ
ぞれＵＬＴＴＬドライバーＤＲＶ２の出力がハイレベル
及びローレベルのときの出力インピーダンス特性を示
し、Ｄ１及びＤ２は、それぞれクランプ回路の上側（ハ
イレベル側）と下側（ローレベル側）のクランプ特性を
示している。また、点線Ｂにより、同図（ａ）と同じ終
端抵抗を用いた場合のインピーダンス特性を示してい
る。
ぞれＵＬＴＴＬドライバーＤＲＶ２の出力がハイレベル
及びローレベルのときの出力インピーダンス特性を示
し、Ｄ１及びＤ２は、それぞれクランプ回路の上側（ハ
イレベル側）と下側（ローレベル側）のクランプ特性を
示している。また、点線Ｂにより、同図（ａ）と同じ終
端抵抗を用いた場合のインピーダンス特性を示してい
る。
【００３７】図５（ｂ）に示すように、ＵＬＴＴＬドラ
イバーＤＲＶ２を用いた場合、その出力インピーダンス
が出力信号レベルに応じて２段階で切り換わる。例え
ば、ハイレベル側では、出力信号の電圧が一定のレベル
を越えると、出力インピーダンスが大きくなり、逆にロ
ーレベル側では、出力信号の電圧が一定のレベル以下に
なると、出力インピーダンスが大きくなる。信号線ＴＬ
を駆動するドライバーにおいては、出力インピーダンス
を小さくすることにより、伝送線の反射を抑制する効果
が向上するが、消費電力低減の面から好ましくない。図
５（ｂ）に示すように出力インピーダンス特性を２段式
にすることによって、反射の抑制と消費電力の低減とい
う相反する目的を達成できる。
イバーＤＲＶ２を用いた場合、その出力インピーダンス
が出力信号レベルに応じて２段階で切り換わる。例え
ば、ハイレベル側では、出力信号の電圧が一定のレベル
を越えると、出力インピーダンスが大きくなり、逆にロ
ーレベル側では、出力信号の電圧が一定のレベル以下に
なると、出力インピーダンスが大きくなる。信号線ＴＬ
を駆動するドライバーにおいては、出力インピーダンス
を小さくすることにより、伝送線の反射を抑制する効果
が向上するが、消費電力低減の面から好ましくない。図
５（ｂ）に示すように出力インピーダンス特性を２段式
にすることによって、反射の抑制と消費電力の低減とい
う相反する目的を達成できる。
【００３８】例えば、ＵＬＴＴＬドライバーＤＲＶ２と
終端抵抗を用いたインターフェース回路において、ＵＬ
ＴＴＬドライバーＤＲＶ２の出力がハイレベルのとき、
伝送線ＴＬの電圧Ｖはハイレベルの出力インピーダンス
特性Ｃ１と点線で示している終端抵抗のインピーダンス
特性Ｂとの交差点Ｈ１に安定する。このとき、ＵＬＴＴ
ＬドライバーＤＲＶ２から伝送線ＴＬに電流ＩH1が供給
される。一方、ＵＬＴＴＬドライバーＤＲＶ２の出力が
ローレベルのとき、伝送線ＴＬの電圧Ｖはローレベルの
出力インピーダンス特性Ｃ２と点線で示している終端抵
抗のインピーダンス特性Ｂとの交差点Ｌ１に安定する。
このとき、ＵＬＴＴＬドライバーＤＲＶ２から伝送線Ｔ
Ｌに負の電流（引き込み電流）ＩL1が供給される。
終端抵抗を用いたインターフェース回路において、ＵＬ
ＴＴＬドライバーＤＲＶ２の出力がハイレベルのとき、
伝送線ＴＬの電圧Ｖはハイレベルの出力インピーダンス
特性Ｃ１と点線で示している終端抵抗のインピーダンス
特性Ｂとの交差点Ｈ１に安定する。このとき、ＵＬＴＴ
ＬドライバーＤＲＶ２から伝送線ＴＬに電流ＩH1が供給
される。一方、ＵＬＴＴＬドライバーＤＲＶ２の出力が
ローレベルのとき、伝送線ＴＬの電圧Ｖはローレベルの
出力インピーダンス特性Ｃ２と点線で示している終端抵
抗のインピーダンス特性Ｂとの交差点Ｌ１に安定する。
このとき、ＵＬＴＴＬドライバーＤＲＶ２から伝送線Ｔ
Ｌに負の電流（引き込み電流）ＩL1が供給される。
【００３９】図５（ａ）と（ｂ）を比べると、ＩH1＜Ｉ
H 、｜ＩL1｜＜｜ＩL ｜、即ち電流ＩL1の絶対値が電流
ＩL の絶対値より小さい。同じ抵抗終端に対して、ＵＬ
ＴＴＬドライバーＤＲＶ２を用いた場合、ＣＭＯＳドラ
イバーＤＲＶ１を用いた場合よりドライバーの駆動電流
を小さくでき、低消費電力化が図れる。
H 、｜ＩL1｜＜｜ＩL ｜、即ち電流ＩL1の絶対値が電流
ＩL の絶対値より小さい。同じ抵抗終端に対して、ＵＬ
ＴＴＬドライバーＤＲＶ２を用いた場合、ＣＭＯＳドラ
イバーＤＲＶ１を用いた場合よりドライバーの駆動電流
を小さくでき、低消費電力化が図れる。
【００４０】ここで、図３に示すように、終端抵抗の代
わりにクランプ回路を用いたインターフェース回路とし
た場合、さらに、ドライバーの駆動電流の低減を実現で
きる。具体的に、図５（ｂ）に示す通り、ＵＬＴＴＬド
ライバーＤＲＶ２の出力がハイレベルのとき、伝送線Ｔ
Ｌの電圧Ｖはハイレベルの出力インピーダンス特性Ｃ１
とハイレベル側のクランプ特性Ｄ１との交差点Ｈ２に安
定する。このとき、ＵＬＴＴＬドライバーＤＲＶ２から
伝送線ＴＬに電流ＩH2が供給される。一方、ＵＬＴＴＬ
ドライバーＤＲＶ２の出力がローレベルのとき、伝送線
ＴＬの電圧Ｖはローレベルの出力インピーダンス特性Ｃ
２とローレベル側のクランプ特性Ｄ２との交差点Ｌ２に
安定する。このとき、ＵＬＴＴＬドライバーＤＲＶ２か
ら伝送線ＴＬに負の電流（引き込み電流）ＩL2が供給さ
れる。
わりにクランプ回路を用いたインターフェース回路とし
た場合、さらに、ドライバーの駆動電流の低減を実現で
きる。具体的に、図５（ｂ）に示す通り、ＵＬＴＴＬド
ライバーＤＲＶ２の出力がハイレベルのとき、伝送線Ｔ
Ｌの電圧Ｖはハイレベルの出力インピーダンス特性Ｃ１
とハイレベル側のクランプ特性Ｄ１との交差点Ｈ２に安
定する。このとき、ＵＬＴＴＬドライバーＤＲＶ２から
伝送線ＴＬに電流ＩH2が供給される。一方、ＵＬＴＴＬ
ドライバーＤＲＶ２の出力がローレベルのとき、伝送線
ＴＬの電圧Ｖはローレベルの出力インピーダンス特性Ｃ
２とローレベル側のクランプ特性Ｄ２との交差点Ｌ２に
安定する。このとき、ＵＬＴＴＬドライバーＤＲＶ２か
ら伝送線ＴＬに負の電流（引き込み電流）ＩL2が供給さ
れる。
【００４１】図示のように、ＩH2＜ＩH1、｜ＩL2｜＜｜
ＩL1｜、即ち電流ＩL2の絶対値が電流ＩL1の絶対値より
小さい。このように、ＵＬＴＴＬドライバーＤＲＶ２を
用いて伝送線ＴＬを駆動する場合、抵抗終端より本発明
のクランプ回路を用いた方がドライバーの駆動電流が小
さくなり、低消費電力化が図れる。さらに、抵抗終端の
場合、ＵＬＴＴＬドライバーＤＲＶ２の出力信号レベル
にかかわらず、常に抵抗素子にバイアス電流が流れるの
で、無駄な消費電力が生じる。クランプ回路を用いた場
合、終端用抵抗素子が不要となり、バイアス電流により
生じた電力損失が防げる。
ＩL1｜、即ち電流ＩL2の絶対値が電流ＩL1の絶対値より
小さい。このように、ＵＬＴＴＬドライバーＤＲＶ２を
用いて伝送線ＴＬを駆動する場合、抵抗終端より本発明
のクランプ回路を用いた方がドライバーの駆動電流が小
さくなり、低消費電力化が図れる。さらに、抵抗終端の
場合、ＵＬＴＴＬドライバーＤＲＶ２の出力信号レベル
にかかわらず、常に抵抗素子にバイアス電流が流れるの
で、無駄な消費電力が生じる。クランプ回路を用いた場
合、終端用抵抗素子が不要となり、バイアス電流により
生じた電力損失が防げる。
【００４２】なお、以上説明した本発明のクランプ回路
の実施形態は、ＭＯＳトランジスタとダイオードによっ
て構成されている。本発明のクランプ回路は、これに限
定されるものではなく、例えば、バイポーラトランジス
タとダイオードによって構成することも可能である。そ
の一例として、図６に示すクランプ回路が挙げられる。
の実施形態は、ＭＯＳトランジスタとダイオードによっ
て構成されている。本発明のクランプ回路は、これに限
定されるものではなく、例えば、バイポーラトランジス
タとダイオードによって構成することも可能である。そ
の一例として、図６に示すクランプ回路が挙げられる。
【００４３】図示のように、この例では、図１に示すｎ
ＭＯＳトランジスタＮＴ１の代わりにｎｐｎトランジス
タＮ１が用いられ、ｐＭＯＳトランジスタＰＴ１の代わ
りにｐｎｐトランジスタＰ１が用いられる。ｎｐｎトラ
ンジスタＮ１において、そのベースにノードＮＤ１の分
圧電圧ＶND1 が印加され、コレクタが電源電圧ＶCCの供
給線に接続され、エミッタがダイオードＤ１のアノード
に接続されている。ｐｎｐトランジスタＰ１において
は、そのベースにノードＮＤ２の分圧電圧ＶND2が印加
され、コレクタが接地され、エミッタがダイオードＤ２
のカソードに接続されている。
ＭＯＳトランジスタＮＴ１の代わりにｎｐｎトランジス
タＮ１が用いられ、ｐＭＯＳトランジスタＰＴ１の代わ
りにｐｎｐトランジスタＰ１が用いられる。ｎｐｎトラ
ンジスタＮ１において、そのベースにノードＮＤ１の分
圧電圧ＶND1 が印加され、コレクタが電源電圧ＶCCの供
給線に接続され、エミッタがダイオードＤ１のアノード
に接続されている。ｐｎｐトランジスタＰ１において
は、そのベースにノードＮＤ２の分圧電圧ＶND2が印加
され、コレクタが接地され、エミッタがダイオードＤ２
のカソードに接続されている。
【００４４】ｎｐｎトランジスタＮ１のベース−エミッ
タ間電圧をＶben とし、ｐｎｐトランジスタＰ１のベー
ス−エミッタ間電圧をＶbep とし、ダイオードＤ１，Ｄ
２及び分圧用抵抗素子Ｒ１，Ｒ２，Ｒ３は、図１に示す
クランプ回路と同じ条件とすると、図６のクランプ回路
の下側クランプ電圧ＶCL1 及び上側クランプ電圧ＶCL 2
は、それぞれ（ＶND1 −Ｖben −ＶD1）、（ＶND2 ＋Ｖ
bep ＋ＶD2）となる。
タ間電圧をＶben とし、ｐｎｐトランジスタＰ１のベー
ス−エミッタ間電圧をＶbep とし、ダイオードＤ１，Ｄ
２及び分圧用抵抗素子Ｒ１，Ｒ２，Ｒ３は、図１に示す
クランプ回路と同じ条件とすると、図６のクランプ回路
の下側クランプ電圧ＶCL1 及び上側クランプ電圧ＶCL 2
は、それぞれ（ＶND1 −Ｖben −ＶD1）、（ＶND2 ＋Ｖ
bep ＋ＶD2）となる。
【００４５】また、ｎｐｎトランジスタＮ１のエミッタ
と入力端子Ｔinとの間に、縦続接続されている２段以上
のダイオードを設けて、また、入力端子Ｔinとｐｎｐト
ランジスタＰ１のエミッタ間に縦続接続されている２段
以上のダイオードを設けてもよい。さらに、図６に示す
クランプ回路において、ノードＮＤ１とＮＤ２の電圧Ｖ
ND 1 とＶND2 を制御するためのｎＭＯＳトランジスタＮ
Ｔ２は、ｎｐｎトランジスタまたはｐｎｐトランジスタ
の何れかに置き換えてもよい。また、図１において、ト
ランジスタＮＴ１とダイオードＤ１との接続関係、並び
にダイオードＤ２とトランジスタＰＴ１との接続関係を
それぞれ逆にしてもよい。この場合、ダイオードＤ１，
Ｄ２がそれぞれ電源電圧Ｖcc側、接地電位ＧＮＤ側に接
続され、トランジスタＮＴ１，ＰＴ１がそれぞれ入力端
子Ｔinに接続される。
と入力端子Ｔinとの間に、縦続接続されている２段以上
のダイオードを設けて、また、入力端子Ｔinとｐｎｐト
ランジスタＰ１のエミッタ間に縦続接続されている２段
以上のダイオードを設けてもよい。さらに、図６に示す
クランプ回路において、ノードＮＤ１とＮＤ２の電圧Ｖ
ND 1 とＶND2 を制御するためのｎＭＯＳトランジスタＮ
Ｔ２は、ｎｐｎトランジスタまたはｐｎｐトランジスタ
の何れかに置き換えてもよい。また、図１において、ト
ランジスタＮＴ１とダイオードＤ１との接続関係、並び
にダイオードＤ２とトランジスタＰＴ１との接続関係を
それぞれ逆にしてもよい。この場合、ダイオードＤ１，
Ｄ２がそれぞれ電源電圧Ｖcc側、接地電位ＧＮＤ側に接
続され、トランジスタＮＴ１，ＰＴ１がそれぞれ入力端
子Ｔinに接続される。
【００４６】
【発明の効果】以上説明したように、本発明のクランプ
回路によれば、回路構成の簡素化が図れ、消費電力の低
減を実現できる。さらに、本発明のクランプ回路を用い
たインターフェース回路において、各バッファ回路の入
力側にクランプ回路を設けることによって、伝送線の終
端に通常必要であった終端抵抗を省くことができ、終端
抵抗のバイアス電流による無駄な電力損失を防止できる
利点がある。
回路によれば、回路構成の簡素化が図れ、消費電力の低
減を実現できる。さらに、本発明のクランプ回路を用い
たインターフェース回路において、各バッファ回路の入
力側にクランプ回路を設けることによって、伝送線の終
端に通常必要であった終端抵抗を省くことができ、終端
抵抗のバイアス電流による無駄な電力損失を防止できる
利点がある。
【図１】本発明に係るクランプ回路の一実施形態を示す
回路図である。
回路図である。
【図２】図１に示すクランプ回路のクランプ電圧範囲を
示す図である。
示す図である。
【図３】ＣＭＯＳドライバーと終端抵抗を用いたインタ
ーフェース回路の一例を示す回路図である。
ーフェース回路の一例を示す回路図である。
【図４】ＵＬＴＴＬドライバーとクランプ回路を用いた
インターフェース回路の一例を示す回路図である。
インターフェース回路の一例を示す回路図である。
【図５】インターフェース回路における電流を示す図で
ある。
ある。
【図６】本発明に係るクランプ回路の他の構成例を示す
回路図である。
回路図である。
【図７】従来のクランプ回路の一例を示す回路図であ
る。
る。
【図８】図６に示すクランプ回路のクランプ電圧範囲を
示す図である。
示す図である。
【図９】クランプ回路の他の例を示す回路図である。
ＮＴ１，ＮＴ２…ｎＭＯＳトランジスタ、ＰＴ１…ｐＭ
ＯＳトランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ１０，Ｒ１２
…抵抗素子、Ｄ１，Ｄ２…ダイオード、ＤＲＶ１，ＤＲ
Ｖ２…ドライバー、ＢＵＦ１，ＢＵＦ２，ＢＵＦ３，Ｂ
ＵＦ４，ＢＵＦ５…バッファ、ＴＬ…信号伝送線、ＣＬ
Ｐ１，ＣＬＰ２，ＣＬＰ３，ＣＬＰ４，ＣＬＰ５…クラ
ンプ回路、ＶCC…電源電圧、ＧＮＤ…接地電位。
ＯＳトランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ１０，Ｒ１２
…抵抗素子、Ｄ１，Ｄ２…ダイオード、ＤＲＶ１，ＤＲ
Ｖ２…ドライバー、ＢＵＦ１，ＢＵＦ２，ＢＵＦ３，Ｂ
ＵＦ４，ＢＵＦ５…バッファ、ＴＬ…信号伝送線、ＣＬ
Ｐ１，ＣＬＰ２，ＣＬＰ３，ＣＬＰ４，ＣＬＰ５…クラ
ンプ回路、ＶCC…電源電圧、ＧＮＤ…接地電位。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/0944 Ｈ０３Ｋ 19/094 Ａ Ｈ０４Ｌ 25/02 Ｆターム(参考） 5F038 BE08 BH02 BH04 BH06 BH07 BH13 BH15 BH19 CD08 DF07 EZ20 5J032 AA04 AB02 AB11 AC03 AC04 AC17 AC18 5J056 AA00 AA11 AA40 BB17 BB23 BB46 BB52 DD02 DD13 DD25 DD28 DD57 FF07 FF08 5K029 AA02 AA13 AA18 DD04 HH01 JJ08 LL06
Claims (9)
- 【請求項１】入力端子と第１の電圧供給線との間に電気
的に直列に接続されている第１のトランジスタと第１の
ダイオードとを含む第１の回路と、 上記第１のトランジスタの制御端子に第１の電圧を供給
するための第１の電圧供給端子と、 を有し、上記第１の電圧供給端子と上記入力端子との間
の電圧が所定の値になると上記第１のトランジスタが導
通して上記入力端子の電圧をクランプするクランプ回
路。 - 【請求項２】上記入力端子と第２の電圧供給線との間に
電気的に直列に接続されている第２のトランジスタと第
２のダイオードとを含む第２の回路と、 上記第２のトランジスタの制御端子に第２の電圧を供給
するための第２の電圧供給端子と、 を有し、上記第１の電圧供給端子と上記入力端子との間
の電圧又は上記第２の電圧供給端子と上記入力端子との
間の電圧が所定の値になると上記第１又は第２のトラン
ジスタが導通して上記入力端子の電圧をクランプする請
求項１に記載のクランプ回路。 - 【請求項３】上記第１の電圧供給線と上記第２の電圧供
給線との間に直列に接続された第１、第２及び第３の抵
抗素子を有し、上記第１の抵抗素子と上記第２の抵抗素
子との接続中点が上記第１の電圧供給端子を構成し、上
記第２の抵抗素子と上記第３の抵抗素子との接続中点が
上記第２の電圧供給端子を構成する請求項２に記載のク
ランプ回路。 - 【請求項４】上記第１のダイオードのカソードが上記入
力端子に接続され、上記第１のトランジスタが上記第１
のダイオードのアノードと上記第１の電圧供給線との間
に接続されており、上記第２のダイオードのアノードが
上記入力端子に接続され、上記第２のトランジスタが上
記第２のダイオードのカソードと上記第２の電圧供給線
との間に接続されており、上記第１の電圧供給線に電源
電圧が供給され、上記第２の電圧供給線に接地電位が供
給される請求項３に記載のクランプ回路。 - 【請求項５】上記第１の電圧供給端子と上記第２の電圧
供給端子との間に接続された第３のトランジスタを有
し、当該第３のトランジスタの制御端子に印加する電圧
を制御することにより上記第１及び第２の電圧供給端子
の電圧が変化する請求項４に記載のクランプ回路。 - 【請求項６】上記第１及び第２の回路が電気的に直列に
接続された複数のダイオードを含む請求項２，３，４又
は５に記載のクランプ回路。 - 【請求項７】上記第１のトランジスタがｎチャネルＭＯ
Ｓトランジスタであり、上記第２のトランジスタがｐチ
ャネルＭＯＳトランジスタであり、上記ダイオードがシ
ョッットキー・バリア・ダイオードである請求項２，
３，４，５又は６に記載のクランプ回路。 - 【請求項８】信号線と、 出力端子が上記信号線に接続され、上記信号線を所定の
電圧に駆動するための駆動回路と、 入力端子が上記信号線に接続され、上記信号線の電圧に
応じて動作する入力回路と、 上記入力回路の入力端子に接続されているクランプ回路
と、 を有し、上記クランプ回路が請求項１乃至７の何れかに
記載のクランプ回路であるインターフェース回路。 - 【請求項９】上記信号線に接続された複数個の入力回路
と、上記複数個の入力回路の各入力端子に接続された複
数個のクランプ回路を有する請求項８に記載のインター
フェース回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16816499A JP3499157B2 (ja) | 1999-06-15 | 1999-06-15 | クランプ回路及びそれを用いたインターフェース回路 |
| US09/594,309 US6359490B1 (en) | 1999-06-15 | 2000-06-15 | Clamping circuit and interface circuit therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16816499A JP3499157B2 (ja) | 1999-06-15 | 1999-06-15 | クランプ回路及びそれを用いたインターフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357949A true JP2000357949A (ja) | 2000-12-26 |
| JP3499157B2 JP3499157B2 (ja) | 2004-02-23 |
Family
ID=15863003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16816499A Expired - Fee Related JP3499157B2 (ja) | 1999-06-15 | 1999-06-15 | クランプ回路及びそれを用いたインターフェース回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6359490B1 (ja) |
| JP (1) | JP3499157B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005071838A1 (ja) * | 2004-01-21 | 2005-08-04 | Renesas Technology Corp. | 電圧クランプ回路、スイッチング電源装置、半導体集積回路装置及び電圧レベル変換回路 |
| KR100776751B1 (ko) * | 2006-06-09 | 2007-11-19 | 주식회사 하이닉스반도체 | 전압 공급 장치 및 방법 |
| JP2020080500A (ja) * | 2018-11-14 | 2020-05-28 | ローム株式会社 | ドライバ回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030058591A1 (en) * | 2001-09-26 | 2003-03-27 | Jeffrey Johnson | Electro-static discharge protection for high frequency port on an integrated circuit |
| CN100561402C (zh) * | 2005-12-12 | 2009-11-18 | 鸿富锦精密工业（深圳）有限公司 | 关机电路 |
| DE102006028414B4 (de) * | 2006-06-21 | 2022-03-24 | Robert Bosch Gmbh | Testverfahren und Testvorrichtung für eine integrierte Schaltung |
| GB0807152D0 (en) * | 2008-04-18 | 2008-05-21 | Toric Ltd | Clock generator circuits |
| JP2019075760A (ja) * | 2017-10-19 | 2019-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN111585566B (zh) * | 2020-06-10 | 2022-10-18 | 光惠（上海）激光科技有限公司 | 一种兼容5v和24v电压的隔离数字输入电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH089738B2 (ja) * | 1991-04-05 | 1996-01-31 | 川崎製鉄株式会社 | バックリング発生予測装置 |
| JP2930440B2 (ja) * | 1991-04-15 | 1999-08-03 | 沖電気工業株式会社 | 半導体集積回路 |
| JPH066195A (ja) * | 1992-06-18 | 1994-01-14 | Mitsubishi Electric Corp | 出力ドライバ回路 |
| JP3256664B2 (ja) * | 1996-11-29 | 2002-02-12 | 東芝マイクロエレクトロニクス株式会社 | レベル変換回路 |
-
1999
- 1999-06-15 JP JP16816499A patent/JP3499157B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-15 US US09/594,309 patent/US6359490B1/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005071838A1 (ja) * | 2004-01-21 | 2005-08-04 | Renesas Technology Corp. | 電圧クランプ回路、スイッチング電源装置、半導体集積回路装置及び電圧レベル変換回路 |
| US7663354B2 (en) | 2004-01-21 | 2010-02-16 | Renesas Technology Corp. | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| US7898232B2 (en) | 2004-01-21 | 2011-03-01 | Renesas Electronics Corporation | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| US8373484B2 (en) | 2004-01-21 | 2013-02-12 | Renesas Electronics Corporation | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| US8638078B2 (en) | 2004-01-21 | 2014-01-28 | Renesas Electronics Corporation | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| KR100776751B1 (ko) * | 2006-06-09 | 2007-11-19 | 주식회사 하이닉스반도체 | 전압 공급 장치 및 방법 |
| US7999582B2 (en) | 2006-06-09 | 2011-08-16 | Hynix Semiconductor Inc. | Apparatus for supplying voltage free from noise and method of operation the same |
| US8183898B2 (en) | 2006-06-09 | 2012-05-22 | Hynix Semiconductor | Apparatus for supplying voltage free noise and method of operation the same |
| JP2020080500A (ja) * | 2018-11-14 | 2020-05-28 | ローム株式会社 | ドライバ回路 |
| JP7316034B2 (ja) | 2018-11-14 | 2023-07-27 | ローム株式会社 | ドライバ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3499157B2 (ja) | 2004-02-23 |
| US6359490B1 (en) | 2002-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6686772B2 (en) | Voltage mode differential driver and method | |
| US5004936A (en) | Non-loading output driver circuit | |
| US5296765A (en) | Driver circuit for sinking current to two supply voltages | |
| EP0539230A2 (en) | High speed, low power high common mode range voltage mode differential driver circuit | |
| CN113785492B (zh) | 具有栅极电流重用的氮化镓激光二极管驱动场效晶体管 | |
| US20240250685A1 (en) | Level shifter with automatic direction sensing | |
| US5994921A (en) | Universal sender device | |
| JP2647014B2 (ja) | ＢｉＣＭＯＳ論理回路 | |
| JP3499157B2 (ja) | クランプ回路及びそれを用いたインターフェース回路 | |
| KR100759775B1 (ko) | 입출력 버퍼 회로 | |
| US5349253A (en) | Logic translator interfacing between five-volt TTL/CMOS and three-volt CML | |
| US4931673A (en) | ECL-to-TTL translator circuit with ground bounce protection | |
| JP3159247B2 (ja) | 入力回路 | |
| CN1144368C (zh) | 驱动电路 | |
| US10879691B2 (en) | Unlockable switch inhibitor | |
| US20040095182A1 (en) | Switch circuit | |
| US6563342B1 (en) | CMOS ECL output buffer | |
| US6362678B1 (en) | Circuit for reducing rise/fall times for high speed transistor logic | |
| JP4641660B2 (ja) | レベルシフト回路 | |
| US5661431A (en) | Output circuit in Darlington configuration | |
| US5107143A (en) | Signal output circuit included in bus driving integrated circuit | |
| KR920004343B1 (ko) | 인터페이스 회로 | |
| JP2998329B2 (ja) | 半導体集積回路 | |
| EP0387792A1 (en) | Output buffer circuit | |
| JPH0246043A (ja) | 送信回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031118 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131205 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |