JP2000357963A - 遅延ロックループ回路 - Google Patents

遅延ロックループ回路

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Abstract

(57)【要約】 【課題】 回路で生じる遅延に対する追従性が改善され
た遅延ロックループ（ＤＬＬ）を含み遅延素子を提供す
ることである。 【解決手段】 この課題は本発明により、遅延線と、遅
延素子と、位相比較器とを有する遅延ロックループ回路
であって、前記遅延線は制御信号に従って遅延を発生
し、入力ノードと出力ノードに接続されており、前記遅
延素子は入力ノードに接続されており、所定の遅延値を
入力ノードからの入力信号に与え、遅延された入力信号
を供給し、前記位相比較器は出力ノードと遅延素子とに
接続されており、出力信号と前記遅延された入力信号と
の位相を比較し、制御信号を前記遅延線に出力し、該制
御信号により前記遅延線は所定の遅延値を、入力ノード
と出力ノードとの間に与えるように構成して解決され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は遅延回路、より詳細
には、遅延ロックループを使用してデジタルポインタ
を、他の回路での遅延と整合するために発生する遅延素
子に関する。
【０００２】
【従来の技術】遅延ロックループ（ＤＬＬ）は、周期的
入力信号を出力信号と比較するために使用される。この
ようにして信号間の位相差をほぼゼロに設定することが
できる。図１には従来のＤＬＬ１０が示されている。入
力信号ＣＫｉｎが遅延線１２と位相比較器１４に入力さ
れる。出力信号ＣＫｏｕｔが入力信号ＣＫｉｎと、使用
される位相比較器１４によって比較される。位相比較器
１４は遅延線１２を設定または調整し、入力信号と出力
信号との間の位相差がゼロになるようにする。遅延線１
２は、入力信号ＣＫｉｎと出力信号ＣＫｏｕｔとの間の
遅延が１クロック期間Ｔに達するか、またはその倍数
（ｋＴ、ただしｋは自然数）に達するときに安定する。
ＤＬＬ１０は例えば、入力クロックを出力クロックに所
定の集積回路で同期するために使用できる。
【０００３】図２には、ＤＬＬの適用が示されている。
ＤＬＬ２０は受信器２２とドライバ２４により生じる遅
延を含む。この遅延は遅延素子２６により補償される。
遅延素子２６は、フィードバックループにおけるτの遅
延補償を行う。ここでτ＝Ｒ＋Ｄであり、Ｒは受信器２
２により生じる遅延、Ｄはドライバ２４により生じる遅
延である。入力クロックＣＫｉｎと出力クロックＣＫｏ
ｕｔはそれぞれ、それらの位相差が２ｋΠになる時に同
期する。すなわち、入力信号と出力信号との間の遅延が
クロック期間の倍数に等しいとき、ｋＴであるときに同
期する。この場合、位相比較器１４はその２つの入力２
６と２７との間で位相差を検出しない。入力２６は入力
クロックＣＫｉｎと比較してＲの遅延を有している。入
力２７は入力クロックＣＫｉｎと比較してｋＴ＋Ｒの遅
延を有している。ここでＴはクロック期間である。図２
に説明した場合では、遅延線制御信号（ポインタ）は、
入力２６と２７が同期するまで調整される。
【０００４】図３には、ＤＬＬに対するさらに特別な使
用が示されている。回路４０は出力データ流ＤＱｏｕｔ
を同期するために使用される。出力データＤＱはＤフリ
ップフロップ（ＤＦＦ）でＤＬＬＣＬＫ信号によりラッ
チされる。遅延は、受信器遅延Ｒ、ドライバ遅延Ｄおよ
びフリップフロップＤＦＦにより生じた遅延の和であ
る。
【０００５】図４には、図３の回路４０が、ＤＬＬを使
用してクロック周波数を２で乗算し、ダブルデータレー
ト出力を供給するように適合された構成が示されてい
る。ＤＬＬシステム５０は、入力クロックの２倍の周波
数のクロック信号を形成する。このクロック信号は上述
のように入力クロック（ＣＫｉｎ）と同相である。これ
を実行するために、２つのクロック信号が入力クロック
信号ＣＫｉｎから導出される。導出された第１の信号は
ｋＴ−Ｄの遅延を有する。ここでＤは、ＯＲゲート５
２，フリップフロップＤＦＦおよび出力ドライバ２４の
遅延の和である。導出された第２の信号は（３ｋＴ／
２）−Ｄの遅延を有する。導出された第１と第２の両方
の信号は、ＯＲゲート５２に入力される。導出された第
２の信号に対しては第２の遅延線５４が使用され、この
遅延線はポイントＰ／２（遅延線１２を制御する、位相
比較器１４からのポインタＰの半分の値を有する）によ
り制御される。遅延素子５７は入力５３に遅延を与える
ために導入される。この場合、ＤＬＬはデジタルであ
る。これはポインタＰの２による割り算は最下位ビット
（ＬＳＢ）を桁下げすることにより行われることを意味
する。このことにより、遅延線５４により生じる遅延が
遅延線１２により生じる遅延の半分であることが保証さ
れる。
【０００６】遅延線１２により生じる遅延はｋＴ−Ｄ−
Ｒである。遅延線５４により生じる遅延は（ｋＴ−Ｄ−
Ｒ）／２である。従って、ＯＲゲート５２の入力側５３
に到来する信号の遅延は（ｋＴ−Ｄ）＋（ｋＴ−Ｄ−
Ｒ）／２＋（Ｒ＋Ｄ）／２＝（３ｋＴ／２）−Ｄであ
る。このことは、入力側５３に発生する第２のクロック
が、入力側５５の第１のクロックに対して１８０゜位相
がシフトされていることを保証する。
【０００７】ＤＬＬシステム５０に関連する問題は、遅
延素子が全てのプロセス、および受信器とドライバ回路
の温度変動に対して追従することが困難なことである。
同じようにして、この遅延の半分にダブルデータレート
を供給するため追従する別の回路を提供することはさら
に困難である。
【０００８】
【発明が解決しようとする課題】本発明の課題は、回路
で生じる遅延に対する追従性が改善された遅延ロックル
ープ（ＤＬＬ）を含む遅延素子を提供することである。
【０００９】本発明の別の課題は、ハーフ遅延クロック
信号に追従する遅延ロックループを提供することであ
る。
【００１０】
【課題を解決するための手段】この課題は本発明によ
り、遅延線と、遅延素子と、位相比較器とを有する遅延
ロックループ回路であって、前記遅延線は制御信号に従
って遅延を発生し、入力ノードと出力ノードに接続され
ており、前記遅延素子は入力ノードに接続されており、
所定の遅延値を入力ノードからの入力信号に与え、遅延
された入力信号を供給し、前記位相比較器は出力ノード
と遅延素子とに接続されており、出力信号と前記遅延さ
れた入力信号との位相を比較し、制御信号を前記遅延線
に出力し、該制御信号により前記遅延線は所定の遅延値
を、入力ノードと出力ノードとの間に与えるように構成
して解決される。
【００１１】
【発明の実施の形態】択一的実施例では、制御信号は有
利にはデジタル信号である。制御信号は他の回路に伝送
することができる。制御信号は算術処理され、変更され
た制御信号を供給する。この変更された制御信号は他の
遅延線に、制御信号に比例する遅延を与える。遅延線は
トランジスタを含むことができ、このトランジスタは制
御信号によって制御される。入力信号は有利にはクロッ
ク信号である。遅延ロックループは、制御信号を格納す
るためのレジスタを含むことができる。
【００１２】他の遅延ロックループは、遅延された入力
信号を受信するための入力ノードを有する。第１の遅延
ロックループは第１の遅延線を有しており、この遅延線
は入力ノードと第１のノードとの間に接続されている。
第１の遅延素子は第１のノードと第１の位相比較器に接
続されている。第１の位相比較器は第１の制御信号を供
給し、この制御信号は第１の遅延線の遅延を設定する。
第１の遅延素子は、第２の遅延ロックループを含み、こ
の第２の遅延ロックループはさらに第２の遅延線を有す
る。第２の遅延線は、遅延を第２の制御信号に従って供
給する。
【００１３】第２の遅延線は第１の位相比較器および第
１のノードと接続されている。第２の遅延ロックループ
もまた第２の遅延素子を有し、これは入力ノードと接続
されている。第２の位相比較器は第１の位相比較器およ
び第２の遅延素子と接続されており、第２の遅延線から
の出力と遅延された第１のノード信号との間の位相差を
検出する。第２の位相比較器は第２の制御信号を第２の
遅延線に出力する。これにより第２の遅延線は所定の遅
延値を出力し、入力ノードと、第１の遅延線による第１
のノードとの間の遅延を補償する。
【００１４】択一的実施例では第２の制御信号は有利に
はデジタル信号である。遅延ロックループ回路は、第１
のノードに接続された第３の遅延線を含むことができ、
第３の遅延線は所定の遅延値の端数を供給する。このこ
とは、第２の制御信号を算術的に変更した信号によって
制御して行い、これにより第２および第３の遅延線に対
する遅延の物理的変動を補償する。遅延ロックループ回
路はさらにＯＲゲートを含むことができ、このＯＲゲー
トは第３の遅延線の出力と、第１のノードにおける信号
とを論理結合する。この論理結合は、ＯＲゲートからの
クロックレート出力が入力信号から変形されるように行
う。１つの実施例では、算術的に変更された信号は、第
１と第２の制御信号の和の半分であり、第３の遅延線に
おける遅延は第１と第２の遅延線による遅延の和の半分
である。遅延ロックループは第２の信号を格納するため
のレジスタを有することができ、このレジスタは算術演
算を実行し、第２の制御信号と、この第２の制御信号の
うち算術的に変更された部分を他の回路に伝送する。第
２の遅延素子はパッシブデバイスを含むことができ、こ
のデバイスは遅延ロックループの前後での回路遅延をシ
ミュレートする。
【００１５】次に本発明によるクロック回路を説明す
る。このクロック回路は内部に第３の遅延線を含む、こ
の遅延線は第１のノードと接続されている第３の遅延線
は所定の遅延値の端数を供給する。この端数の供給は、
第２の制御信号の算術的に変更された値により制御され
て行われ、これにより第２および第３の遅延線に対する
物理的変動が補償される。ＯＲゲートが、第３の遅延線
の出力と第１のノードの信号とを論理的に結合するため
に含まれている。この論理結合は、ＯＲゲートからのク
ロックレート出力が入力信号から変形されるように行わ
れる。フリップフロップもまた含まれており、これはク
ロックレートによりイネーブルされ、フリップフロップ
を通してデータをドライバに伝送することができる。
【００１６】クロック回路の択一的に実施例では、レジ
スタが、第２の制御信号を格納するため、算術演算の実
行のため、そして第２の制御信号と第２の制御信号の算
術的に変更された部分を他の回路に伝送するために設け
られている。第２の制御信号は有利にはデジタル信号で
ある。実施例では算術的に変更された信号は、第１と第
２の和の半分であり、第３の遅延線での遅延は第１と第
２の遅延線での遅延の和の半分である。ＯＲゲートから
クロック出力は実質的に、入力ノードでのクロック入力
の２倍に等しい。第２の遅延素子はパッシブデバイスを
含むことができる。このパッシブデバイスは、受信器、
ＯＲゲート、フリップフロップおよびドライバでの回路
遅延をシミュレートする。
【００１７】
【実施例】本発明は、遅延回路、より詳細には、遅延を
整合するためのデジタルポインタを発生する遅延ロック
ループを使用する遅延素子に関連する。本発明は、デジ
タルポインタを同じ回路の別の部分と別の回路で使用
し、それらの回路に適切な遅延を導入するための制御信
号を発生する。本発明は、遅延τに相応するポインタを
供給するものである。このことは、遅延線をポインタに
より制御し、所定の遅延τが生じるようにして行われ
る。さらにポインタは、第１の遅延素子の値に対して正
確に半分の値を有する遅延素子を制御するために使用さ
れる。これは全てのプロセスおよび温度領域変動にわた
って使用される。
【００１８】図面を参照して詳細について説明する。ま
ず図５を参照する。ここには、本発明による遅延ロック
ループ（ＤＬＬ）１００が示されている。入力信号ＣＫ
ｉｎが遅延線１１２と遅延素子１１０に入力される。有
利には遅延素子は、入力線１０８と位相比較器１１４と
の間に設けられている。移動比較器１１４は例えば論理
回路を含み、この論理回路はノードＡとＢを分析し、そ
れらを比較する。出力信号ＣＫｏｕｔが入力信号ＣＫｉ
ｎと位相比較器１１４により比較される。位相比較器１
１４は、遅延線１１２を設定または調整し、入力信号と
出力信号との間の位相差がゼロになるようにする。この
ことを実行するために、遅延線１１２での遅延は実質的
にτと等しい遅延になるまで増大され、ノードＡとＢと
の間の遅延が同期される。遅延線１１２は、入力信号Ｃ
Ｋｉｎと出力信号ＣＫｏｕｔとの間の遅延が実質的にτ
に達するときに安定する。図５に示したように、ポイン
タＰτが位相比較器１１４により発生され、これにより
遅延線１１２が制御され、遅延線１１２は所定の遅延τ
を発生する。このようにしてポインタＰτは回路の種々
の部分で、所定の遅延を発生するために使用される。本
発明のこの構成により、所定のハードウエア、例えば較
正された遅延素子を、特別な素子または素子群の遅延の
ために使用する必要がなくなる。別の実施例では、ポイ
ンタは回路間で種々異なる遅延を発生するために変化す
ることができる。例えばポインタＰτはτの遅延を発生
し、ポインタＰτ／２はτ／２の遅延を発生する。
【００１９】遅延ロックループ１００は集積回路チップ
の種々のエリアで使用することができる。有利な実施例
では、Ｐτはデジタル信号である。このようにして、Ｐ
τをチップの種々のエリアに、種々の遅延線における遅
延を調整および設定するために伝送することができる。
本発明を以下、非限定的実施例に基づいて詳細に説明す
る。
【００２０】図６を参照する。ここには図４の回路の本
発明の実施例が示されており、遅延素子５７が遅延線１
２０により置換されている。ＤＬＬ１００（図５）のよ
うなＤＬＬ回路がポインタＰτを発生するために使用さ
れる。遅延線１２０はポインタＰτ／２を受信する。こ
こでτはＲ＋Ｄであり、Ｒは受信器１２２により惹起さ
れた遅延、Ｄはドライバ１２４、ＤフリップフロップＤ
ＦＦおよびＯＲゲート１２６により惹起された遅延であ
る。図５に示した回路を、ポインタＰτを供給して、遅
延τを遅延線に発生させるために使用できる。実施例で
はポインタＰτはデジタル信号である。τ／２の遅延
は、Ｐτの最下位ビットを桁下げしてＰτ／２を得るこ
とにより行われる。Ｐτ／２は遅延線１２０を制御し、
これの遅延がτ／２と等しくするために使用される。遅
延線１２０は有利には、遅延素子（図５の遅延線１１
２）の遅延（図５の例ではτの遅延）を、全ての変動と
温度領域にわたって追従する遅延素子を提供する。言い
替えれば、遅延線１２０はτの遅延の半分である。遅延
線１２１は遅延線１２３の遅延の半分を発生するために
使用される。遅延線１２３はポインタＰにより制御さ
れ、このポインタは位相比較器１１４により発生され
る。遅延線１２１はＰ／２により制御され、これは２に
より割り算することにより算術的に供給される。
【００２１】図７を参照する。ここには本発明の別の実
施例が示されている。結合遅延線１３２は適切な遅延を
供給するために使用される。本発明によれば、２つ以上
の遅延線が結合される。この結合は、適切なサイズの遅
延線を設け、この遅延線をポインタ信号の和により制御
することによって行われる。このことは有利には論理結
合により行われる。例えば信号を、遅延線１３２を制御
する結合ポインタ信号に加算するのである。遅延線１２
０と１２１（図６）は結合され、Ｐ／２＋Ｐτ／２に等
しいポインタ信号が、遅延線１３２を制御するために算
入される。Ｐ／２は、位相比較器１１４により供給され
るような遅延線１１２での遅延の半分の遅延を発生す
る。ＯＲゲート１２６への入力１５０および１５２はそ
れぞれ、（３ｋＴ／２）−ＤおよびｋＴ−Ｄだけ遅延さ
れている。しかし本発明によれば、遅延は上に説明した
ように、温度および他の変動に対して補償されている。
有利には本発明はさらに安定した遅延と半分の遅延を、
図５のＤＬＬより追従することによって提供するもので
ある。図５のＤＬＬ１００は、遅延線が必要な正確な遅
延値を提供する。位相比較器からのポインタは多数の場
所で使用され、有利にはデジタルであるから、遅延およ
び半分の遅延が自動的にこれにより補償され、より良好
なクロック信号と真のダブルクロックレートを供給す
る。
【００２２】図８を参照する。ここには本発明の有利な
実施例が示されている。遅延素子１３０は遅延線１５６
により置換される。遅延線１５６はポインタＰτを受け
取る。本発明によれば、Ｐτは集積回路の他のエリアか
ら受信される。ここでＰτは図５に従って発生される。
Ｐτは有利にはデジタルであり、算術演算を簡単に実行
できる。例えば２による割り算が遅延線１３２に対して
Ｐτ／２を発生するために実行される。乗算、加算、お
よび減算を含む他の算術演算もＰτを変更するために実
行できる。
【００２３】図９を参照すると、ここには本発明の別の
有利な実施例が示されている。図９は、図５に示したＰ
τポインタ発生回路を有する図８の回路を示す。上に述
べたように位相比較器１６０はノードＥとＦの遅延を比
較し、遅延線１５６にポインタまたは制御信号を供給す
る。遅延素子１６２は、Ｒ＋Ｄ＝τの遅延を供給する。
ここでＲとＤは上に述べたのと同じである。これはＰτ
を、前に図５に基づいて説明したのと同じように発生す
る。有利には本発明は、遅延素子に対して遅延ロックル
ープ１６４を供給する。
【００２４】図１０にはＤＬＬ１００の実施例が示され
ている。ＤＬＬ１００は遅延線１１２を含み、この遅延
線は１つまたは複数のインバータ１１３を含む。インバ
ータ１１３はＤＬＬ１００の入力側と出力側との間に接
続されている。インバータ１１３は有利には複数のマル
チプレクサ１１５により作動され、これらマルチプレク
サはデジタルポインタＰτにより制御される。ポインタ
Ｐτは所定数のインバータ１１３を作動するために使用
され、遅延線１１２の遅延を変化する。遅延素子１１０
は、キャパシタおよび抵抗のようなパッシブ素子を含む
ことができ、これらは所望の遅延に等しいＲＣ時定数
（τ）を供給する。有利な実施例では、遅延素子はイン
バータを含む。遅延素子１１０は有利には入力側と位相
比較器１１４との間に設けられる。位相比較器１１４は
論理回路のような回路を含み、遅延素子１１０を通った
入力側からの信号と出力信号を比較し、ポインタ信号Ｐ
τを比較される信号の不一致に応じて調整する。Ｐτは
レジスタに入力するか、または論理回路１１１を通して
上に述べたような算術演算を実行することができる。
【００２５】本発明を、メモリチップに対する集積回路
の例で説明した。しかし本発明は、プロセッサチップ、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ア
プリケーション専用集積回路（ＡＳＩＣ）または遅延補
償またはトラッキングを必要とする他の回路で使用する
ことができる。
【００２６】遅延ロックループを使用した新規の遅延素
子に対する前記の実施例から、当業者であれば変形およ
び改善が可能である。
【図面の簡単な説明】
【図１】従来技術の遅延ロックループの概略図である。
【図２】回路素子によって生じた遅延を表す遅延素子を
備えた従来技術の遅延ロックループの概略図である。
【図３】クロック信号をフリップフロップにデータラッ
チのため供給する従来技術の遅延ロックループの概略図
である。
【図４】ダブルクロック信号をフリップフロップにデー
タラッチのため供給する従来技術の遅延ロックループの
概略図である。
【図５】本発明による、ポインタ発生のための遅延ロッ
クループの概略図である。
【図６】図４に示された遅延素子を置換する遅延線を示
す本発明の１実施例の概略図である。
【図７】図６の遅延線とポインタを結合して示す本発明
の別の実施例の概略図である。
【図８】図７の遅延素子を遅延線により置換し、この遅
延線をＰτにより制御する本発明の別の実施例の概略図
である。
【図９】遅延素子を図５の遅延ロックループにより置換
した本発明の別の実施例の概略図である。
【図１０】本発明の図５の遅延ロックループを詳細に示
す概略図である。
【符号の説明】
１００ 遅延ロックループＤＬＬ １１０ 遅延素子 １１２ 遅延線 １１４ 位相比較器 １２０、１２１ 遅延線 １２２ 受信器 １２４ ドライバ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (71)出願人 594145404 インターナショナル ビジネス マシーン ズ コーポレーション アメリカ合衆国ニューヨーク州 10504 ニューヨーク アーモンク オールド オ ーチャード ロード （番地なし) (72)発明者 ジャン−マルク ドルトゥ アメリカ合衆国 ヴァーモント サウス バーリントン ハーバー ヴュー ロード ナンバー 901 33 (72)発明者 アルバート エム チュー アメリカ合衆国 ヴァーモント エセック ス ブルーステム ロード ６ (72)発明者 フランク フェレーロ アメリカ合衆国 ヴァーモント エセック ス ブルーステム ロード 16

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 遅延線と、遅延素子と、位相比較器とを
    有する遅延ロックループ回路であって、 前記遅延線は制御信号に従って遅延を発生し、入力ノー
    ドと出力ノードに接続されており、 前記遅延素子は入力ノードに接続されており、所定の遅
    延値を入力ノードからの入力信号に与え、遅延された入
    力信号を供給し、 前記位相比較器は出力ノードと遅延素子とに接続されて
    おり、出力信号と前記遅延された入力信号との位相を比
    較し、制御信号を前記遅延線に出力し、 該制御信号により前記遅延線は所定の遅延値を、入力ノ
    ードと出力ノードとの間に与える、ことを特徴とする遅
    延ロックループ回路。
  2. 【請求項２】 制御信号はデジタル信号である、請求項
    １記載の遅延ロックループ回路。
  3. 【請求項３】 制御信号は他の回路に伝送される、請求
    項１記載の遅延ロックループ回路。
  4. 【請求項４】 制御信号は算術的に処理され、変更され
    た制御信号となり、該変更された制御信号は他の遅延線
    に遅延を与え、当該遅延は制御信号に比例する、請求項
    ３記載の遅延ロックループ回路。
  5. 【請求項５】 遅延線はトランジスタを含み、該トラン
    ジスタは制御信号により制御される、請求項１記載の遅
    延ロックループ回路。
  6. 【請求項６】 入力信号はクロック信号である、請求項
    １記載の遅延ロックループ回路。
  7. 【請求項７】 制御信号を格納するためのレジスタを有
    する、請求項１記載の遅延ロックループ回路。
  8. 【請求項８】 遅延された入力信号を受信するための入
    力ノードと、第１の遅延ロックループと、第１の遅延素
    子とを有する遅延ロックループ回路であって、 前記第１の遅延ロックループは、入力ノードと第１のノ
    ードに接続された第１の遅延線を有し、 前記第１の遅延素子は、第１のノードと第１の位相比較
    器に接続されており、 該第１の位相比較器は、第１の制御信号を第１の遅延線
    の遅延を設定するために供給し、 前記第１の遅延素子は第２の遅延ロックループをさらに
    含み、 該第２の遅延ロックループは、第２の遅延線と、第２の
    遅延素子と、第２の位相比較器とを有し、 前記第２の遅延線は、第２の制御信号に従って遅延を発
    生し、第１の位相比較器と第１のノードに接続されてお
    り、 第２の遅延素子は入力ノードに接続されており、所定の
    遅延値を第１のノードからの第１のノード信号に与え、
    遅延された第１のノード信号を供給し、 前記第２の位相比較器は、第１の位相比較器と第２の遅
    延素子に接続されており、第２の遅延線からの出力信号
    と前記遅延された第１のノード信号との位相を比較し、
    第２の制御信号を前記第２の遅延線に出力し、 該第２の制御信号により第２の遅延線は所定の遅延値を
    出力し、入力ノードと、第１の遅延線を通った第１のノ
    ードとの間の遅延を補償する、ことを特徴とする遅延ロ
    ックループ回路。
  9. 【請求項９】 第２の制御信号はデジタル信号である、
    請求項８記載の遅延ロックループ回路。
  10. 【請求項１０】 第３の遅延線が第１のノードに接続さ
    れており、 該第３の遅延線は所定の遅延値の端数を発生し、 当該端数を第３の遅延線は、第２の制御信号を算術的に
    変更した信号により制御されて発生し、これにより第２
    および第３の遅延線に対して遅延における物理的変動を
    補償する、請求項８記載の遅延ロックループ回路。
  11. 【請求項１１】 第３の遅延線の出力信号と第１のノー
    ドの信号とを論理結合するためのＯＲゲートが設けられ
    ており、 該ＯＲゲートからのクロック出力は入力信号から変形さ
    れている、請求項１０記載の遅延ロックループ回路。
  12. 【請求項１２】 算術的に変更された信号は、第１と第
    ２の制御信号の和の半分であり、第３の遅延線での遅延
    は第１と第２の遅延線での遅延の和の半分である、請求
    項１０記載の遅延ロックループ回路。
  13. 【請求項１３】 第２の制御信号を格納するためのレジ
    スタを有し、該レジスタは算術演算を実行し、第２の制
    御信号と、これを算術的に変更した部分を他の回路に伝
    送する、請求項８記載の遅延ロックループ回路。
  14. 【請求項１４】 第２の遅延素子はパッシブ素子を含
    み、該パッシブ素子は遅延ロックループの前後での回路
    遅延をシミュレートする、請求項８記載の遅延ロックル
    ープ回路。
  15. 【請求項１５】 受信器からの遅延された入力信号を受
    信する入力ノードと、第１の遅延ロックループと、第１
    の遅延素子とを有するクロック回路であって、 前記第１の遅延ロックループは、入力ノードと第１のノ
    ードに接続された第１の遅延線を有し、 前記第１の遅延線は第１のノードおよび第１の位相比較
    器と接続されており、 該第１の位相比較器は、第１の遅延線の遅延を設定する
    第１の制御信号を供給し、入力ノードに接続されてお
    り、 前記第１の遅延素子は第２の遅延ロックループを含み、 該第２の遅延ロックループはさらに、第２の遅延線と、
    第２の遅延素子と、第２の位相比較器と、第３の遅延線
    と、ＯＲゲートと、フリップフロップとを有し、 前記第２の遅延線は遅延を第２の制御信号に従って発生
    し、第１の位相比較器と第１のノードに接続されてお
    り、 前記第２の遅延素子は入力ノードに接続されており、所
    定の遅延値を第１のノードからの第１のノード信号に与
    え、遅延された第１のノード信号を供給し、 前記第２の位相比較器は、第１の位相比較器と第２の遅
    延素子に接続されており、該第２の遅延線からの出力信
    号と前記遅延された第１のノード信号との位相を比較
    し、第２の制御信号を第２の遅延線に出力し、 該第２の制御信号により第２の遅延線は所定の遅延値を
    出力し、入力ノードと、第１の遅延線を通った第１のノ
    ードとの間の遅延を補償し、 前記第３の遅延線は第１のノードに接続されており、所
    定の遅延値の端数を供給し、 当該端数を第３の遅延線は、第２の制御信号を算術的に
    変更した信号によって制御されて供給し、これにより第
    ２および第３の遅延線に対して遅延における物理的変動
    を補償し、 前記ＯＲゲートは、第３の遅延線の出力信号と第１のノ
    ードの信号とを論理結合し、これによりＯＲゲートから
    のクロック出力が入力信号から変形され、 前記フリップフロップはクロック信号によりイネーブル
    され、フリップフロップを介してドライバにデータを伝
    送する、ことを特徴とするクロック回路。
  16. 【請求項１６】 第２の制御信号を格納するためのレジ
    スタを有し、該レジスタは算術演算を実行し、第２の制
    御信号と、これの算術的に変更された部分とを他の回路
    に伝送する、請求項１５記載のクロック回路。
  17. 【請求項１７】 第２の制御信号はデジタル信号であ
    る、請求項１５記載のクロック回路。
  18. 【請求項１８】 算術的に変更された信号は、第１の制
    御信号と第２の制御信号の和の半分であり、 第３の遅延線における遅延は、第１の遅延線と第２の遅
    延線における遅延の和の半分であり、 ＯＲゲートからのクロック出力信号は、入力ノードにお
    けるクロック入力信号の２倍に実質的に等しい、請求項
    １５記載のクロック回路。
  19. 【請求項１９】 第２の遅延素子はパッシブ素子を含
    み、 該パッシブ素子は受信器、ＯＲゲート、フリップフロッ
    プおよびドライバの回路遅延をシミュレートする、請求
    項１５記載のクロック回路。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6580305B1 (en) * 1999-12-29 2003-06-17 Intel Corporation Generating a clock signal
US6384649B1 (en) * 2001-02-22 2002-05-07 International Business Machines Corporation Apparatus and method for clock skew measurement
KR100415193B1 (ko) * 2001-06-01 2004-01-16 삼성전자주식회사 반도체 메모리 장치에서의 내부클럭 발생방법 및 내부클럭발생회로
US6876239B2 (en) * 2001-07-11 2005-04-05 Micron Technology, Inc. Delay locked loop “ACTIVE command” reactor
DE10136338A1 (de) * 2001-07-26 2003-02-20 Infineon Technologies Ag Verzögerungsschaltung
US7088158B2 (en) * 2002-05-14 2006-08-08 Lsi Logic Corporation Digital multi-phase clock generator
US7197102B2 (en) * 2002-06-07 2007-03-27 International Business Machines Corporation Method and apparatus for clock-and-data recovery using a secondary delay-locked loop
US6756832B2 (en) * 2002-10-16 2004-06-29 Lsi Logic Corporation Digitally-programmable delay line for multi-phase clock generator
US7009433B2 (en) * 2003-05-28 2006-03-07 Lattice Semiconductor Corporation Digitally controlled delay cells
US7477716B2 (en) * 2003-06-25 2009-01-13 Mosaid Technologies, Inc. Start up circuit for delay locked loop
KR100543925B1 (ko) * 2003-06-27 2006-01-23 주식회사 하이닉스반도체 지연 고정 루프 및 지연 고정 루프에서의 클럭 지연 고정방법
US20050086424A1 (en) * 2003-10-21 2005-04-21 Infineon Technologies North America Corp. Well-matched echo clock in memory system
US7098710B1 (en) * 2003-11-21 2006-08-29 Xilinx, Inc. Multi-speed delay-locked loop
KR100618825B1 (ko) * 2004-05-12 2006-09-08 삼성전자주식회사 지연 동기 루프를 이용하여 내부 신호를 측정하는집적회로 장치 및 그 방법
US7495495B2 (en) * 2005-11-17 2009-02-24 Lattice Semiconductor Corporation Digital I/O timing control
KR100945899B1 (ko) * 2007-06-01 2010-03-05 삼성전자주식회사 지연고정루프를 이용한 온도센싱회로 및 온도센싱방법
US8482332B2 (en) * 2011-04-18 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-phase clock generator and data transmission lines
US8542049B1 (en) * 2012-04-18 2013-09-24 Texas Instruments Incorporated Methods and delay circuits for generating a plurality of delays in delay lines

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07240675A (ja) * 1994-02-25 1995-09-12 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路
JPH0818414A (ja) * 1994-04-26 1996-01-19 Hitachi Ltd 信号処理用遅延回路
JPH09321614A (ja) * 1996-05-31 1997-12-12 Mitsubishi Electric Corp 波形整形装置およびクロック供給装置
JPH1079663A (ja) * 1996-09-03 1998-03-24 Mitsubishi Electric Corp 内部クロック発生回路および信号発生回路
JPH1174783A (ja) * 1997-06-18 1999-03-16 Mitsubishi Electric Corp 内部クロック信号発生回路、および同期型半導体記憶装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5146121A (en) * 1991-10-24 1992-09-08 Northern Telecom Limited Signal delay apparatus employing a phase locked loop
US5295164A (en) * 1991-12-23 1994-03-15 Apple Computer, Inc. Apparatus for providing a system clock locked to an external clock over a wide range of frequencies
US5218314A (en) * 1992-05-29 1993-06-08 National Semiconductor Corporation High resolution, multi-frequency digital phase-locked loop
GB9414729D0 (en) * 1994-07-21 1994-09-07 Mitel Corp Digital phase locked loop
JPH0897714A (ja) * 1994-09-29 1996-04-12 Toshiba Corp クロック信号発生回路
US5594376A (en) * 1994-10-05 1997-01-14 Micro Linear Corporation Clock deskewing apparatus including three-input phase detector
US5684421A (en) * 1995-10-13 1997-11-04 Credence Systems Corporation Compensated delay locked loop timing vernier
US5744991A (en) * 1995-10-16 1998-04-28 Altera Corporation System for distributing clocks using a delay lock loop in a programmable logic circuit
KR0157952B1 (ko) * 1996-01-27 1999-03-20 문정환 위상 지연 보정 장치
CA2204089C (en) * 1997-04-30 2001-08-07 Mosaid Technologies Incorporated Digital delay locked loop
US6005426A (en) * 1998-05-06 1999-12-21 Via Technologies, Inc. Digital-type delay locked loop with expanded input locking range
US6069507A (en) * 1998-05-22 2000-05-30 Silicon Magic Corporation Circuit and method for reducing delay line length in delay-locked loops
US6043694A (en) * 1998-06-24 2000-03-28 Siemens Aktiengesellschaft Lock arrangement for a calibrated DLL in DDR SDRAM applications
DE19845121C1 (de) * 1998-09-30 2000-03-30 Siemens Ag Integrierte Schaltung mit einstellbaren Verzögerungseinheiten für Taktsignale

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07240675A (ja) * 1994-02-25 1995-09-12 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路
JPH0818414A (ja) * 1994-04-26 1996-01-19 Hitachi Ltd 信号処理用遅延回路
JPH09321614A (ja) * 1996-05-31 1997-12-12 Mitsubishi Electric Corp 波形整形装置およびクロック供給装置
JPH1079663A (ja) * 1996-09-03 1998-03-24 Mitsubishi Electric Corp 内部クロック発生回路および信号発生回路
JPH1174783A (ja) * 1997-06-18 1999-03-16 Mitsubishi Electric Corp 内部クロック信号発生回路、および同期型半導体記憶装置

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