JP2000358363A

JP2000358363A - 多相電圧変換器および方法

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Publication number: JP2000358363A
Application number: JP2000145686A
Authority: JP
Inventors: Howard H Bobry; エイチ．ボブリーハワード
Original assignee: Multipower Inc
Current assignee: Multipower Inc
Priority date: 1999-05-17
Filing date: 2000-05-17
Publication date: 2000-12-26
Also published as: GB2350244A; GB0011765D0

Abstract

(57)【要約】【課題】複数の電圧変換器回路をスタガー位相関係で
動作させることにより、ＤＣ電圧を第１の電圧レベルか
ら第２の電圧レベルに変換するためのシステムおよび方
法を提供する。【解決手段】本発明の電圧を変換するためのシステム
は、並列に構成された複数のブースト回路と力率補正回
路および少なくとも１つの遅延回路を含む制御回路とを
備え、力率補正回路および少なくとも１つの遅延回路
は、互いに対して位相シフトされた複数の位相信号を集
合的に生成するように構成されており、位相信号の各々
はブースト回路の各１つに印加されることにより、対応
するブースト回路出力を駆動する。

Description

【発明の詳細な説明】

【０００１】（優先権の主張）本出願は、同時係属出願
中の「ＰｏｌｙｐｈａｓｅＳｗｉｔｃｈＭｏｄｅＰ
ｏｗｅｒＣｏｎｖｅｒｔｅｒ」と題する、１９９９年
５月１７日出願の米国仮特許出願第６０／１３４，４５
２号、および「ＰｏｌｙｐｈａｓｅＳｗｉｔｃｈＭ
ｏｄｅＣｏｎｖｅｒｔｅｒ」と題する、１９９９年６
月９日出願の米国仮特許出願第６０／１３８，３３９号
の優先権を主張するものであって、これらの出願の開示
全体は、本明細書中で参考として援用する。

【０００２】

【発明の属する技術分野】本発明は、概して電力変換の
分野に関し、特に多相スイッチモード電力変換システム
および方法に関する。

【０００３】

【従来の技術】特にバックおよびブースト変換器を含む
多様なスイッチモード電力変換回路は、周知の技術であ
る。バック変換器は、直流（ＤＣ）電圧をあるレベルか
ら別の低いレベルへと下げるように作動し、その一方
で、ブースト変換器は、ＤＣ電圧をあるレベルから高い
レベルへと上げるように作動する。これらの変換器回路
は周知であり、比較的単純で、かつ非常に効率的に作動
するが、電界効果トランジスタ（ＦＥＴ）および絶縁ゲ
ートバイポーラトランジスタ（ＩＢＧＴ）のような、使
用される半導体のスイッチングデバイスの定格により、
電力処理能力に限界がある。このため、高電力レベルで
の作動では、多数のスイッチングデバイスが並列で作動
することが要求され得る。同様に、インダクタは、生産
が容易かつ小型でさらに経済的であることが要求される
ため、比較的高電力レベルで作動するよう設計された変
換器回路において、並列スイッチングデバイスおよび並
列インダクタの両方を使用することは、一般的なことで
ある。この構成要素の並列作動により、所望の高電力レ
ベルでの作動が可能となる一方で、構成要素の並列作動
は、これらの変換器の入力および出力端子にて生成され
る高レベルのリップル電流および電圧を下げることはな
い。

【０００４】電力配電、変圧器、モータおよび発電器の
ような回転機械における多相作動の利点は、長い間理解
されてきた。３相の電力配電は、３相のモータ、発電
器、整流器、バッテリ充電器および電源の使用と同様に
一般的である。多相電力が、モータおよび発電器のより
滑らかな作動を提供することは長い間公知であり、理解
されてきた。なぜならば、ちょうど６つのシリンダーエ
ンジンが、同等のパワーを有する２つのシリンダーエン
ジンよりも本質的にスムーズであることと同様に、サイ
クル毎の電力パルスが２つではなく６つあるからであ
る。整流器、バッテリ充電器および電源のようなＤＣ出
力を生成するデバイスの場合、多相電力を使用すること
は、特に有利である。なぜならば、位相の重複部分はス
ムーズで、低いリップルＤＣ出力電圧および電流を達成
するために、ＤＣ出力をフィルターする必要性を大幅に
減少させるからである。

【０００５】

【発明が解決しようとする課題】従来の技術において、
位相ごとに多相電力システムと接続した複数のスイッチ
モード変換器を使用することは、一般的であった。例え
ば、３つの変換器が、３相電力システムに使用されてき
た。この３相電力システムの３つの位相は、すべて単一
の出力に寄与する。残念ながら、単相の場合、同様の利
点は見られなかった。

【０００６】

【課題を解決するための手段】前述のような観点から、
本発明は、スタガー位相関係において、多様な電圧変換
器回路を作動することにより、第１の電圧レベルから第
２の電圧レベルまでＤＣ電圧を変換するシステムおよび
方法を提供する。リップル電圧およびリップル電流が最
小限である最も滑らかな作動は、各変換器が、作動中に
直前かつ直後の変換器から同等に位相シフトする場合に
得られる。フルサイクルが電気角度３６０°から成ると
仮定し、使用される変換器の数が「Ｎ」である場合、各
変換器は隣接する変換器から３６０／Ｎ°で位相シフト
する。例えば、３つの変換器が使用される場合（Ｎ＝
３）、各変換器は隣接する変換器から１２０°で位相シ
フトする。４つの位相は９０°の位相シフトとなる等、
リップルが大幅に減少するだけでなく、変換器が作動す
る周波数のＮ倍の周波数のリップルは、必要とされるあ
らゆるフィルタリングをさらに単純化しそして減少させ
る。

【０００７】本発明はまた、ＤＣ電圧を変換させる方法
として見ることもできる。この点に関する方法には、概
して以下の工程が含まれる。すなわち、並列方向におい
て多数の電圧変換器回路を配列する工程と、制御回路と
共に多数の位相信号を発生させる工程と、各位相信号を
それぞれの電圧変換器回路に付与する工程とを含み、こ
れにより、電圧変換器回路は出力波形を発生できる。本
方法は、事前に定義された位相間隔により位相信号をオ
フセットする工程をさらに含み得る。

【０００８】本発明の電圧を変換するためのシステム
は、並列に構成された複数のブースト回路と；力率補正
回路および少なくとも１つの遅延回路を含む制御回路
と；を備え、該力率補正回路および該少なくとも１つの
遅延回路は、互いに対して位相シフトされた複数の位相
信号を集合的に生成するように構成されており、該位相
信号の各々は該ブースト回路の各１つに印加されること
により、対応するブースト回路出力を駆動する。

【０００９】前記力率補正回路および前記少なくとも１
つの遅延回路によって生成される前記位相信号は、所定
の位相間隔で同相にオフセットされていてもよい。

【００１０】前記力率補正回路および前記少なくとも１
つの遅延回路によって生成される前記位相信号は、前記
各ブースト回路を非連続モードで駆動してもよい。

【００１１】前記力率補正回路および前記少なくとも１
つの遅延回路によって生成される前記位相信号は、前記
各ブースト回路を臨界導電モードで駆動してもよい。

【００１２】前記位相信号のうちの１つは、前記力率補
正回路によって生成されるマスター位相信号であり、該
位相信号のうちの少なくとも１つは、前記少なくとも１
つの遅延回路によって生成されるスレーブ信号であって
もよい。

【００１３】前記ブースト回路の各々は、制御入力、電
源入力、およびスイッチ出力を有するスイッチングデバ
イスであって、該スイッチ出力はコモンに電気的に結合
されたスイッチングデバイスと；該ブースト回路の入力
と該電源入力との間に電気的に結合されたインダクタ
と；該電源入力と該ブースト回路の出力との間に電気的
に結合されたダイオードと；をさらに備えていてもよ
い。

【００１４】前記力率補正回路はさらに、前記ブースト
回路のうちの１つのスイッチング入力に電気的に結合さ
れたマスター位相出力を含んでもよい。

【００１５】前記少なくとも１つの遅延回路は、位相入
力および少なくとも１つのスレーブ出力を有し、該少な
くとも１つのスレーブ出力は、前記ブースト回路のうち
の対応する１つのスイッチング入力に電気的に結合され
ていてもよい。

【００１６】前記スイッチングデバイスはさらに、絶縁
ゲートバイポーラトランジスタを含んでもよい。

【００１７】本発明の電圧を変換するための方法は、並
列に構成された複数のブースト回路と；複数の位相信号
のうちの第１の位相信号を生成するための力率補正手段
と；複数の位相信号のうちの少なくとも１つの第２の位
相信号を生成するための少なくとも１つの遅延手段とを
包含し、該位相信号は互いに対して位相シフトされてお
り、該位相信号の各々は該ブースト回路の各１つに印加
されることにより、対応するブースト回路出力を駆動す
る。

【００１８】前記位相信号を所定の位相間隔でオフセッ
トするための手段をさらに包含してもよい。

【００１９】本発明の電圧を変換するための方法であっ
て、複数のブースト回路を並列に電気的に結合するステ
ップと；力率補正回路および少なくとも１つの遅延回路
を含む制御回路によって互いに対して位相シフトされた
複数の位相信号を集合的に生成するステップであって、
該位相信号の各々は該ブースト回路の各１つに印加され
ることにより、対応するブースト回路出力を駆動するス
テップと；を包含する。

【００２０】前記位相信号を所定の位相間隔でオフセッ
トするステップをさらに包含してもよい。

【００２１】前記位相信号によって前記各ブースト回路
を非連続モードで駆動するステップをさらに包含しても
よい。

【００２２】前記位相信号によって前記各ブースト回路
を臨界導電モードで駆動するステップをさらに包含して
もよい。

【００２３】前記力率補正回路および少なくとも１つの
遅延回路を含む制御回路によって複数の位相信号を集合
的に生成するステップは、該力率補正回路によってマス
ター位相信号を生成するステップと；前記少なくとも１
つの遅延回路によってスレーブ信号を生成するステップ
と；をさらに包含してもよい。

【００２４】前記ブースト回路を提供するステップであ
って、制御入力、電源入力、およびスイッチ出力を有す
るスイッチングデバイスであって、該スイッチ出力がコ
モンに電気的に結合されたスイッチングデバイスを提供
するステップと；該ブースト回路の入力および該電源入
力にインダクタを電気的に結合するステップと；該電源
入力と該ブースト回路の出力との間にダイオードを電気
的に結合するステップと；を包含するステップを、さら
に包含してもよい。

【００２５】前記ブースト回路のうちの１つのスイッチ
ング入力に電気的に結合されたマスター位相出力を、前
記力率補正回路から提供するステップをさらに包含して
もよい。

【００２６】前記少なくとも１つの遅延回路の位相入力
および少なくとも１つのスレーブ出力を提供するステッ
プであって、該少なくとも１つのスレーブ出力は、前記
ブースト回路のうちの対応する１つのスイッチング入力
に電気的に結合されている、ステップをさらに包含して
もよい。

【００２７】前記制御入力を有するスイッチングデバイ
スを提供するステップは、絶縁ゲートバイポーラトラン
ジスタを提供するステップをさらに包含してもよい。

【００２８】本発明のその他の特徴および利点は、以下
の図面および詳細な説明を読むことにより当業者に明ら
かとなるであろう。すべての追加的特徴および利点は、
本発明の範囲内において本明細書中に含まれる。

【００２９】

【発明の実施の形態】本発明は、以下の図面を参照する
ことにより、さらに理解されるものである。図面中の構
成要素は、必ずしも一定の縮尺で示されてはおらず、代
わりに本発明の原理がわかりやすく図示されることに重
点が置かれている。さらに、図面中における同様の参照
番号は、いくつかの図面にわたって対応する部分を示
す。

【００３０】図１を参照すると、従来技術によるバック
（ｂｕｃｋ）変換器回路１０が示されている。バック変
換器回路１０は回路図形式で示されており、電界効果ト
ランジスタ（ＦＥＴ）として示されているスイッチング
デバイス１６を含む。スイッチングデバイス１６、およ
び他の図を参照して示される相当するスイッチングデバ
イスは、電界効果トランジスタとして示され得るが、任
意のこのようなスイッチングデバイスが他の任意の適切
なスイッチングデバイス（例えば、バイポーラトランジ
スタ、絶縁ゲートバイポーラトランジスタ、もしくは他
の種々のデバイス）を含み得ることは言うまでもない。

【００３１】図１によると、入力電圧が入力１２と回路
の入力および出力の両方に対して共通のものであるコモ
ン接続１４との間に印加される。トランジスタ１６は、
制御回路（図示せず）によりオンおよびオフに切換えら
れ、通常、出力２４において得られる出力電圧は、入力
電圧のレベルよりも低い、所望のレベルにある。トラン
ジスタ１６が「オン」の場合、電流は入力電圧ソースか
ら、インダクタ２０を介し、そして出力２４とコモン１
４との間に接続された負荷（図示せず）を介して流れ
る。電流がインダクタを流れると、エネルギーがインダ
クタの磁界に蓄積される。制御回路により定められたあ
る期間の後、トランジスタは「オフ」となる。このと
き、インダクタフィールドに蓄積されたエネルギーは、
電流がインダクタ、負荷を介し、そしてダイオード１８
を介して、蓄積されたエネルギーが使用され尽くすま
で、あるいはトランジスタが再度「オン」となるまで流
れ続けるように強いる。インダクタフィールドにおける
エネルギーが消耗される前にトランジスタ１６が再度オ
ンとなった場合、インダクタを通る電流がゼロまで下が
ることがないため、回路は連続モードで作動することに
なる。この回路は、不連続モードでもまた作動してもよ
く、この場合インダクタ電流は、各サイクル中のある期
間の間、ゼロまで下がることが可能である。さらに、こ
の回路は臨界導電モードで作動することができ、この場
合インダクタ電流は、次のサイクルを開始し、インダク
タ電流を直ちに増加させるために、ただトランジスタが
再度「オン」となる前にゼロまで下がることが可能であ
る。

【００３２】図２を参照すると、図１の回路において存
在する２つの波形のグラフが示される。例示を目的とし
て、この波形は、１対４のステップダウンの電圧によ
る、連続モードで作動する回路を表すものが選択されて
おり、これは例えば、４８ボルトのＤＣ入力および１２
ボルトのＤＣ出力を有する回路である。波形３０は、図
１のトランジスタ１６、ダイオード１８とインダクタ２
０との間の接合部における電圧を表す。この点は、トラ
ンジスタがオンのとき、入力電圧ソース１２の電位まで
上がり、トランジスタがオフのとき、ダイオード１８の
導通のために、ゼロよりも低い接合部まで下がる。連続
モードの動作において、２４における出力電圧は、電圧
３０の平均値と等しくなり、１２ボルトの出力と４８ボ
ルトの入力に対して、デューティサイクル（すなわちオ
ン時間およびオフ時間の合計に対する時間的なトランジ
スタの割合）は、１／４もしくは２５％となる。

【００３３】トランジスタ１６がオンの場合、波形３２
で示されるインダクタ電流は、エネルギーがインダクタ
の磁界に蓄積されるにつれて、最小値から最大値へラン
プアップ（ｒａｍｐｕｐ）する。トランジスタ１６が
オフの場合、インダクタ電流は、示されるようにその最
小値までランプダウン（ｒａｍｐｄｏｗｎ）する。特
定の例において、最小値はゼロに近づけて（しかし常に
ゼロよりも上に）選択されているため、回路は連続導電
モードではあるがほぼ臨界導電の点で作動する。回路の
所望の出力はスムーズなＤＣ電圧であるが、インダクタ
を通る電流は、のこぎり波形であることに注目された
い。図１に示されるキャパシタ２２は、インダクタ電流
のＡＣ（リップル）成分のためのパスを設ける目的を果
たす。回路の出力におけるリップル電圧の量は、リップ
ル電流、キャパシタの大きさ、およびリップル周波数の
関数となる。インダクタ電流の平均ＤＣ成分は、図２の
破線３４で示される。図１に示す出力キャパシタ２２を
通過しなければならないリップル電流は、ＤＣ電流３４
と実インダクタ電流３２との差である。図１に示す回路
および図２の波形は、従来技術を反映しており、周知で
あるため理解される。

【００３４】図３を参照すると、従来技術によるブース
ト（ｂｏｏｓｔ）変換器４０が示される。入力電圧は、
出力５４とコモン４４との間において生成される。例示
を目的として、変換器が１対３ステップアップ比率（こ
れは例えば、１２ボルトの入力および３６ボルトの出
力）を有すると仮定する。すでに説明したバック変換器
の場合のように、ブースト変換器は連続モード、不連続
モード、または臨界導電モードで作動し得る。動作にお
いて、トランジスタ４８は制御回路（図示せず）によ
り、通常、出力５４における電圧レベルに応答してオン
またはオフとなり、トランジスタ４８がオンの場合、電
流は入力４２からインダクタ４６およびトランジスタ４
８を介して流れる。上述のバック変換器回路１０（図
１）による場合のように、トランジスタ４８が「オン」
のとき、インダクタの磁界に蓄積されたエネルギーが増
加するにつれて、インダクタ４６の電流は増加する。ト
ランジスタ４８が「オフ」のとき、電流は入力からイン
ダクタ４６を介して流れ、その後ダイオード５０を介し
て出力５４へ流れ続ける。キャパシタ５２は、ＡＣ（リ
ップル）成分のためのパスを設けるブースト変換器回路
４０の、出力５４およびコモン４４にわたって接続され
る。

【００３５】図４によると、トランジスタ４８（図
３）、ダイオード５０（図３）、およびインダクタ４６
（図３）の接合部における電圧波形６０、ならびにイン
ダクタ電流波形６２、および波形６４により示されるイ
ンダクタ４６を介する電流の平均（すなわちＤＣ成分）
が示される。電圧６０は、トランジスタ４８がオンのと
き、ゼロ近くまで低下する。同時に、インダクタ電流６
２は、トランジスタ４８がオフの時点で到達する最大値
までランプアップする。この例において、インダクタ電
流はトランジスタ４８を流れることはできず、ダイオー
ド５０を介して出力５４へ、そしてそこから負荷（図示
せず）へ流れなければならない。バック変換器回路１０
（図１）による場合のように、ブースト変換器回路４０
の動作は、当該分野において周知である。

【００３６】図５を参照すると、本発明の実施形態によ
る多相バック変換器７０が示される。多相バック変換器
７０は、位相シフトした関係において作動する２つのバ
ック変換器７２および７４を含む。バック変換器７２お
よび７４の各々は、図１および図２に関して説明したよ
うに作動する。バック変換器７２および７４は、コモン
７８に関して１つの入力７６を用い、１つの出力８０を
生成する。バック変換器７２および７４は、制御回路８
２により駆動し、バック変換器７２および７４が相互に
１８０度の位相差をもって作動する。制御回路８２は、
個別部品により実現されてもよく、あるいは図７を参照
しながらより詳細に説明されるような集積回路であって
もよい。

【００３７】図６によると、多相バック変換器７０（図
５）の位相シフト動作を図示する、多数の波形のグラフ
が示される。多相バック変換器７０の動作についての以
下の説明は、１対４の電圧ステップダウン比率を仮定す
る。波形９０および９４は、バック変換器７２および７
４における電圧波形をそれぞれ表し、これらは各々のト
ランジスタ、ダイオード、およびインダクタの接合部に
おいて得られたものである。波形９０および９４は、波
形３０（図２）にほぼ対応している。同様に、波形９２
および９６は、２つのバック変換器７２および７４にお
けるインダクタ電流波形であり、それぞれが波形３２
（図２）に対応している。従来技術によると、２倍の電
力レベルにおけるバック変換器回路１０（図１）の動
作、または２つの並列なこのような回路の動作は、波形
９８により示されるような２倍のインダクタ電流とな
る。本発明によると、多相構成（すなわち、説明したよ
うなシフトした位相）における２つのバック変換器７２
および７４の動作は、個々のインダクタ電流９２および
９６の合計である、波形１００で示される合成電流とな
る。波形１０２は、多相バック変換器７０の出力の平均
（すなわちＤＣ成分）を示す。

【００３８】波形１００が、従来技術を表す波形９８よ
りも、よりスムーズであり、有意により低いＡＣ電流成
分（すなわちリップル）を有することは明らかである。
さらに、本発明を用いることにより、リップルの大きさ
が低減されるだけでなく、周波数もまた２倍となり、そ
してこれ自体はスムーズなＤＣ入力および出力電流を得
るためにこのリップルをフィルタにかけることを容易に
する。リップル周波数における増加は、用いられる位相
の数の一次関数であり、Ｎ個の位相がある場合、リップ
ル周波数はＮで掛け合わされる。リップルの大きさにお
ける低減は、位相の数の関数のみならず、変換器の電圧
変換比率の関数でもある。

【００３９】図７によると、本発明の実施形態による多
相ブースト変換器１１０が示される。多相ブースト変換
器１１０は、２つの位相を含むが、本発明の原理によ
り、より大きな数の位相が用いられ得る。ＤＣ電圧は、
入力１１２とコモン１１４との間に印加される。インダ
クタ１１８、トランジスタ１２２、およびダイオード１
３６から構成される第１のブースト回路は、第１の位相
として作動し、インダクタ１２０、トランジスタ１２
４、およびダイオード１３８から構成される第２のブー
スト回路は、第２の位相として作動する。第２の位相
は、第１の位相から１８０度（すなわち２分の１サイク
ル）シフトしている。出力電圧は、コモン１１４に関し
て出力１４２において生成される。入力キャパシタ１１
６は、入力リップル電流フローのためのパスを設けるの
に対し、出力キャパシタ１４０は、出力リップル電流フ
ローのためのパスを設け、出力をフィルタにかける。

【００４０】ブースト変換器回路は、制御回路８２（図
５）と同様の方法における制御回路１３４により駆動す
る。制御回路１３４は、示されるようにトランジスタ１
２２および１２４をレジスタ１２６および１２８を介し
て作動させ、多相ブースト変換器１１０の出力電圧を、
レジスタ１３０および１３２を含むフィードバック分圧
器に応答して調節する。制御回路１３４は、当該分野に
おいて周知であるプッシュプルインバータアプリケーシ
ョンを意図した両端パルス幅変調変換器であり得る。こ
れは例えば、ＵｎｉｔｒｏｄｅＣｏｒｐｏｒａｔｉｏ
ｎにより製造された「ＣｕｒｒｅｎｔＭｏｄｅＰＷ
ＭＣｏｎｔｒｏｌｌｅｒ」（モデル番号ＵＣ１８４６
／７）であり、これは９７年１月付けのＵｎｉｔｒｏｄ
ｅの刊行物である「ＣｕｒｒｅｎｔＭｏｄｅＰＷＭ
Ｃｏｎｔｒｏｌｌｅｒ」（モデル番号ＵＣ１８６４／
７）の主題である。Ｕｎｉｔｒｏｄｅのコントローラの
動作および接続についてのさらなる詳細は、本明細書中
で参考として援用する上述の刊行物において提供され
る。

【００４１】次に図８を参照して、多相ブースト（ｂｏ
ｏｓｔ）変換器１１０（図７）の適切な（ｐｅｒｔｉｎ
ｅｎｔ）波形を示す。例示目的で、多相ブースト変換器
１１０を１：２の変換比で動作させ、出力電圧が入力電
圧の２倍になるように想定する。デューティサイクル５
０％、すなわち各サイクルの期間の半分の間トランジス
タをオンにするか、または導電状態にする連続モード動
作によってこれを達成できる。電圧波形１５０および１
５２は、一般的に電圧波形６０に対応する（図４）。イ
ンダクタ電流波形１５４および１５６は、電流波形６２
に対応する（図４）。波形１５８は、電流波形１５４お
よび１５６の和である。多相ブースト変換器１１０の２
つのブースト変換器は、１８０度の位相分離を伴う５０
％のデューティサイクルにおいて動作するので、電流波
形１５４も同じ割合で上昇し、同時に電流波形１５６は
降下する。逆の場合も同様である。この結果、これらの
電流の和である電流波形１５８は、ＡＣ成分すなわちリ
ップルを含まない。

【００４２】図９を参照して、例えば臨界導電モードで
動作する４つのブースト変換回路４０（図３）を使用す
る多相ブースト変換器において発生するリップル電流の
グラフを示し、本発明の原理のさらなる説明を提供す
る。グラフは、完全な２サイクルの期間、すなわち７２
０度の間に４つのブースト変換器のインダクタ電流１６
０、１６２、１６４および１６６を含む。一般的に、本
実施例の多相ブースト変換器の各インダクタを流れる電
流は、最低値０アンペアから最高値８アンペアまでラン
プし、また０アンペアに戻る。これらの４つの電流を加
えることで、合成電流すなわち実効電流である波形１６
８を生成する。従来技術の実施によると、単一の変換器
でも４つの並列変換器でも、１６アンペアの平均ＤＣ成
分を生成するのに０〜３２アンペアの電流ランプを必要
とし、ピークピーク３２アンペアのＡＣすなわちリップ
ル電流成分を生成する。

【００４３】本発明によると、合成電流１６８は、所望
どおり１６アンペアの平均（ＤＣ）成分を有するが、Ａ
Ｃ（リップル）電流成分はピークピーク２アンペアに低
減されている。互いに均等に位相シフトした多相構成に
おける４つのブースト変換回路４０の動作は、望ましく
ないリップル電流成分を１６分の１に低減した。さら
に、リップル電流の周波数は４倍に増加した。出力フィ
ルタキャパシタ１４０（図７）と同様の、多相ブースト
変換器の出力に位置する出力フィルタキャパシタのイン
ピーダンスは、周波数に反比例するので、リップル電流
の周波数の４倍増は、フィルタとしてのキャパシタの効
率を４倍に増大させる。これがリップルの大きさの１６
分の１への低減と組み合わされれば、従来技術の変換器
と比較したとき、所与のフィルタキャパシタにより６４
分の１にリップルを低減する。換言すれば、フィルタキ
ャパシタのサイズが６４分の１に低減され得るがリップ
ルは従来技術と同一に保たれる。

【００４４】多相ブースト変換器１１０（図７）を参照
して説明した制御回路１３４（図７）は、２相動作での
実施には有用であるが、２相より多い場合、追加のトラ
ンジスタおよびインダクタに対する励振信号を生成する
ための追加の回路を必要とする。一般的に、Ｎ相が使用
される場合、各相に１つずつ、Ｎ個の位相励振信号が必
要である。これらの位相励振信号は単一のマスタ制御信
号から導かれ得る。マイクロプロセッサ制御器の使用も
含め、この望ましい結果を達成し得る数多くの回路構成
が存在することは明白である。そのような回路の１つ
は、図１０を参照して説明する、マスタ励振信号からの
スレーブ励振信号を導くためのデジタルシフトレジスタ
に依存する回路を含むが、この回路は、適切な位相励振
信号を生成する目的のために使用され得る唯一の回路で
はない。

【００４５】図１０を参照して、本発明による４相ブー
スト変換回路１７０の模式図を示す。詳細には、図１０
は、力率修正回路としての本発明の使用を示す。力率修
正回路は当該分野では周知であり、典型的には入力電流
が常に入力電圧に比例するような様態で変換器の入力電
流を変調するブースト変換器を使用する。例えば入力電
圧が整流化された正弦波形である場合、変換器の入力電
圧もまた、整流化された正弦波形である。この様態で、
変換器入力の力率は修正されるか、または変換器が抵抗
型負荷であるかのようになる。そのような力率修正回路
は、例えばアメリカ合衆国イリノイ州Ｓｃｈａｕｍｂｕ
ｒｇのＭｏｔｏｒｏｌａ，Ｉｎｃ．により製造された力
率制御回路であり、「ＰｏｗｅｒＦａｃｔｏｒＣｏ
ｎｔｒｏｌｌｅｒｓ」ＭｏｄｅｌＮｏｓ．ＭＣ３４２
６２／ＭＣ３３２６２（１９９６）と題され、本願に参
照としてその全体を援用するＭｏｔｏｒｏｌａ，Ｉｎ
ｃ．により発行されたデータシートに記載された型番Ｍ
Ｃ３４２６２などの、本目的のために特別に製造された
集積回路制御デバイスにより典型的に制御される。

【００４６】再び図１０を参照して、４相ブースト変換
回路１７０は、先に述べた力率制御器１７５、Ｍｏｔｏ
ｒｏｌａ型番ＭＣ３４２６２を使用（ｆｅａｔｕｒｅ）
する力率制御回路１７４と、単純化した概略形式で示さ
れた関連構成要素とを含む。図１０の要素またはデバイ
スにおいて、製造業者の刊行物を参照するもの、または
参照したものに関しては、参照要素に対する製造業者の
ピン番号を図に示した。これには、製造業者のピン番号
１、３、４、５および７で示される力率制御器１７５を
含む。省略されているピンは、単に供給電圧またはコモ
ンに接続されているのみであり、従って図には示されて
いない。

【００４７】力率制御回路１７４に加えて、４相ブース
ト変換回路１７０は、図に示すように、クロック発振器
１７２、第１のシフトレジスタ１７８、第２のシフトレ
ジスタ１７６、カウンタ１８０、および４相ブースト変
換器１８８をさらに含む。４相ブースト変換器１８８
は、図に示すように、個別のインダクタ２０２、２０
４、２０６および２０８、ならびらにトランジスタ２１
０、２１２、２１４および２１６を有する個別のブース
ト変換器を含む。個別のブースト変換器により４相ブー
スト変換器１８８を図示しているが、４相ブースト変換
器１８８を、本発明の原理により４相バック（ｂｕｃ
ｋ）変換器と置き換え得ることが理解される。

【００４８】力率制御器１７５を参照して、ピン３が変
換器入力１９０に接続され、ピン１（ＶＦＢＫ）が変換
器出力１９４に接続され、ピン５（ゼロ）がカウンタの
出力回路に接続され、出力ピン７がシフトレジスタ１７
８およびマスタ位相の第１のインダクタ２０２に対する
トランジスタ２１０のためのドライバに接続され、参照
した要素のすべての回路が回路コモン１９２に接続され
ている。力率制御器１７５の動作は、Ｍｏｔｏｒｏｌａ
刊行物と同様に説明されるが、断続的導電モードで動作
し、電圧または電流ではなくクロック回路により決定さ
れた一定のマスタサイクル周波数で励振されるところの
み異なる。これは、臨界導電モード、すなわちサイクル
のインダクタ電流がゼロ電圧に到達するのと同時に制御
器の励振出力が発生するモードにおいて、Ｍｏｔｏｒｏ
ｌａ刊行物に記載された力率制御器１７５の動作と対照
をなす。

【００４９】クロック信号は、当該分野で周知のよう
に、バッファＲＣ発振器を達成するために接続された１
６進法のインバータ回路から構成される、クロック発信
器１７２から得られる。クロック発振器１７２からのク
ロック信号は、例えばアメリカ合衆国イリノイ州Ｓｃｈ
ａｕｍｂｕｒｇのＭｏｔｏｒｏｌａ，Ｉｎｃ．により製
造された１２ビットバイナリカウンタ型番ＭＣ１４０４
０Ｂなどの従来のデジタルカウンタである制御カウンタ
１８０を励振する。この１２ビットバイナリカウンタ
は、刊行物ＭｏｔｏｒｏｌａＣＭＯＳＬｏｇｉｃ
Ｄａｔａ（１９９５）の主題となっている。他の適切な
カウンタも当該分野において周知であって市販されてお
り、１２ビットバイナリカウンタ型番ＭＣ１４０４０Ｂ
は実施例として挙げている。

【００５０】図１０に示すように、カウンタ１８０の選
択された出力は、論理回路１８６に結合され、これによ
り、カウンタ１８０から開始パルスが獲得され、クロッ
ク発振器１７２からの一定の所定数のクロックサイクル
のあとで力率制御器１７５のピン７の出力が起動され
る。従って、マスタサイクルは、本明細書に説明される
ように、互いにシフトした４相に関わるが、カウンタ１
８０は、力率制御器１７５への出力を介してそれぞれ後
続するマスタ位相のみを起動する。

【００５１】典型的な位相動作では、力率制御回路１７
４の出力が増幅器によりバッファされて、ブースト変換
回路４０（図３）のトランジスタ４８（図３）を励振す
るのに使用され、インダクタ４６（図３）を充電する。
４相ブースト変換回路１７０では、力率制御器１７５の
ピン７の出力が二重バッファパッケージ１８４に含まれ
る２つの増幅器のうちの１つによりバッファされる。二
重バッファパッケージ１８４は、例えばアメリカ合衆国
イリノイ州ＳｃｈａｕｍｂｕｒｇのＭｏｔｏｒｏｌａ，
Ｉｎｃ．により製造された二重バッファパッケージ型番
ＭＣ３４１５２を含み得る。この増幅器パッケージはＭ
ｏｔｏｒｏｌａの刊行物「ＨｉｇｈＳｐｅｅｄＤｕ
ａｌＭＯＳＦＥＴＤｒｉｖｅｒｓ」ＭＣ３４１５２
〜ＭＣ３４１５２，（１９９６）の主題となっている。
他の適切なバッファも当該分野において周知であって市
販されており、二重バッファパッケージ型番ＭＣ３４１
５２は実施例として挙げている。増幅器の出力は、図に
示すようにトランジスタ２１０を励振するのに使用され
る。

【００５２】力率制御器１７５からの出力は、マスタサ
イクルのマスタ位相または第１の位相と呼ばれる。制御
器１７４の出力もまた、第１のシフトレジスタ１７８の
データ入力Ｄを励振する。第１および第２のシフトレジ
スタ１７８および１７６は、例えばアメリカ合衆国イリ
ノイ州ＳｃｈａｕｍｂｕｒｇのＭｏｔｏｒｏｌａ，Ｉｎ
ｃ．により製造され、ＭｏｔｏｒｏｌａＩｎｃ．によ
り刊行されその全体を参照として本願に援用する「Ｄｕ
ａｌ６４−ＢｉｔＳｔａｔｉｃＳｈｉｆｔＲｅ
ｇｉｓｔｅｒ」（１９９５）に記載された単一のＤｕａ
ｌ６４−ＢｉｔＳｔａｔｉｃＳｈｉｆｔＲｅｓ
ｉｓｔｅｒ型番ＭＣ１４５１７Ｂに含まれ得る。従っ
て、第１および第２のシフトレジスタ１７８および１７
６は、別個の部品として図示されているが、実際には便
宜上同一の集積回路内に含まれている。図示するよう
に、第１および第２のシフトレジスタ１７８および１７
６は、一般的に、残りのトランジスタ２１２、２１４、
および２１６に印加される個別の位相信号を遅延させる
ように機能する。当業者には周知のように、マスタ位相
信号から遅延された位相信号を生成するためには、第１
および第２のシフトレジスタ１７８および１７６に代え
て他の多くの要素が存在することが理解される。

【００５３】まとめると、図１０に示すシフトレジスタ
１７８は、そのデータ入力Ｄにおいて信号を受け取り、
クロック発振器１７２からのクロック信号の各サイクル
毎にこの信号をデジタルにシフトし、これにより、受信
した信号を遅延する。この遅延またはシフトされた信号
は、この信号の処理を行う遅延段の数に応じて、図示し
た第１および第２のビットシフトレジスタ１７８および
１７６のピン１、６、２、５、１５、１０、１４および
１１において得ることができる。より長くした遅延を得
るためには、第１および第２のビットシフトレジスタ１
７８および１７６と同様に、以降のシフトレジスタの入
力がそれより前のシフトレジスタの出力の１つに接続さ
れるように、シフトレジスタ１７６および１７８をカス
ケード接続すればよい。図示したように、第１のシフト
レジスタ１７８は、１６、３２、４８および６４クロッ
クサイクル分の出力遅延を提供し、第２のシフトレジス
タ１７６は、前者に遅延を加え、これにより、８０、９
６、１１２および１２８クロックサイクル分の遅延を生
じる。

【００５４】互いに対して等しく間隔を空けた望ましい
４つの位相を得るためには、力率制御器１７５によって
マスタ位相出力信号を発生し、これを遅延なしでトラン
ジスタ２１０に直接印加して第１の位相を開始する。こ
のマスタ位相出力信号を、第１のシフトレジスタ１７８
のデータ入力Ｄにも印加して、カスケード接続された第
１および第２のシフトレジスタ１７８および１７６の３
２、６４および９６クロックサイクルの遅延出力を設定
する。このようにして、各位相は、隣接する位相から３
２クロックサイクル分ずらされる。第１および第２のシ
フトレジスタ１７８および１７６の選択された出力は、
マスタ位相に関して上述したように、バッファ回路１８
２および１８４の増幅器段によってバッファリングされ
る。マスタ位相と同様に、これらのスレーブ位相のそれ
ぞれは、４相ブースト変換器１８８のトランジスタ２１
２、２１４または２１６の１つを駆動する。上記のよう
に、４相ブースト変換器１８８は、インダクタ２０２、
２０４、２０６および２０８を含む４つのブースト変換
器を含む。各位相のインダクタは、それぞれ、トランジ
スタスイッチ２１０、２１２、２１４および２１６を有
し、それぞれ、ダイオード２１９によって出力に接続さ
れている。これらのトランジスタスイッチを順次オンオ
フして４相出力を提供し、これにより、本発明による４
相力率補正ブースト回路が実現される。

【００５５】図１１を参照して、４相ブースト変換器回
路１７０を示す。図１１において、４相ブースト変換器
回路１７０は、図１０に示すものと同じ構成要素を有
し、力率制御器１７５はより詳細に図示され、図にある
ように全波整流器２２４が付加されている。力率制御器
１７５は、ラッチ駆動部材２１７、コンパレータ２２
６、乗算器２２２、およびサイクル平均化回路および誤
差増幅器回路２２５を含むいくつかの部材を備えてい
る。トランジスタスイッチ２１０のための制御器１７５
のピン７上の駆動出力は、ラッチ駆動部材２１７内にラ
ッチをセットすることによりラッチされ、トランジスタ
スイッチ２１０のデューティオン時間の間はハイであ
り、ラッチ駆動部材をリセットするとオフになる。ピン
７の出力は、カウンタ１８０による次のマスタサイクル
の開始までの間はオフのままである。

【００５６】ピン７上の制御器の出力は、第１のシフト
レジスタ１７８のＤ入力にも接続されている。これによ
り、トランジスタ２１０が「オン」状態にある間に、複
数の論理「１」を第１のシフトレジスタ１７８にクロッ
キングすることが可能になる。トランジスタ２１０が
「オフ」状態にあるときには、ゼロが第１のシフトレジ
スタ１７８にクロッキングされる。従って、トランジス
タ２１２、２１４および２１６は、それらのトランジス
タ２１２、２１４および２１６の各ドライバが接続され
た各出力段を通してシフトされる「１」によってオンに
なり、トランジスタ２１２、２１４および２１６は、再
びゼロが現れたときに各段においてオフになる。

【００５７】力率制御器１７５から第１のシフトレジス
タ１７８および第１の位相トランジスタスイッチ２１０
への出力は、トランジスタ２１０を流れるインダクタ電
流が閾値を超えるとオフになる。この閾値は、力率制御
器１７５のピン３における入力から乗算器２２２によっ
て導出された電圧によって決定される。ピン３におい
て、乗算器２２２は、各ブースト変換器にその入力を提
供する全波整流器２２４の全波ヘイバーサインをモニタ
リングする。乗算器２２２はまた、サイクル平均化回路
および誤差増幅器回路２２５からの入力を有する。サイ
クル平均化回路および誤差増幅器回路２２５は、複数の
処理サイクルにわたって変換器出力からのフィードバッ
クを平均化し、これにより、出力電圧誤差を表す誤差信
号を提供する。サイクル平均化および誤差回路２２５の
入力は、フィードバック電圧が設定される制御器のピン
１に接続されている。乗算器の出力は、この入力と、平
均化および誤差信号回路とから導出された各信号の積で
ある。

【００５８】第１の位相インダクタ２０２の電流を乗算
器によって決定される閾値電圧と比較するために、第１
の位相トランジスタスイッチ２１０のソース回路内の接
地基準抵抗器（ｇｒｏｕｎｄｒｅｆｅｒｅｎｃｅｄ
ｒｅｓｉｓｔｏｒ）Ｒ７を流れる電流が、制御器１７５
の端子ＣＳ、ピン４上の入力を設定する。ピン４は、図
示したように、トランジスタ２１０および抵抗器Ｒ７の
間の点において、トランジスタ２１０のソース回路に接
続されている。端子ＣＳは、コンパレータ回路２２６に
接続されている。コンパレータ回路２２６において、抵
抗器Ｒ７を流れる電流から導出された電圧が、乗算器２
２２によって設定された閾値電圧と比較される。電流セ
ンス電圧が閾値を上回る場合、ラッチされた駆動出力を
リセットしてトランジスタ２１０をオフにする。

【００５９】上記のＭｏｔｏｒｏｌａタイプの力率制御
器１７５の場合、ピン５（ゼロ）におけるゼロ電流モニ
タリング処理は、通常、ピン４における電流センス入力
とともに行われ、これにより、ピン５における入力がピ
ン７における制御器からの駆動出力を開始する臨界動作
モードを提供する。これは、ピン４における電流ピーク
が乗算器２２２によって設定された閾値レベルを上回っ
たときに、インダクタ電流がゼロに下降し、その後、駆
動出力を終了し、これにより、スイッチをオフにすると
きに起こる。

【００６０】本発明は、制御器ピン５に入力を提供する
電流回路構成を使用しない。代わりに、クロックカウン
タ１８０の出力がピン５に印加され、これにより、マス
タ位相トランジスタ２１０への駆動出力をオンにする動
作を開始する。このとき、他のトランジスタ２１２、２
１４および２１６は、いずれも、第１の位相トランジス
タ２１０のスレーブとして、遅延されたクロック信号に
よってオンオフされる。上記のように、カウンタのカウ
ントは次のマスタサイクルの開始を数クロックカウント
分だけ遅延し、これにより、マスタ位相について、トラ
ンジスタスイッチの不連続な動作モードを保証する。

【００６１】好適な実施形態において、カウンタ１８０
は、所定のカウントにおいて、論理回路１８６からの出
力を、正のパルスの形態で提供する。この正のパルス
は、好ましくは、複数のカウントサイクルにわたる。こ
のパルスのトレーリングエッジがゼロに下降したとき、
このパルスはゼロスタート増幅器２３０によって検出さ
れる。上記の力率制御器１７５に関するＭｏｔｏｒｏｌ
ａの刊行物に記載されているように、ゼロスタート増幅
器２３０は、基本的には、約１および１．５ボルトの正
のバイアスを負の入力側に有するコンパレータである。
この検出によって、制御器からの駆動出力が、トランジ
スタ２１０をオンにして、次のマスタクロックを開始す
る。上記のように、カウンタ出力のための論理回路構成
からのパルスの幅は、好ましくは、数クロック信号にわ
たるものであり、これにより、マスタサイクル間に遅延
を導入して、マスタサイクルについて不連続な動作を保
証し、これにより、マスタ位相およびスレーブ位相につ
いて不連続な動作を保証する。従って、連続するカウン
タパルスのトレーリングエッジ間の期間は、臨界動作の
ために必要であろうクロックパルスよりも大きくなる。
良好な力率補正を提供するためには、マスタサイクル内
で等しく間隔を空けることに加えて、位相変換器が、実
質的に同じ充電特性および放電特性を有するべきである
ことに留意されたい。

【００６２】マスタインダクタが、放電しないうちに、
再びオンになるようなサイクルであれば、連続的な動作
モードを得ることが可能であることが理解されるべきで
ある。当業者であれば、動作が連続であるか不連続であ
るかは、変換器のインダクタ値、動作周波数ならびに入
力電圧および出力電圧を含む様々なファクタの関数であ
ることが理解されるであろう。また、当業者であれば、
その他のモードのいずれかで本発明に従って動作する多
相ブーストまたはバック（ｂｕｃｋ）変換器を提供する
ことが可能であろう。

【００６３】また、第１および第２のシフトレジスタ１
７８および１７６は、必要であれば８個の位相を駆動す
るだけの十分な出力を有しており、さらなるシフトレジ
スタをカスケード接続すればさらに多数の位相を駆動で
きることに留意されたい。例えば、高い電力レベルにお
いて、あるいは、特にスムーズな入力および出力電流が
要求される用途において、このような増加した多数の位
相が望ましい場合がある。

【００６４】上記から分かるように、本発明によるスイ
ッチモード変換器の多相動作は、リップル電流を最小限
に抑えるだけでなく、図１０および図１１に示すよう
に、改良された力率補正回路を提供する改良物である。
さらに、本願に開示した多相スイッチモード変換器は、
力率補正にも有利に用いられ得る。

【００６５】複数の電圧変換器回路をスタガー位相関係
で動作させることにより、ＤＣ電圧を第１の電圧レベル
から第２の電圧レベルに変換するためのシステムおよび
方法が提供される。リップル電圧およびリップル電流が
最小になる最もスムーズな動作は、各変換器が直前の変
換器から等しく位相シフトされておりその動作に続くと
きに、得られる。フルサイクルが３６０電気角度からな
っているとすれば、用いられる変換器の数が「Ｎ」であ
れば、各変換器はその近隣に対して３６０／Ｎ度位相シ
フトされる。例えば、３つの変換器が用いられる場合
（Ｎ＝３）、各変換器はその近隣に対して３６０／Ｎ度
位相シフトされる。例えば、３つの変換器が用いられる
場合（Ｎ＝３）、各変換器はその近隣に対して１２０度
位相シフトされる。４つの位相であれば９０度の位相シ
フトが得られるといった具合になり、非常に減少したリ
ップルが得られるだけでなく、変換器の動作周波数のＮ
倍の周波数のリップルが得られる、フィルタリングが必
要としても単純であり且つ少なくてすむ。

【００６６】本発明の趣旨および原理から実質的に逸脱
することなく、上記した本発明の実施形態に対して多数
の変形および改変を行うことが可能である。そのような
変形および改変は、全て、本発明の範囲内に含まれるも
のとする。

【００６７】

【発明の効果】本発明のシステムおよび電圧を変換する
方法により、複数の電圧変換器回路をスタガー位相関係
で動作させることにより、ＤＣ電圧を第１の電圧レベル
から第２の電圧レベルに変換するためのシステムおよび
方法が提供される。

【図面の簡単な説明】

【図１】従来技術による従来のバック変換器回路の模式
図である。

【図２】図１における回路の選択された波形のグラフで
ある。

【図３】従来技術による従来のブースト変換器回路の模
式図である。

【図４】図３における回路の選択された波形のグラフで
ある。

【図５】本発明による２相バック変換器回路の模式図で
ある。

【図６】図５における回路の選択された波形のグラフで
ある。

【図７】本発明による２相ブースト変換器回路の模式図
である。

【図８】図７における回路の選択された波形のグラフで
ある。

【図９】本発明による４相ブースト変換器回路の選択さ
れた波形のグラフである。

【図１０】本発明による４相ブースト力率補正変換器回
路の模式図である。

【図１１】図１０に対応する、制御器を拡張した図であ
る。

【符号の説明】

７０多相バック変換器７２、７４バック変換器７６入力７８コモン８０出力８２制御回路

───────────────────────────────────────────────────── フロントページの続き (71)出願人 500213845 580 ＴｅｒｎｅｓＡｖｅｎｕｅ，Ｅｌｙｒｉａ，Ｏｈｉｏ 44035，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ

Claims

【特許請求の範囲】

【請求項１】電圧を変換するためのシステムであっ
て、並列に構成された複数のブースト回路と；力率補正回路
および少なくとも１つの遅延回路を含む制御回路と；を
備え、該力率補正回路および該少なくとも１つの遅延回
路は、互いに対して位相シフトされた複数の位相信号を
集合的に生成するように構成されており、該位相信号の
各々は該ブースト回路の各１つに印加されることによ
り、対応するブースト回路出力を駆動する、システム。
【請求項２】前記力率補正回路および前記少なくとも
１つの遅延回路によって生成される前記位相信号は、所
定の位相間隔で同相にオフセットされている、請求項１
に記載のシステム。
【請求項３】前記力率補正回路および前記少なくとも
１つの遅延回路によって生成される前記位相信号は、前
記各ブースト回路を非連続モードで駆動する、請求項１
に記載のシステム。
【請求項４】前記力率補正回路および前記少なくとも
１つの遅延回路によって生成される前記位相信号は、前
記各ブースト回路を臨界導電モードで駆動する、請求項
１に記載のシステム。
【請求項５】前記位相信号のうちの１つは、前記力率
補正回路によって生成されるマスター位相信号であり、
該位相信号のうちの少なくとも１つは、前記少なくとも
１つの遅延回路によって生成されるスレーブ信号であ
る、請求項１に記載のシステム。
【請求項６】前記ブースト回路の各々は、制御入力、電源入力、およびスイッチ出力を有するスイ
ッチングデバイスであって、該スイッチ出力はコモンに
電気的に結合されたスイッチングデバイスと；該ブース
ト回路の入力と該電源入力との間に電気的に結合された
インダクタと；該電源入力と該ブースト回路の出力との
間に電気的に結合されたダイオードと；をさらに備えて
いる、請求項１に記載のシステム。
【請求項７】前記力率補正回路はさらに、前記ブース
ト回路のうちの１つのスイッチング入力に電気的に結合
されたマスター位相出力を含む、請求項５に記載のシス
テム。
【請求項８】前記少なくとも１つの遅延回路は、位相
入力および少なくとも１つのスレーブ出力を有し、該少
なくとも１つのスレーブ出力は、前記ブースト回路のう
ちの対応する１つのスイッチング入力に電気的に結合さ
れている、請求項５に記載のシステム。
【請求項９】前記スイッチングデバイスはさらに、絶
縁ゲートバイポーラトランジスタを含む、請求項６に記
載のシステム。
【請求項１０】電圧を変換するための方法であって、並列に構成された複数のブースト回路と；複数の位相信
号のうちの第１の位相信号を生成するための力率補正手
段と；複数の位相信号のうちの少なくとも１つの第２の
位相信号を生成するための少なくとも１つの遅延手段と
を包含し、該位相信号は互いに対して位相シフトされて
おり、該位相信号の各々は該ブースト回路の各１つに印
加されることにより、対応するブースト回路出力を駆動
する、方法。
【請求項１１】前記位相信号を所定の位相間隔でオフ
セットするための手段をさらに包含する、請求項１０に
記載の方法。
【請求項１２】電圧を変換するための方法であって、複数のブースト回路を並列に電気的に結合するステップ
と；力率補正回路および少なくとも１つの遅延回路を含
む制御回路によって互いに対して位相シフトされた複数
の位相信号を集合的に生成するステップであって、該位
相信号の各々は該ブースト回路の各１つに印加されるこ
とにより、対応するブースト回路出力を駆動するステッ
プと；を包含する、方法。
【請求項１３】前記位相信号を所定の位相間隔でオフ
セットするステップをさらに包含する、請求項１２に記
載の方法。
【請求項１４】前記位相信号によって前記各ブースト
回路を非連続モードで駆動するステップをさらに包含す
る、請求項１２に記載の方法。
【請求項１５】前記位相信号によって前記各ブースト
回路を臨界導電モードで駆動するステップをさらに包含
する、請求項１２に記載の方法。
【請求項１６】前記力率補正回路および少なくとも１
つの遅延回路を含む制御回路によって複数の位相信号を
集合的に生成するステップは、該力率補正回路によってマスター位相信号を生成するス
テップと；前記少なくとも１つの遅延回路によってスレ
ーブ信号を生成するステップと；をさらに包含する、請
求項１２に記載の方法。
【請求項１７】前記ブースト回路を提供するステップ
であって、制御入力、電源入力、およびスイッチ出力を有するスイ
ッチングデバイスであって、該スイッチ出力がコモンに
電気的に結合されたスイッチングデバイスを提供するス
テップと；該ブースト回路の入力および該電源入力にイ
ンダクタを電気的に結合するステップと；該電源入力と
該ブースト回路の出力との間にダイオードを電気的に結
合するステップと；を包含するステップを、さらに包含
する請求項１２に記載の方法。
【請求項１８】前記ブースト回路のうちの１つのスイ
ッチング入力に電気的に結合されたマスター位相出力
を、前記力率補正回路から提供するステップをさらに包
含する、請求項１６に記載の方法。
【請求項１９】前記少なくとも１つの遅延回路の位相
入力および少なくとも１つのスレーブ出力を提供するス
テップであって、該少なくとも１つのスレーブ出力は、
前記ブースト回路のうちの対応する１つのスイッチング
入力に電気的に結合されている、ステップをさらに包含
する請求項１６に記載の方法。
【請求項２０】前記制御入力を有するスイッチングデ
バイスを提供するステップは、絶縁ゲートバイポーラト
ランジスタを提供するステップをさらに包含する、請求
項１７に記載の方法。