JP2000501221A - 固定記憶装置およびその駆動方法 - Google Patents

Abstract

(57)【要約】 多数のメモリセルを有し、それらの内容がワード-、ビット-およびソース線（ＷＬ、ＢＬ、ＳＬ）による相応の駆動のもとに読出し可能である固定記憶装置に関する。この固定記憶装置は、個々のワード線（ＷＬ）を介してアドレス指定可能なメモリセルが多数の群に分割されており、それらのうちの各々に分離した共通のソース線（ＳＬ）が対応付けられていることを特徴とする。本方法によれば、個々のワード線（ＷＬ）を介してアドレス指定可能なメモリセルの群ごとの読出しが行われる。

Description

【発明の詳細な説明】 固定記憶装置およびその駆動方法 本発明は請求項１の前文による固定記憶装置およびそれを駆動するための請求 項１７の前文による方法に関する。 固定記憶装置（ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなど）およびそ れを駆動するための方法は以前から知られている。 従来通常の固定記憶装置の構成および駆動の実際的な例を以下にＲＯＭについ て図３および４を参照して説明する。 説明されるＲＯＭは多数のメモリセルを有し、その内容はワード線、ビット線 およびソース線による相応の駆動のもとに読出し可能である。ＲＯＭは、いくつ かの他の形式の固定記憶装置（たとえばＥＰＲＯＭおよびＥＥＰＲＯＭ）と異な り、その構成が読出しの際に用意すべき情報（“０”または“１”）に関係する メモリセルである。一つの場合にはトランジスタにかかわる問題であり、また他 の場合にはトランジスタが代わりなしに省かれ、いつもはトランジスタと接続さ れる信号線（ワード線、ビット線およびソース線）が空になる。 トランジスタを有するＲＯＭメモリセルが図３に概要を示されている。 このメモリは、前記のように、ここでは電界効果トランジスタＴ１の形態のト ランジスタを有し、そのソース部分はソース線ＳＬと、そのドレイン部分はビッ ト線ＢＬと、またそのゲート部分はワード線ＷＬと接続されている。 ＲＯＭからの“記憶されている”データの読出しは下記のように行われる。 最初にビット線が予充電信号により特定の電位に、たとえば＋４Ｖに、充電さ れる。ビット線およびその外部回路は、トランジスタが阻止されているかぎり、 またはトランジスタが存在していないかぎり、電位を予充電信号源への接続の中 断後にも保ち続けるように、構成されている。 トランジスタがこの状態で読出 しのためにアドレス指定または選択されると、すなわちワード線を介してたとえ ば＋５Ｖの電圧がトランジスタのゲート部分に与えられ、またソース線が接地点 と接続されていると、メモリトランジスタが導通状態となり、ビット線上に増や されて存在している電荷担体がトランジスタを経て接地点へ流れ出る。ビット線 の電位はそれにより０Ｖに低下する。 他方、トランジスタを有していないメモリセルでは、トランジスタが存在しな いために、予充電によりビット線上にもたらされた電位は流れ出ずに、ほぼ保た れている。 従って、それぞれのメモリセルのメモリ内容に関係するビット線の電位はメモ リ内容を決定することを可能にする。 他の形式の固定記憶装置が部分的に完全に異なる形式のメモリセルの構成を有 するとしても、それらは、同一の信号線（ワード線、ビット線、ソース線）に接 続され、また信号線が読出しのためにほぼ同一の信号を与えられかつ信号の変化 が比較可能な影響を及ぼす限り、ＲＯＭメモリセルと共通性を有する。 ワード線はＥＥＰＲＯＭの場合のように多数の信号線（選択線、制御線）から 成っていてよく、それにより説明される一般的な駆動原理の基本的な変化は生じ ない。 図３に示されているメモリセルは、他の形式の固定記憶装置の場合のように、 相応の数のメモリセルが設けられている際には１つのメモリセル領域にまとめら れる。 このようなメモリセル領域の構成は図４に示されている。 図４は従来通常の固定記憶装置のメモリセル領域の概要図である。 示されているメモリセル領域はそれぞれ“〇”で示されている多数の図３によ る個々のメモリセルを有しており、これらのメモリセルは多数の行および多数の 列に配置されている。 各メモリセル領域行のｎ個の要素は共通のワード線ＷＬ₀、ＷＬ₁…ＷＬ_m （場合によっては選択線および制御線から成る）と接続されている。各メモリセ ル領域列のｍ個の要素は共通のビット線ＢＬ₀、ＢＬ₁…ＢＬ_nと接続されている 。メモリセル領域のすべてのメモリセルのソース線ＳＬは共通のソース線にまと められている。 図４に示されているマトリックス状に構成されたメモリセル領域としてメモリ セルを接続することは、メモリセルの内容をワード線、ビット線およびソース線 の相応の駆動により比較的わずかな制御費用のもとに個々に固定記憶装置から出 力することを可能にする。 しかし、それにもかかわらず、読出しの際の電流消費は比較的大きく、また読 出し時間が比較的長くかかる。 従って、本発明の課題は、請求項１の前文による固定記憶装置または請求項１ ７の前文によるその駆動方法を、データの読出しが減ぜられたエネルギー消費の もとに、またより迅速に実行可能であるように改良することにある。 この課題は、本発明によれば、請求項１の特徴部分にあげられている特徴およ び請求項１７の特徴部分にあげられている特徴により解決される。 それによれば、個々のワード線（ＷＬ）を介してアドレス指定可能なメモリセ ルが多数の群に分割されており、それらのうちの各々に分離した共通のソース線 （ＳＬ）が付設されており（請求項１）、または個々のワード線（ＷＬ）を介し てアドレス指定可能なメモリセルの群ごとの読出しが実行される（請求項１７） 。 これらの措置は、その内容が固定記憶装置から実際に読出されるべきメモリセ ルのみが読出しのためにアドレス指定されることを可能にする。一層詳細には、 メモリセルからのデータの読出しの際に、予充電されたビット線の場合によって は行われる放電過程が選択的にメモリセル領域行内の完全に特定の範囲に制限可 能であり、このことは従来はメモリセル領域のすべてのメモリセルに対してただ １つの共通のソース線が設けられていることに基づいて可能でなかった（予充電 されたビット線の放電はメモリセル領域行のユニット内でのみ行うことができた ）。 すなわち、実際に読出すべきすなわち実際に出力すべきメモリセル群のソース 線を読出しのために適した電位（たとえば０Ｖ）に、また必ずしも読出すべきで はないすなわち出力すべきではないメモリセル群のソース線を読出しのために適 していない電位（たとえば＋５Ｖ）に接続すると、予充電されたビット線の放電 は専ら出力すべきメモリセル群内で行われ、それに対して（読出すべきではない ）他の群内では、 １）メモリセルあたり１つまたはそれ以上場合によっては存在しているトラン ジスタの導通が行われず、また ２）予充電されたビット線の放電が行われない。 このことは全く明らかに少なからざるエネルギーの節減に通ずる。 それぞれ比較的少数のメモリセルのみにおいて群ごとの読出しの結果として読 出し操作が実行されることにより、その際に得られる少数のデータが通常は設け られているマルチプレクサの省略のもとに直接に相応の数のデータ出力またはバ ス線上に与えられ、そこから追加的な煩雑な選択方法などなしに固定記憶装置か ら出力され得る。 マルチプレクサの省略は一層のエネルギー節減に、また固定記憶装置からの読 出すべきデータの著しく早い出力に通ずる。 従って固定記憶装置からのデータの読出しは明らかに減ぜられたエネルギー消 費のもとに、著しく速く実行可能である。 さらに固定記憶装置は、特に費用のかかるマルチプレクサの省略が可能になる 結果として、より簡単に、より小形に製造できる。 本発明の有利な実施態様は従属請求項の対象である。 本発明を以下に図面を参照して実施例により一層詳細に説明する。 図１は本発明により構成されたＲＯＭのメモリセル領域の構成の実施例の概要 図、 図２はＲＯＭの選択されたメモリセルから読出されたデータを出力バスのデー タ出力線上に直接に接続するための装置の実施例、 図３はＲＯＭメモリセルの構成の概要図、また 図４は従来通常のＲＯＭメモリセル領域の構成の概要図である。 図１中に示されているメモリセル領域は、図４中に示されている従来通常のメ モリセル領域のように、多数（ｍ）の行および多数（ｎ）の列に配置されている 、それぞれシンボル“○”により示されている多数の従来通常のメモリセル（た とえば図３に示されている形式のメモリセル）から成っている。 各メモリセル領域行のｎ個の要素はそれぞれ共通のワード線ＷＬ₀、ＷＬ₁、… ＷＬ_m（場合によっては選択線および制御線から成る）と接続されている。各メ モリセル領域列のｍ個の要素はそれぞれ共通のビット線ＢＬ₀、ＢＬ₁、…ＢＬ_n と接続されている。 しかし、図４中に示されている従来通常のメモリセル領域と異なり、メモリセ ルのソース線ＳＬはもはやメモリセル領域のすべてのメモリセルに対して共通の １つのソース線にまとめられていない。 それどころか任意の数の多数の分離したソース線ＳＬが設けられており（図１ 中には例としてＳＬ₀、ＳＬ₁およびＳＬ₂）、それらのうちの各々が１つのメモ リセル領域行内のメモリセルの特定の群に対応付けられている。換言すると、１ つのメモリセル領域行のメモリセルは多数の群に分割されており、それらのうち の各々が分離しているが、それぞれの群のメモリセルに対しては共通のソース線 を有する。 普通、１つのメモリセル群は実際上はデータワード（たとえば１バイト）が有 するビットの数と同じ数のメモリセルを含んでおり、またメモリセル領域行あた り多数のこのような同一のメモリセル群が互いに並べて（並び合って）設けられ ている。 しかし、一般的に言って、各メモリセル領域行は必要に応じて、等しい大きさ であっても相い異なる大きさであってもよい、任意の数の（少なくとも１つの） メモリセルを含むことができ、またそれらの個々の要素またはメモリセルが任意 にメモリセル領域行にわたって分布することのできる任意の数の多数の（少なく とも２つの）群を有することができる。 その結果として生じる、前記の普通の場合とは異なる可能性の一つはたとえば 、（たとえば指示すべきテキストの文字のみを読出し得るようにし、これらにそ れぞれ対応付けられている指示属性は読出し得ないようにするため）１つのメモ リセル領域行内の各第ｘ番目のデータワードのメモリセルを１つの群にまとめる ことにある。 図１には３つのメモリセル群が記入されている。第１の（図１では左側の）群 は３つの並び合って位置しているメモリセルから成っており、それらのソース線 は分離した共通のソース線ＳＬ₀にまとめられている。それに続いている第２の （図１では中央の）群は４つの並び合って位置しているメモリセルから成ってお り、それらのソース線は分離した共通のソース線ＳＬ₁にまとめられている。第 ３の（図１では右側の）群は２つの並び合って位置しているメモリセルから成っ ており、それらのソース線は分離した共通のソース線ＳＬ₂にまとめられている 。 群の分割は示されている実施例ではすべてのメモリセル領域行に対して等しい 。種々のメモリセル領域行内の互いに相応する群のそれぞれの共通のソース線は 互いに接続されている。このような構成は確かにメモリセル実現のために必要な 費用を制限するが、もちろん強制的ではない。それどころか各メモリセル領域行 は他の行に完全に無関係に任意に分割され得るし、またそれぞれの群のソース線 と互いに完全に無関係に設置かつ駆動することができる。 メモリセル領域の説明されている構成は（相応の制御装置の使用のもとに）個 々のワード線を介してアドレス指定可能なメモリセルの群ごとのアドレス指定（ 選択）を可能にし、その際に１つの群は、前記のように、極端な場合には唯一の メモリセルのみから成っていてもよい。 このことは特にデータの読出しの際に特に有利に作用する。なぜならば、従来 通常のメモリセル領域では、冒頭に記載したように、メモリセルからのデータの 読出しが（固定記憶装置からのデータの出力と異なり）メモリセル領域行の（場 合によっては非常に大きい）ユニットでのみ可能であったからである。 メモリセル領域行内の個々の群からの選択的な読出しはほぼ従来通常の固定記 憶装置におけるように行われる（図３およびそれに関する説明を参照）。 しかし、従来通常の固定記憶装置とは異なって、（相応のソース線を介して） 実際に出力されるソース端子または出力のために必要とされるソース端子のみが 読出しのために必要な電圧（この実施例では０Ｖ）を与えられる。当該のメモリ セル領域行の出力すべきでないメモリ要素または出力のために必要とされないメ モリ要素は読出しのために適していないソース電圧、一層詳細には１つまたはそ れ以上のトランジスタを介しての予充電されたビット線の放電のために適してい ないソース電圧（いまの例ではたとえば＋５Ｖの高い電圧）を与えられる。 一方では実際に関心のあるメモリセルのトランジスタのみが導通状態に切換え られ、またその結果として他方ではその状態が出力のために関心のあるビット線 のみが放電されるので、データの読出しの際のエネルギー消費が、従来通常の固 定記憶装置からのデータの読出しの際に必要なエネルギー消費の一部に減ぜられ る。 関心のないメモリセルのビット線が関心のあるデータの読出しの際に放電され ないという事実は、ソース線により選択されたメモリセルの読出されたデータが （それぞれ選択されないメモリセルのデータとは異なり）バス線上に通され、バ ス線を介してデータが直接に、すなわち通常ならば設けられているマルチプレク サなどを中間に介さずに固定記憶装置から出力されるようにするために有利に利 用することができる。 この特に有利な効果は以下に図２により説明される。 図２は、選択されたメモリセルのビット線の状態に関係して、どのように信号 が出力バス線上にもたらされ得るかを示す。 以下の説明では説明を分かりやすくするため下記の前提条件から出発する。 図１に示されているｍ個のメモリセル領域行の各々のｎ個の要素がｉ個の等し い大きさの群に分割されており、その際に各群は記憶されているデータワードの ビットの数に相当する数のメモリセルを有するものと仮定する。データワードは この実施例ではバイトあるから、ｉ個の群の各々はｊ＝８のメモリセルから成っ ている。 ｍ *ｉ個の群の８つのメモリセルのうち、それぞれ第１のメモリセルは第１の ビット線に、それぞれ第２のメモリセルは第２のビット線に、それぞれ第３のメ モリセルは第３のビット線に、それぞれ第４のメモリセルは第４のビット線に、 それぞれ第５のメモリセルは第５のビット線に、それぞれ第６のメモリセルは第 ６のビット線に、それぞれ第７のメモリセルは第７のビット線に、それぞれ第８ のメモリセルは第８のビット線に対応付けられている。 第ｎバス線への任意の群の第ｎメモリセルの接続はＲＯＭに対して図２に示さ れている。他の固定記憶装置の使用は場合によっては相い異なる所与の条件に相 応してわずかな変更を必要とする。 図２によれば装置は、図示のようにワード線ＷＬ、ビット線ＢＬ、バス線ＢＵ Ｓのソース線ＳＬ、予充電線ＰＣおよびたとえば約５Ｖの電圧Ｖ_DDと接続されて いるＮＭＯＳ電界効果トランジスタＴ１およびＴ２、ＰＭＯＳ電界効果トランジ スタＴ３、Ｔ４およびＴ５およびインバータ１１、１２および１３を有する。 トランジスタＴ１は図３中に示されているＲＯＭメモリセルトランジスタであ る。 各読出しサイクルの開始時に予充電線に短時間たとえば０Ｖの低い電圧が与え られる。その結果、一方ではバス線ＢＵＳがその後に導通しているトランジスタ Ｔ２を介して接地電位に引き寄せられ（一方のインバータ１１はそのためにそれ ぞれのトランジスタＴ２を介して存在しているすべてのバス線と図示のようにし て接続される）、また他方ではビット線ＢＬがその後に導通しているトランジス タＴ３を介して電位Ｖ_DDに高められる。 バス線ＢＵＳに接続されているインバータＩ２およびＩ３は、バス線の電位を トランジスタＴ２の阻止状態への復帰の際に接地電位に保つ保持要素を形成する （このような保持要素はバス線の各々に対して設けられている）。インバータＩ ２はその際にそれぞれトランジスタＴ５に対して弱く設定されている。 ビット線ＢＬはその電位をトランジスタＴ３の阻止状態への復帰の際に同じく 保ち続ける。なぜならば、トランジスタＴ４のゲート端子に与えられているバス 電位（接地）がトランジスタＴ４を介して電圧Ｖ_DDをビット線に接続するからで ある。 説明された過程はメモリ領域のすべてのメモリセルに対して同一である。 まず最初に記憶されているデータが選択されたメモリセルから（ワード線ＷＬ はたとえば＋５Ｖの読出しのために適した電圧にあり、ソース線ＳＬはたとえば ０Ｖの同じく読出しのために適した電位に、または接地電位にある）バス線ＢＵ Ｓの上に接続することを説明する。 トランジスタＴ１は図３中に示されている従来通常のＲＯＭメモリセルトラン ジスタに相当する。 このトランジスタはワード線ＷＬおよびソース線ＳＬを介して前記の信号を与 えられる（選択される）と導通状態となり、またビット線を能動的にソース線電 位（接地）に引き寄せる。なぜならば、トランジスタＴ１はトランジスタＴ４に 対して強く設定されているからである。 ビット線の電位変化によりトランジスタＴ５は導通状態となり、またＶ_DDをバ ス上に接続する。トランジスタＴ５の導通によりトランジスタＴ４は阻止状態に なるので、ビット線ＢＬはその後はトランジスタＴ１を介して確実に接地電位に ある。 トランジスタＴ１を有しているメモリセルが選択された場合にはそれ故バス線 ＢＵＳが高い電位に置かれ、この場合電位はトランジスタにより能動的に駆動さ れる。 トランジスタを有していないＲＯＭメモリセルが選択された場合には、予充電 線ＰＣを介して予充電電圧を与えた後に存在したような状態が存在する。なぜな らば、トランジスタＴ１なしではトランジスタＴ４により能動的に高い電位に保 たれるビット線ＢＬが放電できないからである。すなわち、トランジスタＴ１を 有していないＲＯＭメモリセルが選択される場合にはバス線ＢＵＳは接地電位に とどまる。 バス線ＢＵＳには、既に述べたように、他の群からの多数の別のメモリセル（ 他の群あたり１つのメモリセル）が接続されているが、それらはたったいま説明 したメモリセルを除いてすべて選択されない状態にあってよい。 図２に示されている回路の規定通りの機能を保証するため、選択されないメモ リセルはバス線ＢＵＳに影響を及ぼしてはならない。なぜならば、それらは、さ もなければ、選択されたメモリセルによりもたらされるデータを変え得るからで ある。 このことが図２に示されている装置において、その簡単な構成にもかかわらず 、実際にそのつど自動的に成り立つことを以下に説明する。 メモリセルは、ソース線が高いレベルを有するならば、および／またはワード 線が低いレベルを有するならば、選択されない。これらの条件の一方は（部分的 には両方の条件も）、確かにワード線により選択されたメモリセル領域行に位置 しているがソース線により選択された群には位置していない、もしくは選択され ないメモリセル領域行に位置しているすべてのメモリセルにおいて満足されてい る。 トランジスタＴ１を有するメモリセルが非選択の際に存在しているワード線- およびソース線電位を与えられるならば、そのトランジスタは阻止状態にとどま り（低いワード線電位において）、もしくはビット線がそのトランジスタを介し て高いソース線電位と接続される。 両方の場合にビット線は放電されずに最初の（予充電された）高い電位にとど まり、この高い電位がトランジスタＴ５を阻止状態にし、従ってまたバス線の能 動的な影響を排除する。 すなわち、トランジスタＴ１を有するメモリセルは選択されない状態ではその 対応付けられているバス線に対して中性的に振る舞う。 同じことが、トランジスタＴ１を有していないメモリセルに対しても当てはま る。なぜならば、トランジスタＴ１が存在しないので、ビット線ＢＬがメモリセ ルの選択状態に無関係に能動的に放電されず、従ってここでもトランジスタＴ５ が阻止状態にとどまり、従ってまたバス線の能動的な影響が排除されている。 すなわち、トランジスタＴ１を有していないメモリセルは選択されない状態で その対応付けられているバス線に対して同じく中性的に振る舞う。 すなわち、たとい各バス線にメモリセル領域に存在する群と同様の多数のメモ リセルが接続されているとしても、専ら選択された群だけが記憶されているデー タに相応する信号をバス上にもたらす。 各読出しサイクルにおいて完全なメモリセル領域行に相応する読出されるデー タから実際に出力すべきデータを選択するために従来通常設けられていなければ ならなかったマルチプレクサを省略することができる。 確かに、以上に説明した装置および駆動方法では、メモリから読出すべきアド レスを用いて選択すべき群を決定する、すなわちそれらのソース線にすべての他 のソース線と対照的に読出しのために適した電位を与えるべき群を決定するデコ ーダを設けなければならないが、このようなデコーダは非常に簡単かつ小形に構 成し得るので、それにより甘受しなければならない費用は完全に無視可能である 。 上記の説明、特に図２の説明は先ず第一に、１つのメモリセル領域行のすべて のメモリセル群が等しい大きさである場合に関するものである。しかしこのこと は不可欠な条件ではない。それどころかメモリセル群は互いに異なっていてよく 、また任意の大きさであってよい。しかしその場合に最大のメモリセル群のメモ リセルの数は前記のように用意されているバス線の数に相当すべきであろう。 バス線が同時に（同一のまたは異なるメモリセル群からの）多数の選択された メモリセルと接続されているときには、バス線が同時にオア-または排他的オア 要素の機能を引き受け得るという効果も特記すべき、また有利に利用可能なこと である。 本発明による固定記憶装置の構成およびそれを駆動するための本発明による方 法は以上にＲＯＭにより説明した。しかし、説明した措置の同一の作用および利 点は他の形式の固定記憶装置（ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなど）に同 一の措置を講ずる場合にも得られる。

Claims (1)

1. 【特許請求の範囲】 １．多数のメモリセルを有し、それらの内容がワード-、ビット-およびソース線 （ＷＬ、ＢＬ、ＳＬ）による相応の駆動のもとに読出し可能であり、その際に個 々のワード線（ＷＬ）を介してアドレス指定可能なメモリセルが多数の群に分割 され、それらのうちの各々に分離した共通のソース線（ＳＬ）が対応付けられて いる固定記憶装置において、 ソース線のうち固定記憶装置に記憶されている内容の読出しの間に選択的に１ つまたはそれ以上の特定のソース線のみが読出しのために適した電位を与えられ ることを特徴とする固定記憶装置。 ２．メモリセルが少なくとも部分的にそれぞれ少なくとも１つのトランジスタ（ Ｔ１）から成っていることを特徴とする請求項１記載の固定記憶装置。 ３．メモリセルがそれぞれワード線（ＷＬ）、ビット線（ＢＬ）およびソース線 （ＳＬ）と接続されていることを特徴とする請求項１または２記載の固定記憶装 置。 ４．メモリセル領域の同一の行に設けられているメモリセルがそれぞれ同一のワ ード線（ＷＬ）と接続されていることを特徴とする請求項１ないし３の１つに記 載の固定記憶装置。 ５．メモリセル領域の同一の列に設けられているメモリセルがそれぞれ同一のビ ット線（ＢＬ）と接続されていることを特徴とする請求項１ないし４の１つに記 載の固定記憶装置。 ６．メモリセル領域の同一の列に設けられているメモリセルがそれぞれ同一のソ ース線（ＳＬ）と接続されていることを特徴とする請求項１ないし５の１つに記 載の固定記憶装置。 ７．メモリセルがデータビットを記憶するために構成されていることを特徴とす る請求項１ないし６の１つに記載の固定記憶装置。 ８．メモリセル群が任意に多数のデータビットから成るデータワードを記憶する ために構成されていることを特徴とする請求項１ないし７の１つに記載の固定記 憶装置。 ９．データワードがデータバイトであることを特徴とする請求項８記載の固定記 憶装置。 １０．メモリセル群のメモリセルが任意にメモリセル領域行にわたって分配され ていることを特徴とする請求項１ないし９の１つに記載の固定記憶装置。 １１．メモリセル領域行のメモリセル群が等しい大きさまたは相い異なる大きさ であることを特徴とする請求項１ないし１０の１つに記載の固定記憶装置。 １２．データ出力線（ＢＵＳ）が設けられ、それらのうちの各々が分離した重畳 装置（Ｔ５）を介してそれぞれメモリセル群あたり１つのビット線（ＢＬ）と接 続されていることを特徴とする請求項１ないし１１の１つに記載の固定記憶装置 。 １３．各メモリセルが１つのデータ出力線（ＢＵＳ）と接続されていることを特 徴とする請求項１２記載の固定記憶装置。 １４．データ出力線（ＢＵＳ）が最大のメモリセル群のメモリセルの数に相当す る数だけ設けられていることを特徴とする請求項１２または１３記載の固定記憶 装置。 １５．重畳装置（Ｔ５）が、データ出力線（ＢＵＳ）と接続されているメモリセ ルのうち選択されたメモリセルのみが能動的に信号をデータ出力線上に接続し得 るように構成されていることを特徴とする請求項１２ないし１４の１つに記載の 固定記憶装置。 １６．重畳装置（Ｔ５）がそれぞれ、対応付けられているビット線がその電位を 予め定められた方向に変えるときに、能動的に信号を相応のデータ出力線（ＢＵ Ｓ）上に接続するように構成されていることを特徴とする請求項１５記載の固定 記憶装置。 １７．個々のワード線（ＷＬ）を介してアドレス指定可能なメモリセルの群ごと の読出しが行われることを特徴とする請求項１ないし１６の１つによる固定記憶 装置の駆動方法。 １８．それらの内容が続いて固定記憶装置からも出力されるメモリセルのみが読 出されることを特徴とする請求項１７記載の方法。 １９．データがそれぞれ１つのメモリセル群のみから読出されることを特徴とす る請求項１７または１８記載の方法。 ２０．読出すべきメモリセル群のソース線（ＳＬ）に、対応付けられているビッ ト線の電位を変更するために適した電圧が与えられることを特徴とする請求項１ ７ないし１９の１つに記載の方法。 ２１．読出すべきではないメモリセル群のソース線に、対応付けられているビッ ト線の電位を変更し得ない電圧が与えられることを特徴とする請求項１７ないし ２０の１つに記載の方法。