JP2000503152A - 多重メモリ装置モジュールにおける機能をイネーブルにする回路および方法 - Google Patents

Abstract

(57)【要約】 外部からアクセス可能な接触部を有するパッケージ内のメモリ装置モジュールは、上記接触部を介してのみ外部回路部にアクセス可能な複数の集積メモリ回路を含む。各メモリ回路のアクセス回路は、上記メモリ回路内の複数のメモリセルにアクセスして外部回路部との通信を行う。各アクセス回路は、動作不能なメモリセルではなく、冗長メモリセルにアクセスするように、イネーブル信号によってイネーブルされ得る。各アクセス回路のイネーブル回路は、外部回路部からの固有の組の入力信号の受信に応答して、上記イネーブル信号を出力し得る。固有の組のそれぞれは、各イネーブル回路内のヒューズを用いて選択され、行アドレスストローブ信号、列アドレスストローブ信号およびデータ信号を含む。その固有の組を受信すると、上記複数のイネーブル回路の１つは、それに関連付けられたアクセス回路を有利な方法でイネーブルし、これにより、その他のメモリ回路のアクセス回路を同様にイネーブルすることなく、冗長メモリセルにアクセスする。

Description

【発明の詳細な説明】 多重メモリ装置モジュールにおける機能をイネーブルにする回路および方法産業上の利用分野 本発明は、一般に、集積メモリ回路に関し、特に、集積メモリ回路内の冗長メ モリセルなどの機能回路をイネーブルにする（enable）回路および方法に関する 。発明の背景 従来のメモリにおいて、複数の集積メモリ回路は、多重メモリ装置モジュール と呼ばれるモジュール内に共にパッケージされることがある。例えば、少なくと も１つのダイ（die）上に設けられた複数の集積メモリ回路は、単一インライン メモリモジュール（ＳＩＭＭ）、二重インラインメモリモジュール(ＤＩＭＭ)、 およびマルチチップメモリモジュール（ＭＣＭ）などの多重メモリ装置モジュー ル内に共にパッケージされ得る。もちろん、他のパッケージタイプも用いられる 。 多重メモリ装置モジュールにおける各集積メモリ回路は、通常、必要に応じて イネーブルにされ得る少なくとも１つの選択機能回路を有する。例えば、集積メ モリ回路内の冗長メモリセルがイネーブルにされ、製造プロセス中に通常決定さ れるアドレスを有する動作不能メモリセルは交換され得る。他の典型的な選択機 能回路は、集積メモリ回路内の抵抗器およびコンデンサなどの回路素子の構成要 素値の微調整を可能にする。これらの冗長メモリ素子または他の選択機能回路は 、通常、レーザヒューズを切るか、またはアンチヒューズをショートさせること によってイネーブルにされる。このため、冗長素子または機能回路は、一般に、 チップがモジュール内に配置される前にチップレベルでイネーブルにされる。一 旦チップがモジュール内に配置され、メモリチップ内に欠陥が見つかった場合、 メモリチップは、モジュールから除去され、冗長素子もしくは機能回路をイネー ブルにするか、または冗長素子もしくは機能回路は、モジュール上のすべてのチ ップに対してイネーブルにされなければならない。これらの理由により、一旦メ モリチップがモジュール内に共に組み立てられると、メモリ装置の修復および選 択 機能の選択を、個々のメモリチップに対して実現することができなかった。 多重メモリ装置モジュール内で他の集積メモリ回路と共にパッケージされた集 積メモリ回路内の機能回路をイネーブルにする１つのアプローチは、モジュール の入力端子の１つに高電圧を印加することであり得る。次に、高電圧は、一般に 、ＣＡＳなどのアドレスストローブ信号を有するモジュールにストローブされ、 同じアドレスストローブ信号を共有するモジュール内の各集積メモリ回路に印加 される。高電圧が受け取られる各集積メモリ回路内では、アンチヒューズなどの プログラム可能な素子は、高電圧によって溶融され、所望の機能回路がイネーブ ルにされる。 従って、例えば、高電圧が、ＣＡＳ１信号およびＣＡＳ２信号の両方を受信す る多重メモリ装置モジュールの入力に印加され、次に、高電圧が、ＣＡＳ１信号 を有するモジュールにストローブされる場合、高電圧は、ＣＡＳ１信号を共有す るモジュール内の各集積メモリ回路に印加される。この結果、所望の機能回路は 、ＣＡＳ１信号を共有する各集積メモリ回路においてイネーブルにされる。もち ろん、ＣＡＳ１信号は、１つの集積メモリ回路にのみ送られ、この場合、その集 積メモリ回路内の所望の機能回路のみがイネーブルにされる。 上記の理由により、多重メモリ装置モジュール内で１つだけの集積メモリ回路 の所望の機能回路をイネーブルにすることは可能ではないようである。典型的な 多重メモリ装置モジュールにおいて、各集積メモリ回路は、それ自体のメモリア レイを有し、このメモリアレイは、行および列に配列されたメモリセルおよび通 常行に配列されている関連の冗長メモリセルを有する。集積メモリ回路の１つに おける一行のメモリセルが動作不能なとき、その動作不能メモリセルを修復する ための上記のアプローチは、そのメモリセルが配置されている行を、冗長メモリ セルの関連の行と置き換えることである。しかし、同時に、このアプローチはま た、多重メモリ装置モジュールにおける他の集積メモリ回路における動作可能メ モリセルを、それらに関連した行の冗長メモリセルと置き換えてしまう。この結 果、同一のＣＡＳ信号を共有する２つの集積メモリ回路を有する多重メモリ装置 モジュールにおいて、集積メモリ回路の１つにおける行が、交換された行に欠陥 がないという事実にもかかわらず、関連の冗長行と交換される。 多重メモリ装置モジュールにおける単一集積メモリ回路において欠陥を有する 行を単離して交換することができないので、複数のメモリ装置モジュールを修復 する成功率が減少する。なぜなら、各修復によって、多くの動作可能な標準メモ リセルが不必要に交換されるからである。従って、例えば、８個の集積メモリ回 路を有する多重メモリ装置モジュールにおいて、１つの動作不能な標準メモリセ ルを修復すると、８つの集積メモリ回路における標準メモリセルの一行を関連の 冗長行と交換することになる。各冗長行に関連して動作不能なメモリセルを含ま ない可能性が９９％ある場合、８つの冗長行のすべてが動作不能なメモリセルを 含まない可能性は０．９９⁸またはわずか９２％である。数千の多重メモリ装置 モジュールを通常通り製造する場合、修復の成功率９９％と９２％との間の差は 、明らかに有意である。 従って、多重メモリ装置モジュールにおける集積メモリ回路の１つのみにおい て、冗長メモリセルなどの機能回路を有利にイネーブルにする回路および方法が 、当該技術分野において必要とされている。このような回路および方法は、動作 不能な標準メモリセルを有する複数のメモリ装置モジュールを修復するのに用い られると、修復の成功率が向上する。発明の要旨 本発明のメモリ装置モジュールは、それぞれが、パッケージより外部の回路と の通信用にパッケージ内の通信カプラに機能的に接続される複数の集積メモリ回 路を有する。各集積メモリ回路は、少なくとも１つのアドレスストローブ信号と 、アドレスと、外部回路からの他の入力信号とを含む複数の入力信号を受け取る 。入力信号は、外部にアクセス可能な接点を介して、または無線周波数または光 信号インタフェースなどの無接点インタフェースから受け取られ得る。モジュー ルはまた、集積メモリ回路のそれぞれに対応する、好ましくはＮＡＮＤゲートを 含むイネーブル回路を含む。各イネーブル回路は、各集積メモリ回路に機能的に 接続され、入力信号の少なくともいくつかを受け取る。各イネーブル回路は、イ ネーブル信号を出力することによって対応する入力信号セットに固有に反応する 。各セットは、他の入力信号の少なくとも１つを含む。モジュールはさらに、イ ネ ーブル回路のそれぞれに対応する機能回路を含む。各機能回路は、それぞれのイ ネーブル回路からのイネーブル信号を受け取ることによってイネーブルにされる 。好ましくは、機能回路は冗長メモリセルである。 このようにして、集積メモリ回路のうちの１つの対応する機能回路は、他の集 積メモリ回路のそれぞれの機能回路をイネーブルにせずにイネーブルにされると いう利点がある。図面の簡単な説明 図１は、メモリ装置モジュールを含む、本発明の好適なコンピュータシステム のブロック図である。 図２は、集積メモリ回路を含む、図１のメモリ装置モジュールのブロック図で ある。 図３は、イネーブル回路を含む、図２の集積メモリ回路のうちの１つのブロッ ク図である。 図４は、ヒューズ回路およびパスゲートを含む、図３のイネーブル回路の概略 ブロック論理図である。 図５は、図４のヒューズ回路の概略図である。 図６は、図４のパスゲートの概略図である。発明の詳細な説明 図１に示す本発明の１つの好適な実施形態では、コンピュータシステム１０は 、キーボードなどの入力装置１２と、ＣＲＴモニタなどの出力装置１４とを含み 、これらの両方が従来のプロセッサ１６に機能的に接続される。コンピュータシ ステム１０はさらに、プロセッサ１６に機能的に接続される多重メモリ装置モジ ュール１８を含む。本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ ）またはスタティックランダムアクセスメモリ（ＳＲＡＭ）を備えたものを含む いかなる多重メモリ装置モジュールにも適応され得ることは、本発明の当業者に よって理解され得る。 図１のメモリ装置モジュール１８の１つの実施形態を図２にさらに詳細に示す 。 このモジュールは、プロセッサ１６（図示せず）に機能的に接続される複数の集 積メモリ回路２０ａおよび２０ｂを含み、プロセッサ１６（図示せず）からアド レスストローブ信号ＲＡＳおよびＣＡＳならびにアドレスＡ＜０：９＞を受け取 り、プロセッサ１６（図示せず）との間でデータ信号ＤＱ＜１：８＞を転送する 。 図２の集積メモリ回路のうちの１つ２０ａを図３にさらに詳細に示す。集積メ モリ回路はイネーブル回路２２を含み、これはイネーブル回路２２に固有の信号 セットを受け取るとこれに反応してイネーブル信号２４を提供する。好ましくは 、イネーブル回路２２は、アドレスストローブ信号ＲＡＳおよびＣＡＳならびに ＤＱ１などのデータ信号を含む信号セットを受け取るとこれに固有に反応する。 当然ながら、信号セットはまた、ＤＱ１の代わりにデータ信号ＤＱ＜２：４＞の うちのいずれか１つを含み得るが、信号セットはＲＡＳ、ＣＡＳ、またはデータ 信号ＤＱ＜１：４＞のうちのいずれか１つを含む必要はない。同様に、他の集積 メモリ回路２０ｂ（図示せず）の同じイネーブル回路もまた、イネーブル信号を 供給することによって、好ましくは、アドレスストローブ信号ＲＡＳおよびＣＡ ＳならびにＤＱ５などのデータ信号を含む信号セットを受け取るとこれに固有に 反応する。当然ながら、信号セットは、ＤＱ５の代わりにデータ信号ＤＱ＜６： ８＞のうちのいずれか１つを含み得るが、ＲＡＳ、ＣＡＳ、またはデータ信号Ｄ Ｑ＜５：８＞のうちのいずれかを含む必要はない。このようにして、各イネーブ ル回路は固有に識別化され、所望であればそのイネーブル信号を提供するように され得る。イネーブル回路２２については、図４、図５、および図６を参照して 後にさらに詳しく述べる。 アクセス回路２６は、イネーブル信号２４を受け取る。アクセス回路２６は、 行および列デコーダ、データバッファ、およびセンス増幅器を含み、１０２４行 イネーブルライン、１０２４列イネーブルライン、および４ビットデータバスに よって、メモリアレイ２８に接続されている。メモリアレイ２８は、メモリセル ３０と冗長メモリセル３２との両方を含む。アクセス回路２６は、データ信号Ｄ Ｑ＜１：４＞をメモリセル３０に書き込む、またはメモリセル３０から読み出す ために、受信アドレスＡ＜０：９＞に従って選択されたメモリセル３０にアクセ スできる。 アクセス回路２６は、イネーブル信号２４と、動作不能であることが知られて いるメモリセル３０に対応する受信アドレスＡ＜０：９＞を受け取る際に、動作 不能メモリセル３０のアドレスＡ＜０：９＞を受け取ると、動作不能メモリセル ３０の代わりに、冗長メモリセル３２の１つにアクセスするようにプログラムさ れ得る。アクセス回路２６は、動作不能メモリセル３０のアクセスをディセーブ ルにする（disable）ため、または冗長メモリセル３２のアクセスを可能にする ためにヒューズまたはアンチヒューズを溶融することによってプログラムされ得 る。アンチヒューズは、高電圧（例えば１２ボルト）で溶融され、アドレス信号 ライン（例えばＡ８）上で受け取られる。本発明は、冗長メモリセルをイネーブ ルにすることに関連して説明されるが、請求の範囲は、冗長メモリセルに限定さ れず、その範囲内で、イネーブルにすることが望ましい集積メモリ回路における あらゆる機能回路を包含する。 図３のイネーブル回路２２の１実施形態が、図４により詳細に示される。これ は、行アドレスストローブＲＡＳ信号を受け取ることによって問い合わせされる と、出力信号を複数のパスゲート３６に与える複数のヒューズ回路３４を含む。 各ヒューズ回路３４は、ＲＡＳ、ＣＡＳ、およびＤＱ＜１：４＞等の入力信号の １つに関連する。好適には、各ヒューズ回路３４は、製造の際にレーザーによっ て溶融され得る金属またはポリシリコンヒューズを含む。ヒューズが溶融される ことによって、イネーブル回路２２が固有に反応する信号セット中の信号の１つ となるように、対応のヒューズ回路３４に関連する入力信号をイネーブルにする 出力信号を各ヒューズ回路３４が与える。もちろん、各ヒューズ回路３４は、代 替的に、電気的にプログラム可能なヒューズまたはアンチヒューズを含み得る。 ヒューズ回路３４は、図５に関連して、以下により詳細に説明される。 各パスゲート３６もまた、ＲＡＳ、ＣＡＳ、およびＤＱ＜１：４＞等の入力信 号の１つに関連し、各パスゲート３６は、同じ入力信号に関連する対応のヒュー ズ回路３４の出力信号を受け取る。各パスゲート３６は、対応のヒューズ回路３ ４からの出力信号を受け取ると、イネーブル回路２２の信号セットにおける信号 の１つとして、関連の入力信号をイネーブルにするようにアレンジされている。 結果として、集積メモリ回路２０ａ（図示せず）を固有に識別するために使用さ れる信号セット中の入力信号が、製造中に、所望の入力信号に関連するヒューズ 回路３４を溶融することによって選択され得る。パスゲート３６は、図６に関連 して、以下により詳細に説明される。 パスゲート３６は、ＮＡＮＤゲート３８に入力３７を提供する。これらの入力 ３７のいくつかは、パスゲート３６によって永続的にイネーブルにされ、従って ハイである。残りの入力３７は、イネーブル回路２２が固有に反応する信号セッ ト中に存在するようにヒューズ回路３４によって選択される信号である。従って 、例えば、ヒューズ回路３４が、パスゲート３６が入力信号ＲＡＳ、ＣＡＳ、Ｄ Ｑ１をイネーブル回路２２の信号セット中の信号としてイネーブルにすることを 引き起こす出力信号をパスゲート３６に与えるように溶融される場合には、ＮＡ ＮＤゲート３８は、ＲＡＳ、ＣＡＳ、ＤＱ１および３つの永続的に高い信号を入 力３７として受け取る。 別の実施形態においては、上記のＲＡＳ、ＣＡＳおよびＤＱ１の組み合わせ等 の入力信号の定セットが選択され得る。この場合には、ヒューズ回路３４および パスゲート３６は必要なく、ＮＡＮＤゲート３８は、ＲＡＳ、ＣＡＳおよびＤＱ １信号を受け取る３入力ＮＡＮＤゲートであり得る。各メモリ集積回路がＲＡＳ 、ＣＡＳ、ＤＱ１の固有の組み合わせを受け取るメモリモジュールに関しては、 各メモリ集積回路のイネーブル回路が、固有にアドレスされ得る。ＲＡＳ、ＣＡ Ｓ、およびＤＱ１信号の固有の組み合わせは、各メモリ集積回路ＤＱピンがモジ ュールデータピンに固有に接続されたときに生じる。図２のメモリモジュールに おいては、例えば、メモリ装置２０ａのＤＱ１入力が、データバス信号ＤＱ１に 接続され、メモリ装置２０ｂのＤＱ１入力が、データバス信号ＤＱ５に接続され る。固有の組み合わせが、複数のＲＡＳまたはＣＡＳ信号がある場合にも存在し 、固有のＲＡＳおよびＣＡＳの組み合わせが、２つのメモリ集積回路のＤＱ１入 力が、共通のモジュールデータピンに接続される時にはいつでも使用される。 動作において、ＲＡＳ、ＣＡＳおよびＤＱ１がすべてハイになると、ＮＡＮＤ ゲート３８の出力がローになる。その結果、インバータ４０の出力がハイになり 、ＮＭＯＳトランジスタＮ１がオンになる。アドレスビットＡ９の値がハイであ るため、ダイオード接続されたＮＭＯＳトランジスタＮ２がオンになり、その後 、 インバータ４２の入力にハイの値が与えられる。従って、インバータ４２の出力 はローになり、その結果、イネーブル信号２４はローになる。それと同時に、イ ンバータ４２のローの出力により、ＮＭＯＳトランジスタＮ４がオフにされ、こ れにより、インバータ４２の入力に関する２つのプルダウンパスのうちの一方を ディセーブルにすることによってヒステリシスを与える。 ＲＡＳ、ＣＡＳあるいはＤＱ１のいずれかがローになると、ＮＡＮＤゲート３ ８の出力はハイになり、インバータ４０の出力はローになる。その結果、ＮＭＯ ＳトランジスタＮ１はオフになり、ＮＭＯＳトランジスタＮ３によって、インバ ータ４２の入力がローに引き下げられる。その後、インバータ４２の出力および イネーブル信号２４はハイになり、これにより、ＮＭＯＳトランジスタＮ４がオ ンになり、インバータ４２の入力をローに引き下げるのを助けることによってＮ ＭＯＳトランジスタＮ３にヒステリシスを与える。 図４のヒューズ回路３４は、図５により詳細に示される。動作において、例え ばＲＡＳなどの制御信号は、ＮＭＯＳトランジスタＮ５のゲートに与えられ、こ れらのＮＭＯＳトランジスタＮ５をオンにする。それと同時に、インバータ４４ は、この制御信号をその入力で受け取り、その出力で、ＰＭＯＳトランジスタＰ １およびＰ２のゲートに低電圧を与える。その結果、これらのＰＭＯＳトランジ スタＰ１およびＰ２がオンになる。この状態では、トランジスタＮ５、Ｐ１およ びＰ２の相対Ｗ／Ｌ比のため、インバータ４６、４８、５０、５２、５４および ５６への入力はローである。その結果、インバータ４６、４８、５０、５２、５ ４および５６の出力はハイになり、これにより、インバータ５８、６０、６２、 ６４、６６および６８の出力、ならびに出力信号ＦＵＳＥ ＲＡＳ、ＦＵＳＥ ＣＡＳ、ＦＵＳＥ＿ＤＱ１、ＦＵＳＥ＿ＤＱ２、ＦＵＳＥ＿ＤＱ３およびＦＵＳ Ｅ＿ＤＱ４がローになる。それと同時に、インバータ４６、４８、５０、５２、 ５４および５６のハイの出力により、出力信号ＦＵＳＥ＿ＲＡＳ^*、ＦＵＳＥ ＣＡＳ^*、ＦＵＳＥ＿ＤＱ１^*、ＦＵＳＥ＿ＤＱ２^*、ＦＵＳＥ＿ＤＱ３^*およびＦ ＵＳＥ＿ＤＱ４^*がハイになり、且つ、インバータ７０、７２、７４、７６、７ ８および８０の出力がローになり、インバータ４６、４８、５０、５２、５４お よび５６への入力をローに引き下げるのを助けることによってヒステリシスを 与える。 例えば、入力信号ＲＡＳ、ＣＡＳおよびＤＱ１を、イネーブル回路２２（図示 せず）が固有に応答する一組の信号としてイネーブルするために、ヒューズＦ１ 、Ｆ２およびＦ３は製造中に溶融され、ヒューズＦ４、Ｆ５およびＦ６はそのま まにされる。ヒューズＦ１、Ｆ２およびＦ３が溶融され、ＲＡＳが与えられると 、ＰＭＯＳトランジスタＰ１は、インバータ４６、４８および５０への入力をハ イに引き上げ（ヒューズＦ１、Ｆ２およびＦ３がトランジスタＮ５を通る接地へ の経路を与えないため）、これにより、これらのインバータの出力はローになる 。その結果、出力信号ＦＵＳＥ＿ＲＡＳ^*、ＦＵＳＥ ＣＡＳ^*およびＦＵＳＥ ＤＱ１^*もローになる。インバータ７０、７２および７４の入力にインバータ４ ６、４８および５０のローの出力が与えられるため、これらのインバータの７０ 、７２および７４の出力はハイになり、これにより、ＰＭＯＳトランジスタＰ１ がそのドレインをハイに引き上げるのを助けることによってヒステリシスを与え る。それと同時に、インバータ４６、４８および５０のローの出力により、イン バータ５８、６０および６２の出力、ならびに出力信号ＦＵＳＥ ＲＡＳ、ＦＵ ＳＥ＿ＣＡＳおよびＦＵＳＥ＿ＤＱ１がハイになる。 図４のパスゲート３６は、図６により詳細に示される。ヒューズ回路３４（図 示せず）からのハイの出力信号ＦＵＳＥ ＲＡＳ、ＦＵＳＥ ＣＡＳおよびＦＵ ＳＥ＿ＤＱ１により、ＮＭＯＳトランジスタＮ６はオンになり、ＰＭＯＳトラン ジスタＰ３はオフになる。それと同時に、ヒューズ回路３４（図示せず）からの ローの出力信号ＦＵＳＥ＿ＲＡＳ^*、ＦＵＳＥ＿ＣＡＳ^*およびＦＵＳＥ＿ＤＱ１^* により、ＮＭＯＳトランジスタＮ７はオフになり、ＰＭＯＳトランジスタＰ４ はオンになる。ＮＭＯＳトランジスタＮ６およびＰＭＯＳトランジスタＰ４がオ ンであるとき、入力信号ＲＡＳ、ＣＡＳおよびＤＱ１が、ＮＡＮＤゲート３８（ 図示せず）への入力として、および集積メモリ回路２０ａ（図示せず）を固有に 識別する信号として、パスゲート３６を通過する。 逆に、ヒューズ回路３４（図示せず）からのローの出力信号ＦＵＳＥ＿ＤＱ２ 、ＦＵＳＥ＿ＤＱ３およびＦＵＳＥ＿ＤＱ４により、ＮＭＯＳトランジスタＮ８ はオフになり、ＰＭＯＳトランジスタＰ５はオンになる。それと同時に、ヒュー ズ 回路３４（図示せず）からのハイの出力信号ＦＵＳＥ＿ＲＡＳ^*、ＦＵＳＥ＿Ｃ ＡＳ^*およびＦＵＳＥ＿ＤＱ１^*により、ＮＭＯＳトランジスタＮ９はオンになり 、ＰＭＯＳトランジスタＰ６はオフになる。ＮＭＯＳトランジスタＮ９およびＰ ＭＯＳトランジスタＰ５がオンであるとき、供給電圧Ｖ_ccが、ＮＡＮＤゲート３ ８（図示せず）への入力としてパスゲート３６を通過する。ＮＭＯＳトランジス タＮ８およびＰＭＯＳトランジスタＰ６がオフであるため、入力信号ＤＱ２、Ｄ Ｑ３およびＤＱ４は、ＮＡＮＤゲート３８（図示せず）への入力としてパスゲー ト３６を通過しない。別の実施形態では、ＮＭＯＳトランジスタＮ７およびＮ９ を省略してもよい。 このように、本発明は、マルチメモリ装置モジュールの集積メモリ回路のうち の１つの集積メモリ回路の冗長メモリセルなどの機能回路をイネーブルするため の回路およびその方法を提供するという利点を有する。この回路および方法はま た、動作不能な標準メモリセルを有するマルチメモリ装置モジュールを修復する ために用いた場合に、成功修復レートの増加を与えるという利点を有する。 以上、本発明を好適な実施形態を参照して説明してきたが、本発明はこの好適 な実施形態に限定されるわけではない。むしろ、本発明は、ここで説明した本発 明の原理に従って動作するすべての等価な装置あるいは方法をその範囲内に含む 添付の請求の範囲によってのみ限定される。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，Ｇ Ｅ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ， ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者 ネビル，レランド アール. アメリカ合衆国 アイダホ 83709，ボイ ジー，ダイアモンド ストリート 6803

Claims (1)

1. 【特許請求の範囲】 １．少なくとも１つのストローブ信号、複数のアドレスおよび外部回路部からの その他の入力信号を含む複数の入力信号をそれぞれ受信する複数の集積メモリ回 路と、 該集積メモリ回路の１つにそれぞれ対応する複数のイネーブル回路であって、 各イネーブル回路は、該イネーブル回路の各集積メモリ回路に動作可能に結合さ れて該入力信号の少なくともいくつかを受信し、各イネーブル回路は対応する１ 組の該入力信号に固有に応答してイネーブル信号を出力し、各イネーブル回路の 対応する入力信号の組は該その他の入力信号の少なくとも１つを含む、複数のイ ネーブル回路と、 該イネーブル回路の中の対応する１つに動作可能にそれぞれ結合される複数の 機能回路であって、各機能回路は、該機能回路の各イネーブル回路からの該イネ ーブル信号を受信することによってイネーブルされ、これにより、他の集積メモ リ回路の各機能回路をイネーブルすることなく該集積メモリ回路の１つの各機能 回路をイネーブルすることができる、複数の機能回路と、 を備えたメモリ装置モジュール。 ２．外部回路部による直接的な電気接触を介してアクセス可能な複数の接触部(c ontacts)をさらに備え、前記入力信号のそれぞれが該接触部の少なくとも１つに 結合される、請求項１に記載のメモリ装置モジュール。 ３．各集積メモリ回路がダイ(die)上に設けられ、各集積メモリ回路のダイがそ の他の集積メモリ回路のダイから離れている、請求項１に記載のメモリ装置モジ ュール。 ４．各イネーブル回路がＮＡＮＤゲートを含む、請求項１に記載のメモリ装置モ ジュール。 ５．各イネーブル回路の対応する入力信号の組は、行アドレスストローブ信号、 列アドレスストローブ信号およびデータ信号を含む、請求項１に記載のメモリ装 置モジュール。 ６．各機能回路は、冗長メモリセルを含む、請求項１に記載のメモリ装置モジュ ール。 ７．前記メモリ装置モジュールはプログラミングモードおよびアクティブモード を有し、各集積メモリ回路は複数の基本メモリセルおよび複数の冗長メモリセル を有するメモリアレイを含み、各機能回路は、アドレスを受信するように該機能 回路の各集積メモリ回路に動作可能に結合されるアクセス回路を含み、各アクセ ス回路は、該機能回路の各集積メモリ回路の該メモリアレイにも動作可能に結合 されており、該アクティブモードにおいて、外部回路部と通信するために受信し たアドレスに従って選択される基本メモリセルにアクセスし、各アクセス回路は 、該プログラミングモードにおいて、該アクセス回路の各メモリアレイ内の動作 不能な基本メモリセルに対応する受信したアドレスに従って該イネーブル信号に よって改変されるように調整されており、これにより、該アクティブモードにお いて、外部回路部との通信の際に、該動作不能な基本メモリセルではなく、該メ モリアレイ内の冗長メモリセルにアクセスする、請求項１に記載のメモリ装置モ ジュール。 ８．各イネーブル回路は複数の前記入力信号を受信し、各イネーブル回路は、該 イネーブル回路の複数の該入力信号の対応する１つにそれぞれ関連付けられた複 数のヒューズ回路を含み、各ヒューズ回路は、該ヒューズ回路の各イネーブル回 路が固有に応答する該入力信号組の中の入力信号の１つとするべく、その対応す る入力信号をイネーブルするように調整されている、請求項１に記載のメモリ装 置モジュール。 ９．各ヒューズ回路は出力信号を提供するように調整されており、各イネーブル 回路は、前記イネーブル回路の複数の前記入力信号の対応する１つにそれぞれ関 連付けられた複数のパスゲート(pass gates)をさらに含み、各パスゲートは、該 ヒューズ回路の出力信号を受信するように対応するヒューズ回路に動作可能に結 合されており、各パスゲートは、該パスゲートの各イネーブル回路が固有に応答 する該入力信号組の中の入力信号の１つとするべく、その対応するヒューズ回路 の出力信号を受信した時に、その対応する入力信号をイネーブルするように調整 されている、請求項８に記載のメモリ装置モジュール。 １０．各ヒューズ回路は、アンチヒューズ(anti-fuse)を含む、請求項９に記載 のメモリ装置モジュール。 １１．前記イネーブル回路は、前記集積メモリ回路内に組み込まれている、請求 項１に記載のメモリ装置モジュール。 １２．前記機能回路は、前記集積メモリ回路内に組み込まれている、請求項１に 記載のメモリ装置モジュール。 １３．入力装置と、 出力装置と、 該入力および出力装置に動作可能に結合されるプロセッサと、 パッケージ内に収容され、該パッケージの外部の回路部を介して該プロセッサ と通信するメモリ装置モジュールと、 を備えたコンピュータシステムであって、該メモリ装置モジュールは、 少なくとも１つのストローブ信号、複数のアドレスおよびその他の入力信号 を含む複数の入力信号をそれぞれ受信する複数の集積メモリ回路と、 該集積メモリ回路の１つにそれぞれ対応する複数のイネーブル回路であって 、各イネーブル回路は、該イネーブル回路の各集積メモリ回路に動作可能に結合 されて該入力信号の少なくともいくつかを受信し、各イネーブル回路は対応する １組の該入力信号に固有に応答してイネーブル信号を出力し、各イネーブル回路 の 対応する入力信号の組は該その他の入力信号の少なくとも１つを含む、複数のイ ネーブル回路と、 該イネーブル回路の中の対応する１つに動作可能にそれぞれ結合される複数 の機能回路であって、各機能回路は、該機能回路の各イネーブル回路からの該イ ネーブル信号を受信することによってイネーブルされ、これにより、他の集積メ モリ回路の各機能回路をイネーブルすることなく該集積メモリ回路の１つの各機 能回路をイネーブルすることができる、複数の機能回路と、 を備えた、 コンピュータシステム。 １４．外部回路部による直接的な電気接触を介してアクセス可能な複数の接触部 をさらに備え、前記入力信号のそれぞれが該接触部の少なくとも１つに結合され る、請求項１３に記載のコンピュータシステム。 １５．各集積メモリ回路がダイ(die)上に設けられ、各集積メモリ回路のダイが その他の集積メモリ回路のダイから離れている、請求項１３に記載のコンピュー タシステム。 １６．各イネーブル回路がＮＡＮＤゲートを含む、請求項１３に記載のコンピュ ータシステム。 １７．各イネーブル回路の対応する入力信号の組は、行アドレスストローブ信号 、列アドレスストローブ信号およびデータ信号を含む、請求項１３に記載のコン ピュータシステム。 １８．各機能回路は、冗長メモリセルを含む、請求項１３に記載のコンピュータ システム。 １９．前記メモリ装置モジュールはプログラミングモードおよびアクティブモー ドを有し、各集積メモリ回路は複数の基本メモリセルおよび複数の冗長メモリセ ルを有するメモリアレイを含み、各機能回路は、アドレスを受信するように該機 能回路の各集積メモリ回路に動作可能に結合されるアクセス回路を含み、各アク セス回路は、該機能回路の各集積メモリ回路の該メモリアレイにも動作可能に結 合されており、該アクティブモードにおいて、プロセッサと通信するために受信 したアドレスに従って選択される基本メモリセルにアクセスし、各アクセス回路 は、該プログラミングモードにおいて、該アクセス回路の各メモリアレイ内の動 作不能な基本メモリセルに対応する受信したアドレスに従って該イネーブル信号 によって改変されるように調整されており、これにより、該アクティブモードに おいて、プロセッサとの通信の際に、該動作不能な基本メモリセルではなく、該 メモリアレイ内の冗長メモリセルにアクセスする、請求項１３に記載のコンピュ ータシステム。 ２０．各イネーブル回路は複数の前記入力信号を受信し、各イネーブル回路は、 該イネーブル回路の複数の該入力信号の対応する１つにそれぞれ関連付けられた 複数のヒューズ回路を含み、各ヒューズ回路は、該ヒューズ回路の各イネーブル 回路が固有に応答する該入力信号組の中の入力信号の１つとするべく、その対応 する入力信号をイネーブルするように調整されている、請求項１３に記載のコン ピュータシステム。 ２１．各ヒューズ回路は出力信号を提供するように調整されており、各イネーブ ル回路は、前記イネーブル回路の複数の前記入力信号の対応する１つにそれぞれ 関連付けられた複数のパスゲート(pass gates)をさらに含み、各パスゲートは、 該ヒューズ回路の出力信号を受信するように対応するヒューズ回路に動作可能に 結合されており、各パスゲートは、該パスゲートの各イネーブル回路が固有に応 答する該入力信号組の中の入力信号の１つとするべく、その対応するヒューズ回 路の出力信号を受信した時に、その対応する入力信号をイネーブルするように調 整されている、請求項２０に記載のメモリ装置モジュール。 ２２．各ヒューズ回路は、アンチヒューズ(anti-fuse)を含む、請求項２１に記 載のメモリ装置モジュール。 ２３．前記イネーブル回路は、前記集積メモリ回路内に組み込まれている、請求 項１３に記載のコンピュータシステム。 ２４．前記機能回路は、前記集積メモリ回路内に組み込まれている、請求項１３ に記載のコンピュータシステム。 ２５．少なくとも１つのアドレスストローブ信号、複数のアドレスおよび外部回 路部からのその他の入力信号を含む複数の入力信号をそれぞれ受信する複数の集 積メモリ回路を備えたメモリモジュールであって、該集積メモリ回路のそれぞれ は、該入力信号の少なくとも１つを受信するとともに該少なくとも１つの入力信 号に固有に応答してイネーブル信号を出力するイネーブル回路を含み、該集積メ モリ回路のそれぞれは、該イネーブル回路に結合される機能回路をさらに含み、 該機能回路は、該イネーブル信号に応答して該集積メモリ回路の動作を変化また は増大させる、メモリモジュール。 ２６．外部回路部による直接的な電気接触を介してアクセス可能な複数の接触部 をさらに備え、前記入力信号のそれぞれが該接触部の少なくとも１つに結合され る、請求項２５に記載のメモリモジュール。 ２７．前記集積メモリ回路のそれぞれは半導体ダイ上で製造され、該半導体ダイ はそれぞれ、その他の集積メモリ回路の該ダイから物理的に離れている、請求項 ２５に記載のメモリモジュール。 ２８．前記メモリモジュールはプログラミングモードおよびアクティブモードを 有し、各集積メモリ回路は複数の基本メモリセルおよび複数の冗長メモリセルを 有するメモリアレイを含み、各機能回路は、アドレスを受信するように該機能回 路の各集積メモリ回路に動作可能に結合されるアクセス回路を含み、各アクセス 回路は、該機能回路の各集積メモリ回路の該メモリアレイにも動作可能に結合さ れており、該アクティブモードにおいて、外部回路部と通信するために受信した アドレスに従って選択される基本メモリセルにアクセスし、各アクセス回路は、 該プログラミングモードにおいて、該アクセス回路の各メモリアレイ内の動作不 能な基本メモリセルに対応する受信したアドレスに従って該イネーブル信号によ って改変されるように調整されており、これにより、該アクティブモードにおい て、外部回路部との通信の際に、該動作不能な基本メモリセルではなく、該メモ リアレイ内の冗長メモリセルにアクセスする、請求項２５に記載のメモリモジュ ール。 ２９．前記イネーブル回路は複数の前記入力信号を受信し、各イネーブル回路は 、該イネーブル回路の複数の該入力信号の対応する１つにそれぞれ関連付けられ た複数のヒューズ回路を含み、各ヒューズ回路は、該ヒューズ回路の各イネーブ ル回路が固有に応答する該入力信号組の中の入力信号の１つとするべく、その対 応する入力信号をイネーブルするように調整されている、請求項２５に記載のメ モリモジュール。 ３０．メモリセルアレイと、 該メモリセルアレイとの、アドレス、データおよびその他の信号の外部通信を 可能にするアクセス回路と、 該アドレス、データおよびその他の信号の少なくともいくつかを入力信号とし て受信するイネーブル回路であって、該入力信号に固有に応答してイネーブル信 号を出力するイネーブル回路と、 該イネーブル回路に結合される機能回路であって、該イネーブル信号に応答し て該アレイの動作を変化または増大させる機能回路と、 を備えた、集積メモリ回路。 ３１．外部回路部による直接的な電気接触を介してアクセス可能な複数の接触部 をさらに備え、前記入力信号のそれぞれが該接触部の少なくとも１つに結合され る、請求項３０に記載の集積メモリ回路。 ３２．前記集積メモリ回路はプログラミングモードおよびアクティブモードを有 し、該メモリアレイは複数の基本メモリセルおよび複数の冗長メモリセルを有し 、前記アクセス回路は複数のアドレスを受信するべく該機能回路に動作可能に結 合されており、該アクセス回路は、該メモリアレイにも動作可能に結合されてお り、該アクティブモードにおいて、外部回路部と通信するために受信したアドレ スに従って選択される基本メモリセルにアクセスし、該アクセス回路は、該プロ グラミングモードにおいて、該メモリアレイ内の動作不能な基本メモリセルに対 応する受信したアドレスに従って該イネーブル信号によって改変されるように調 整されており、これにより、該アクティブモードにおいて、外部回路部との通信 の際に、該動作不能な基本メモリセルではなく、該メモリアレイ内の冗長メモリ セルにアクセスする、請求項３０に記載の集積メモリ回路。 ３３．前記イネーブル回路は複数の前記入力信号を受信し、各イネーブル回路は 、該イネーブル回路の複数の該入力信号の対応する１つにそれぞれ関連付けられ た複数のヒューズ回路を含み、各ヒューズ回路は、該ヒューズ回路の各イネーブ ル回路が固有に応答する該入力信号組の中の入力信号の１つとするべく、その対 応する入力信号をイネーブルするように調整されている、請求項３０に記載の集 積メモリ回路。 ３４．前記イネーブル回路が固有に応答するべき前記アドレス、データおよびそ の他の信号のある組合せを選択するプログラミング回路をさらに含む、請求項３ ０に記載の集積メモリ回路。 ３５．前記プログラミング回路は、複数の前記集積メモリ回路が組み合わされて １つのメモリモジュール内にパッケージされた後で、前記アドレス、データおよ びその他の信号の前記組合せを選択するようにプログラム可能である、請求項３ ０に記載の集積メモリ回路。 ３６．パッケージ内に収容されるメモリ装置モジュールであって、該メモリ装置 モジュールはその中に複数の集積メモリ回路を有し、該複数の集積メモリ回路は 、少なくとも１つのアドレスストローブ信号、複数のアドレスおよび外部回路部 からのその他の入力信号を含む複数の入力信号をそれぞれ受信し、各集積メモリ 回路は、複数の基本メモリセルおよび複数の冗長メモリセルを有し、各集積メモ リ回路は、イネーブル信号を受信した時に、受信したアドレスに従って改変され るように調整されており、これにより、該受信したアドレスに関連付けられた基 本メモリセルではなくその冗長メモリセルの１つにアクセスするメモリ装置モジ ュール内において、外部回路部との通信の際に基本メモリセルではなくその冗長 メモリセルの１つにアクセスするように該集積メモリ回路の１つをプログラムす る方法であって、 該集積メモリ回路の１つにおける動作不能な基本メモリセルに対応するアドレ スを決定するステップと、 該決定したアドレスを該集積メモリ回路に提供するステップと、 該メモリ装置モジュールが応答して該集積メモリ回路にイネーブル信号を提供 する、該入力信号の固有の組を選択するステップであって、該組は該その他の入 力信号の少なくとも１つを含むステップと、 該集積メモリ回路が該イネーブル信号を受信するように、該集積メモリ回路に 該組内の該入力信号のそれぞれを提供し、これにより、該集積メモリ回路を該決 定したアドレスに従って改変して、外部回路部との通信の際に該動作不能な基本 メモリセルではなく冗長メモリセルにアクセスするステップと、 を包含する方法。 ３７．前記入力信号の前記固有の組を選択する前記ステップは、該組に入る該入 力信号のそれぞれについて、該入力信号を、ヒューズとともに該組内に入るよう にイネーブルするステップを含む、請求項３６に記載の方法。 ３８．前記入力信号の前記固有の組を選択する前記ステップは、該組に入る該入 力信号のそれぞれについて、該入力信号を、アンチヒューズとともに該組内に入 るようにイネーブルするステップを含む、請求項３６に記載の方法。