JP2000503518A - 電流制限回路 - Google Patents

Abstract

(57)【要約】 零ボルトから目標電圧（Ｕ_soll）へ入力直流電圧（Ｕ_E）の上昇の際に、入力直流電圧（Ｕ_E）の値が目標電圧（Ｕ_soll）の下側に位置している不足電圧しきい値（Ｕ_u）の上側の値に増大するときに初めて、接続されている負荷（ＲＬ、ＣＬ）を通って出力直流電流（Ｉ_A）が流れる電流制限回路。

Description

【発明の詳細な説明】 電流制限回路 本発明は請求項１の前文による電流制限回路に関する。この電流制限回路は入 力直流電圧により給電され、出力直流電流を発し、その際に接続されている容量 性負荷を通って流れる出力直流電流が制限されている。 直流電圧源に容量性負荷を接続する際にこの負荷を通って流れる直流電流を制 限する回路はドイツ特許第40 13 731 C2号明細書から公知である。 前記文献に記載されている回路では、入力直流電圧が与えられている際に出力 端子に常に出力直流電流が送り出される。その結果として、低い入力直流電圧の 際にも接続されている負荷を通って既に電流の流れが生ずるので、接続されてい る負荷が許容されない電圧範囲内で作動させられる。 従って、本発明の課題は、接続されている負荷のこのような許容されない作動 状態を、特に過度に低い入力直流電圧において避けることにある。 この課題は、零ボルトから目標電圧への入力直流電圧の上昇の際に、接続され ている負荷を通って出力直流電流が、入力直流電圧の値が目標電圧の下側に位置 している不足電圧しきい値の上側の値に増大するときに初めて流れることにより 解決される。 所望の出力挙動は回路技術的に特に簡単に請求項２により実現することができ る。回路を構成するために、少数の簡単な部品しか必要とされず、特に不足電圧 ツェナーダイオードのディメンジョニングが不足電圧しきい値を決定する。具体 的な実現例ではこの不足電圧しきい値は７．５Ｖに位置している。 零ボルトから目標電圧への入力直流電圧の上昇の際に最大可能な出力直流電流 が跳躍的に上昇し、その際に入力直流電圧が、目標電圧の下側に位置している能 動化しきい値を上回るならば、比較的低い最大可能な出力直流電流が出力され得 る位相と、それよりも明らかに高い最大可能な出力直流電流が出力され得る位相 との間の移行を著しく短縮させることができる。 請求項５によれば、接続されている負荷の電流供給の安定化が、能動化しきい 値の上側に位置している電圧値から零ボルトへの入力直流電圧の低下の際に、最 大可能な出力直流電流が、能動化しきい値の下側に位置している崩壊しきい値に おいて初めて跳躍的に低下することにより達成される。 回路の出力挙動はさらにまた請求項７による特に簡単な回路技術的実現により 達成可能である。 接続されている負荷を保護するため、また同じく電流制限回路のなかに存在す る部品を保護するため、さらに、回路は、入力直流電圧が目標電圧の上側に位置 している過電圧しきい値を上回ると直ちに、接続されている負荷を通って出力直 流電流が流れないように過電圧保護を有する。 さらにまた回路の説明される出力挙動は簡単な回路技術的実現により達成可能 であり、その際に特に過電圧ツェナーダイオードのディメンジョニングが過電圧 しきい値を決定する。具体的な実現ではこの過電圧しきい値は３６ボルトに位置 している。 他の利点および本発明の詳細は図面による実施例の以下の説明から明らかにな る。 図１は電流制限回路、また 図２は電流制限回路の出力挙動を示す。 図１に示されているように電流制限回路は、それぞれ入力直流電圧Ｕ_Eの正ま たは負の電位を与えられ得る正および負の入力端子１、２を有し、またそれぞれ 出力直流電圧Ｕ_Aの正または負の電位が取り出され得る正および負の出力端子３ 、４を有する。 電流制限回路は出力側に最大可能な出力直流電流Ｉ_A ^maxを供給し、その際に十 分な入力直流電圧Ｕ_Eの場合には接続されている負荷ＲＬ、ＣＬを通って出力直 流電流Ｉ_Aが流れる。 図２は図１による電流制限回路の出力挙動を示す。入力直流電圧Ｕ_Eが上昇す る場合について、最大可能な出力直流電流Ｉ_A ^maxに関して相異なる出力挙動を有 する４つの範囲（Ｉ、II、III、IV)が示されている。即ち、 Ｉ）不足電圧しきい値Ｕ_uの下側の入力直流電圧Ｕ_Eに対しては最大可能な出力 直流電流Ｉ_A ^maxは消滅する。接続されている負荷ＲＬ、ＣＬを通ってこの場 合には出力直流電流Ｉ_Aが流れない。 この出力挙動は電流制限回路のなかに含まれている下記の構成部分の適切な共 同作用により達成される： −ゲート端子、ソース端子およびドレイン端子を有するノーマリー・オフ形のＭ ＯＳ-ＦＥＴ Ｖ６、 −抵抗Ｒ３と、ＭＯＳ-ＦＥＴ Ｖ６のゲート端子とソース端子との間に与えら れる制御電圧Ｕ_stを制限するツェナーダイオードＶ３とから成る並列回路、 −抵抗Ｒ２と、入力直流電圧Ｕ_Eに対する不足電圧しきい値Ｕ_uの到達以後に初め て電流の流れを許すツェナーダイオードＶ４とから成る直列回路。 以下では抵抗Ｒ３は並列抵抗と呼ばれ、またツェナーダイオードＶ３は制限ツ ェナーダイオードと呼ばれる。以下では抵抗Ｒ２は直列抵抗と呼ばれ、またツェ ナーダイオードＶ４は不足電圧ツェナーダイオードと呼ばれる。 ＭＯＳ-ＦＥＴ Ｖ６のソース端子は正の入力端子１と、ドレイン端子は正の 出力端子３と接続されている。ＭＯＳ-ＦＥＴ Ｖ６のゲート端子は一方では並 列回路Ｒ３、Ｖ３を介して正の入力端子１と、また他方では直列回路Ｒ２、Ｖ４ を介して負の入力端子２と接続されている。 負の入力端子２および負の出力端子４は直接に互いに接続されているので、回 路は特に３つの外部端子のみによっても実現可能である。 不足電圧しきい値Ｕ_uの下側の入力直流電圧Ｕ_Eの場合には不足電圧ツェナーダ イオードＶ４が阻止する。従って、抵抗Ｒ２、Ｒ３を通って電流が流れない。そ の結果、並列抵抗Ｒ３の両端に電圧降下が生ぜず、従って制御電圧Ｕ_stは零であ る。すなわち全入力直流電圧Ｕ_EがＭＯＳ-ＦＥＴ Ｖ６のソース端子とドレイン 端子との間の電圧降下となる。それによって出力端子３、４の間に電圧降下が生 ぜず、従って場合によっては接続されている負荷ＲＬ、ＣＬを通っても出力直流 電流Ｉ_Aが流れない。 II）入力直流電圧Ｕ_Eが不足電圧しきい値Ｕ_uを越えて上昇すると、不足電圧ツ ェナーダイオードＶ４が導通する。電流が抵抗Ｒ２、Ｒ３を通って流れる。制御 電圧Ｕ_stは並列抵抗Ｒ３を通って流れる電流に比例しており、従ってＭＯＳ-Ｆ ＥＴ Ｖ６が導通し始めるので、接続されている負荷ＲＬ、ＣＬを通って、与 えられた入力直流電圧Ｕ_Eの大きさに関係する出力直流電流Ｉ_Aが流れる。回路の 説明される挙動に対して特に抵抗Ｒ２、Ｒ３のディメンジョニングが決定的であ る。具体的な実現ではこれらは１０ｋΩまたは１００ｋΩの値を有する。 III）入力直流電圧Ｕ_Eがさらに上昇すると、入力直流電圧Ｕ_Eに対する能動化 しきい値Ｕ_aに達した際に、最大可能な出力直流電流Ｉ_A ^maxが跳躍的に上昇する 。 この出力挙動は、電流制限回路のなかにさらに含まれている下記の構成部分の 適切な共同作用により、また既に説明された回路により達成される： −ベース端子と、導通状態で不足電圧ツェナーダイオードＶ４をカップルアウト するエミッタ-コレクタ間パスとを有するトランジスタＶ５、ならびに −第１および第２の分圧器抵抗Ｒ４、Ｒ５を有する分圧器。 トランジスタＶ５は以下ではカップルアウト-トランジスタと呼ばれる。 カップルアウト-トランジスタＶ５のエミッタ-コレクタ間パスは不足電圧ツェ ナーダイオードＶ４に対して並列に配置されている。ベース端子は一方では第１ の分圧器抵抗Ｒ４を介して正の出力端子３と、また他方では第２の分圧器抵抗Ｒ ５を介して負の出力端子４と接続されている。 ＭＯＳ-ＦＥＴ Ｖ６を通って電流が流れる場合には、分圧器抵抗Ｒ４、Ｒ５ を通っても電流が流れる。この入力直流電圧Ｕ_Eと共に上昇する電流が特定の強 さに達すると、カップルアウト-トランジスタＶ５が導通状態となり、従って不 足電圧ツェナーダイオードＶ４がカップルアウトされる、すなわち近似的に短絡 される。分圧器抵抗Ｒ４、Ｒ５を通っても十分な電流が流れ、従ってカップルア ウト-トランジスタＶ５が導通状態となる入力直流電圧Ｕ_Eの値は能動化しきい値 Ｕ_aと呼ばれる。回路の説明される挙動に対して特に分圧器抵抗Ｒ４、Ｒ５のデ ィメンジョニングが決定的である。具体的な実現ではこれらは４７ｋΩまたは１ ０ｋΩの値を有する。 能動化しきい値Ｕ_aの到達前に、従って不足電圧ツェナーダイオードＶ４のカ ップルアウトの直前までに、不足電圧ツェナーダイオードＶ４の両端に降下して いる電圧は、次いで急激にさらに抵抗Ｒ２およびＲ３の両端にも降下する。それ によって並列抵抗Ｒ３における電圧、従って制御電圧Ｕ_stが急激に上昇する。 これは、電流制限回路から供給される最大可能な出力直流電流Ｉ_A ^maxも急激に上 昇することに通ずる。 引き続いて上昇する入力直流電圧Ｕ_Eに対しては制限ツェナーダイオードＶ３ がＭＯＳ−ＦＥＴ Ｖ６の制御電圧Ｕ_stを制限する。ＭＯＳ-ＦＥＴ Ｖ６を通 って流れる最大の電流、従ってまた同時に接続されている負荷ＲＬ、ＣＬを通っ て流れる出力直流電流Ｉ_A、がそれによって同じく制限されている。具体的な実 現では最大の制御電圧Ｕ_stは制限ツェナーダイオードＶ３のディメンジョニング により９．１ボルトに定められている。それによって電流制限回路の所望の作用 の仕方が達成されている。従って、入力直流電圧Ｕ_Eが引き続き上昇する際に、 最大可能な出力直流電流Ｉ_A ^maxはほぼ一定にとどまる。 消滅する。 この出力挙動は、電流制限回路にさらに含まれている下記の構成部分相互の適 切な共同作用により、また既に説明された回路により達成される： 達以後に初めて許すツェナーダイオードＶ１との直列回路、ならびに −エミッタ−コレクタ間パスおよびベース端子を有し、入力過電圧が与えられて いる場合にＭＯＳ-ＦＥＴ Ｖ６のゲート端子とソース端子との間の電圧降下 を阻止するトランジスタＶ２。 抵抗Ｒ１は以下では過電圧抵抗と呼ばれる。ツェナーダイオードＶ１は以下で は過電圧ツェナーダイオードと呼ばれる。トランジスタＶ２は以下では過電圧ト ランジスタと呼ばれる。 過電圧トランジスタＶ２のエミッターコレクタ間パスは制限ツェナーダイオー ドＶ３に対して並列に配置されている。ベース端子は一方では過電圧抵抗Ｒ１を 介して正の入力端子１と、また他方では阻止方向に接続されている過電圧ツェナ ーダイオードＶ１を介して負の入力端子２と接続されている。 側に位置している場合に初めて導通するようにディメンジョニングされている。 逆に超過電圧ツェナーダイオードＶ１は入力直流電圧Ｕ_Eがこの過電圧しきい値 過電圧が与えられている場合には過電圧ツェナーダイオードＶ１が電流を導く 。その結果、超過電圧トランジスタＶ２が導通状態になるので、ＭＯＳ-ＦＥＴ Ｖ６のゲート-およびソース端子が近似的に短絡される。それによってＭＯＳ-Ｆ ＥＴ Ｖ６の制御電圧Ｕ_stが崩壊し、従ってＭＯＳ-ＦＥＴ Ｖ６を通って殆ど 電流が流れず、それによって同じく接続されている負荷ＲＬ、ＣＬを通って近似 的に出力直流電流Ｉ_Aが流れない。その結果、電流制限回路は、過電圧しきい Ｉ_Aを出力しない。 ダイオードＶ１が阻止する。それによって直ちに再び制御電圧Ｕ_stがＭＯＳ-Ｆ ＥＴ Ｖ６のゲート端子とソース端子との間に生ずる。制御電圧Ｕ_stが制限ツェ ナーダイオードＶ３により制限される結果として、ＭＯＳ-ＦＥＴ Ｖ６を通っ て再び制限された最大電流のみが流れ得るので、出力端子３、４に接続されてい る負荷ＲＬ、ＣＬを通って同じく制限された最大可能な出力直流電流Ｉ_A ^maxが流 れる。この場合には両分圧器抵抗Ｒ４、Ｒ５を介しても十分な電流が流れるので 、カップルアウト-トランジスタＶ５のベースは導通しており、従って不足電圧 ツェナーダイオードＶ４は近似的に短絡されている。 入力直流電圧Ｕ_Eの低下の際には、最大可能な出力直流電流Ｉ_A ^maxの跳躍的な 下降が最初に能動化しきい値Ｕ_aの下側で、すなわち崩壊しきい値Ｕ_eに達した際 に行われる。最大出力直流電流Ｉ_A ^maxはそれによってヒステリシスを形成する。 このヒステリシスにより、入力直流電圧Ｕ_Eが能動化しきい値Ｕ_aの上側に位置し ている場合にわずかな電圧低下の際にさらに引き続いて取るに足る最大可能な出 力直流電流Ｉ_A ^maxが負荷ＲＬ、ＣＬを通って流れ得ることが保証されている。こ のことは、負荷ＲＬ、ＣＬを接続する際に入力直流電圧Ｕ_Eがまだ目標電圧Ｕ_{sol l} の下側に位置しているときに特に有意義である。その際に入力直流電圧Ｕ_Eが短 時間だけ能動化しきい値Ｕ_aの下側に低下するとしても、崩壊しきい値Ｕ_eの上側 にとどまるならば、常に等しい最大可能な出力直流電流Ｉ_A ^max が負荷ＲＬ、ＣＬを通って流れ得る。回路挙動がそれにより安定化される。 入力直流電圧Ｕ_Eがさらに低下する際に最後に、制限ツェナーダイオードＶ３ が電流を阻止する位置に到達する。制御電圧Ｕ_stはこの場合には、並列抵抗Ｒ３ を通って流れる電流に比例しており、従ってまた入力直流電圧Ｕ_Eに関係してい る。制御電圧Ｕ_stが入力直流電圧Ｕ_Eに関係していることにより、出力直流電流 Ｉ_Aも入力直流電圧Ｕ_Eに関係している。 不足電圧ツェナーダイオードＶ４はその際に、分圧器抵抗Ｒ４、Ｒ５を通って 十分な電流が流れ、従ってカップルアウト-トランジスタＶ５のベースが導通状 態にとどまるかぎり、カップルアウトされた状態にとどまる。 入力直流電圧Ｕ_Eがさらに低下する際に、カップルアウト-トランジスタＶ５の ベースが導通特性を失うと、電流がもはやカップルアウト-トランジスタＶ５の エミッタ-コレクタ間パスを経て流れず、従って直ちに電圧降下が不足電圧ツェ ナーダイオードＶ４を介して行われる。この時点で入力直流電圧Ｕ_Eが既に不足 電圧しきい値Ｕ_uの下側に位置しているので、不足電圧ツェナーダイオードＶ４ が電流の流れを阻止し、従って電流が直列抵抗Ｒ２または並列抵抗Ｒ３を通って 流れない。それによって制御電圧Ｕ_stが消滅し、従って出力直流電流Ｉ_Aは出力 されない。 説明された電流制限回路は有利な仕方で、直流電圧により給電される電圧変換 器、すなわちいわゆるＤＣ-ＤＣ変換器の前に接続されている。このようなＤＣ- ＤＣ変換器はたとえばプログラム記憶可能な制御装置のシステム給電に使用され る。

Claims (1)

1. 【特許請求の範囲】 １．電流制限回路であって、 −それぞれ予め定められた目標電圧（Ｕ_soil）の入力直流電圧（Ｕ_E）の正また は負の電位を与えられ得る正および負の入力端子（１、２）を有し、 −それぞれ出力直流電圧（Ｕ_A）の正または負の電位が取り出され得る正および 負の出力端子（３、４）を有し、 −出力側に、 −−特定のしきい値の下側の入力直流電圧（Ｕ_E）に対しては入力直流電圧（ Ｕ_E）に関係しており、また −−特定のしきい値の上側の入力直流電圧（Ｕ_E）に対してはほぼ一定である 最大可能な出力直流電流（Ｉ_A ^max）を供給し、 −出力側に負荷（ＲＬ、ＣＬ）を接続され得る 電流制限回路において、 零ボルトから目標電圧（Ｕ_soil）への入力直流電圧（Ｕ_E）の上昇の際に、接 続されている負荷（ＲＬ、ＣＬ）を通って出力直流電流（Ｉ_A）が、入力直流電 圧（Ｕ_E）の値が目標電圧（Ｕ_soil）の下側に位置している不足電圧しきい値（ Ｕ_u）の上側の値に増大するときに初めて流れることを特徴とする電流制限回路 。 ２． −それぞれソース端子、ゲート端子およびドレイン端子を有するノーマリー・オ フ形のＭＯＳ-ＦＥＴ（Ｖ６）を有し、 −ソース端子が正の入力端子（１）と接続されており、 −ドレイン端子が正の出力端子（３）と接続されており、 −ゲート端子が一方では並列抵抗（Ｒ３）および制限ツェナーダイオード（Ｖ３ ）から成る並列回路を介して正の入力端子（１）と、また他方では直列抵抗（Ｒ ２）および不足電圧ツェナーダイオード（Ｖ４）から成る直列回路を介して負 の入力端子（２）と接続されており、 −負の入力端子（２）が負の出力端子（４）と接続されており、 −不足電圧ツェナーダイオード（Ｖ４）も制限ツェナーダイオード（Ｖ３）も電 流の流れの方向に関して阻止方向に接続されている ことを特徴とする請求項１記載の電流制限回路。 ３．零ボルトから目標電圧（Ｕ_soll）への入力直流電圧（Ｕ_E）の上昇の際に、 目標電圧（Ｕ_soll）の下側に位置している能動化しきい値（Ｕ_a）を入力直流電 圧（Ｕ_E）が上回るならば、最大可能な出力直流電流（Ｉ_A ^max）が跳躍的に上昇 することを特徴とする請求項１または２記載の電流制限回路。 ４．入力直流電圧（Ｕ_E）の能動化しきい値（Ｕ_a）が不足電圧しきい値（Ｕ_u） の上側に位置していることを特徴とする請求項３記載の電流制限回路。 ５．能動化しきい値（Ｕ_a）の上側に位置している電圧値から零ボルトへの入力 直流電圧（Ｕ_E）の低下の際に、最大可能な出力直流電流（Ｉ_A ^max）が、能動化 しきい値（Ｕ_a）の下側に位置している崩壊しきい値（Ｕ_e）において初めて跳躍 的に低下することを特徴とする請求項３または４記載の電流制限回路。 ６．崩壊しきい値（Ｕ_e）が不足電圧しきい値（Ｕ_u）の下側に位置していること を特徴とする請求項５記載の電流制限回路。 ７. −ベース端子およびエミッタ-コレクタ間パスを有するカップルアウト-トランジ スタ（Ｖ５）を有し、 −エミッタ-コレクタ間パスが不足電圧ツェナーダイオード（Ｖ４）に対して並 列に配置されており、また −ベース端子が一方では第１の分圧器抵抗（Ｒ４）を介して正の出力端子（３） と、また他方では第２の分圧器抵抗（Ｒ５）を介して負の出力端子（４）と接 続されている ことを特徴とする請求項２ないし５または請求項２ないし６記載の電流制限回路 。 ８．入力直流電圧（Ｕ_E）が目標電圧（Ｕ_soll）の上側に位置している過電圧し 出力直流電流（Ｉ_A）が流れないことを特徴とする請求項１ないし７のいずれか １つに記載の電流制限回路。 ９. −ベース端子およびエミッタ-コレクタ間パスを有する過電圧トランジスタ（Ｖ ２）を有し、 −エミッタ-コレクタ間パスが制限ツェナーダイオード（Ｖ３）に対して並列に 配置されており、また −ベース端子が一方では過電圧抵抗（Ｒ１）を介して正の入力端子（１）と、ま た他方では阻止方向に接続されている過電圧ツェナーダイオード（Ｖ１）を介し て負の入力端子（２）と接続されている ことを特徴とする請求項２又は８記載の電流制限回路。 １０．直流電圧を供給される電圧変換器の前に接続されていることを特徴とする 請求項１ないし９のいずれか１つに記載の電流制限回路。