JP2000505227A

JP2000505227A - 低電圧ダイナミックメモリ

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Publication number: JP2000505227A
Application number: JP9519049A
Authority: JP
Inventors: セイエディー、ミルマジッド
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1995-11-13
Filing date: 1996-11-13
Publication date: 2000-04-25
Anticipated expiration: 2016-11-13
Also published as: KR19990036363A; US5856939A; EP0867026A1; DE69606065D1; AU7679896A; WO1997018564A1; TW375741B; EP0867026B1; US5636170A; DE69606065T2; JP3472930B2; KR100276540B1

Abstract

(57)【要約】低電圧高密度メモリ・デバイスが開示される。メモリ・デバイスは分離トランジスタを用いてメモリセルに蓄積される電圧を調整する。メモリ・デバイスは、データの様々な状態を記憶するメモリセル間の電圧差を低減させるように設計される。必要とされる過度のリフレッシュ動作を減らすために、メモリセルのリーク電流を低減させるための方法が開示される。メモリ・デバイスは、１Ｖの供給電圧で動作し、２５０ｍＶだけディジット線をスイングさせるものとして説明される。

Description

【発明の詳細な説明】低電圧ダイナミックメモリ技術分野本発明は、一般的にはメモリ回路に関し、より詳細には低い供給電圧を用いたメモリ回路に関する。発明の背景集積回路メモリは、より大きな記憶容量の需要が増大するにつれてますます高密度化されている。製造技術及びデザインオプションは、デザイン作製の度に記憶容量を着実に増加させ続けることにはかなり成功してきたが、新しい高密度の回路がいまだに必要とされている。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・デバイスは、典型的には、個々のメモリセルの配列からなる。それぞれのメモリセルは、電荷を保持することのできるキャパシタとそのキャパシタ電荷にアクセスするアクセス・トランジスタとからなる。この電荷がデータ・ビットと呼ばれ、高い電圧か或は低い電圧の何れかである。このデータは、書き込みモード時にメモリセルに記憶され、あるいは、読み出しモード時にメモリセルから取り出すことができる。データはビット線またはディジット線と呼ばれる信号線上を内部的に転送され、これらの信号線はスイッチング・デバイスとして使用されるトランジスタを介して入力線／出力線に接続されている。メモリセル及びアクセス回路の大きさを低減させるために、独特の製造技術及び製造プロセスが開発されてきたが、信頼性及び消費電力が、ギガビットのメモリ・デバイスへ移行するための問題として残されたままである。これらの問題の解決法はより低い動作電圧であると考えられている。しかしながら、より低い動作電圧はさらなる問題を生じさせる。そのような問題の１つは、リーク電流のために、メモリ・リフレッシュ動作を増やさなければならないことである。上述の理由から、また、この分野に精通する者が本発明の明細書を読んで理解すれば明らかとなるその他の理由から、最小限のメモリセル・リークを有する高密度で低電圧のメモリ・デバイスがこの分野で必要とされている。発明の要約低電圧メモリ・デバイスに関する上述の問題や、その他の問題が本発明によって考察され、それは以下の記述を読んで研究することによって理解することができる。１Ｖの供給電圧で動作することができ、且つ、ディジット線を２５０ｍＶだけスイングさせるメモリ・デバイスが説明される。特に、本発明は、複数のメモリセル・キャパシタと、そうしたメモリセル・キャパシタと通信線との間に接続された複数のアクセス・デバイスと、センスアンプ回路と、センスアンプ回路と通信線との間に電気的に配置されたｎ型分離トランジスタ及びｐ型分離トランジスタとを備えた集積メモリ回路を開示する。アクセス・デバイスは、メモリセル・キャパシタの一方のプレートに接続されたソースと、通信線に接続されたドレインとを有するｎ型アクセス・トランジスタを備えることができる。１つの実施例では、ｎ型アクセス・トランジスタは、非ゼロ電圧レベルまで電気的にバイアスされたｐ-ウェルに形成される。もう１つの実施例においては、集積メモリ・デバイスにデータを記憶させる方法が開示される。この方法は、引き下げた電圧は供給電圧よりも低い閾値電圧レベルであり、その引き下げた電圧を第１のメモリ・キャパシタに蓄積又は記憶する段階と、引き上げた電圧は低い方の参照電圧よりも高い閾値電圧レベルであり、その引き上げた電圧を第２のメモリ・キャパシタに蓄積又は記億する段階との諸段階を含む。この方法は、基板バイアス電圧を調整する段階を更に含むことができて、リーク電流を最小限する。更ににもう１つの実施例においては、メモリ・デバイスにデータを記億させる方法が開示される。この方法は、供給電圧が約１Ｖであり、その供給電圧をｎチャネル・トランジスタのソース及びゲートに供給する段階と、ｎチャネル・トランジスタのドレインを第１のメモリセルに結合する段階と、ｐチャネル・トランジスタのドレイン及びゲートをグラウンド（アース）に結合する段階と、ｐチャネル・トランジスタのソースを第２のメモリセルに結合する段階との諸段階を含む。図面の簡単な説明図１は、本発明に従ったメモリ・デバイスの一部分を示す図である。図２は、図１を説明するタイムチャートである。図３は、図１に示されるメモリセルの断面図である。図４は、本発明に従った別のメモリ・デバイスの一部分を示す図である。図５は、図４を説明するタイムチャートである。発明の詳細な説明以下の好ましい実施例の詳細な説明においては、この明細書の一部分をなす添付の図面が参照され、この図面には、本発明を実現することができる特定の好ましい実施例が例示目的で示される。これらの実施例は、この分野に精通する者が本発明を実施できる程度の詳しさで説明され、また、これと異なる実施例が用いられても良いことが理解されるべきであり、更に、本発明の精神及び範囲を逸脱することなく論理的、機械的、そして電気的な変更がなされても良いことが理解されるべきである。したがって、以下の詳細な説明は本発明を限定するものとして解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ定義されるものである。二重ディジット線メモリ・デバイス図１を参照すると、二重ディジット線あるいは折り返しディジット線を含んだ本発明によるメモリ・デバイスの一部分が示される。メモリ・アレイ１００は、複数のメモリセル１０２（０）〜１０２（ｎ）を有し、これらのメモリセル１０２（０）〜１０２（ｎ）は、共通セルプレート１０４として形成された一方の容量性プレートと、アクセス・トランジスタ１０６（０）〜１０６（ｎ）に接続された他方のプレートとを有するキャパシタとして形成される。それぞれのアクセス・トランジスタはｎ型のトランジスタであり、それらのゲートはワード線１０８（０）〜１０８（ｎ）に接続される。セルプレート１０４は、典型的には、バイアス電源（図示しない）によって電源電圧（Ｖ_CC）の１／２でバイアスされる。ディジット線１１０及び１１２は、メモリセルに選択的に結合するためのアクセス・トランジスタにそれぞれ接続される。アクセス・トランジスタ１０６が選択的に起動されると、それに対応するメモリセル１０２に蓄積された電荷がディジット線の１つに結合される。ｎ型の分離（又は絶縁）トランジスタ１１４及び１１６、そして、ｐ型の分離（又は絶縁）トランジスタ１１５及び１１７は、それぞれ、ディジット線１１０及び１１２をｎ-センスアンプ１１８及びｐ-センスアンプ１２０の両方から分離するのに使用される。平衡トランジスタ１２２は、以下で説明するように、これらセンスアンプのノードを同じ電圧に等化する。動作中には、メモリセルに記憶されたデータは、図２に示されるプロセスに従ってアクセス及び検出される。第１の段階は、平衡トランジスタ１２２（ＥＱ）のゲートを高に保持することによって、センスアンプ１１８及び１２０のノード１２９及び１３１をバイアス回路（図示しない）によって供給されるままのＶ_CC ／２に平衡させることである。したがって、センスアンプ間の電圧差は０となり、それぞれのノードは望ましい電圧である１／２×供給電圧（Ｖ_CC）を有する。次の段階は、分離トランジスタ１１４〜１１７のゲート（それぞれ、ＩＳＯ−Ａ〜ＩＳＯ−Ｄ）に適切な電圧を提供することによってそれらのトランジスタを起動することである。これによって、ディジット線１１０及び１１２がセンスアンプ１１８及び１２０に接続され、また、ディジット線はＶ_CC／２に安定することができる。分離トランジスタ及び平衡トランジスタは、本発明から逸脱することなく異なった順序で起動することもできることを理解すべきである。そして、１つのメモリセル・アクセス・トランジスタ１０６（０）が、それに関連されたワード線１０８（０）のゲート電圧を上昇することによって選択的に起動される。次いでその選択されたメモリセル１０２に蓄積された電荷の有無が、一方のディジット線によって共有される。もし論理“１”がキャパシタに記憶されていれば、それに関連されたディジット線は、例えば約１２５ｍＶだけ電圧が僅かに上昇させられる。ディジット線によって共有される電荷はメモリセルに蓄積された電荷に直接に対応することを理解すべきである。もしメモリセルが論理“０”を記憶していれば、ディジット線は、例えば１２５ｍＶだけ電圧が降下する。この分野に精通する者には良く知られているように、ｎ-センスアンプ１１８及びｐ-センスアンプ１２０はディジット線間の差を検出し、それに応答して、センスアンプノード１２９及び１３１を線路(rail)全体にわたり駆動する。ディジット線１１０及び１１２は（Ｖ_CC−Ｖ_TN）かまたは（Ｖ_SS＋Ｖ_TP）の何れかまで駆動される。ｎ-センスアンプ１１８は、そのゲートが他方のトランジスタのソースに交差結合された２つのｎチャネル・トランジスタを有する。それぞれのトランジスタのドレインは相互に接続されてＮＬａｔ線によって制御される。このＮＬａｔ線は、典型的には、ノード１２９及び１３１がＶ_CC／２で等化されているのと同一のレベルまでプリチャージされる。一方のノードの高い電圧を検出するために、ＮＬａｔ線のこの電圧が低減される。例えば、ノード１２９がノード１３１よりも１２５ｍＶだけ高いと仮定すれば、ＮＬａｔがノード１２９よりも閾値電圧だけ低くなったときにトランジスタ１１９が導通し始める。そして、ノード１３１がＮＬａｔにまで引っ張られて(pulled)トランジスタ１１７がオンにならないことを保証する。同様に、ｐ-センスアンプ１２０は２つの交差結合されたｐチャネル・トランジスタ１２１及び１２５を有する。それぞれのトランジスタのドレインは相互に接続されてＰＬａｔ線によって制御される。このＰＬａｔ線は、典型的には、ノード１２９及び１３１が等化されているのと同一のレベルのＶ_CC／２にまでプリチャージされる。ＰＬａｔ線のこの電圧が上昇されて一方のノードの低い電圧を検出する。例えば、ノード１３１がノード１２９よりも１２５ｍＶだけ低いと仮定すれば、ＰＬａｔがノード１３１よりも閾値電圧だけ高くなった時にトランジスタ１２１が導通し始める。そして、ノード１２９がＰＬａｔにまで引っ張られてトランジスタ１２５がオンにならないことを保証する。ＮＬａｔ及びＰＬａｔは、それぞれ、グラウンド及びＶ_CCまで電源線路全体にわたりストローブ(strobe)される。したがって、もしあるディジット線がより高いものであれば、そのディジット線が（Ｖ_CC−Ｖ_TN）まで駆動されると共にそれに相補的なディジット線は（Ｖ_SS＋Ｖ_TP）まで引っ張られる。分離トランジスタ１１４〜１１７は、メモリセルに蓄積された電圧を調整するのに使用される。即ち、ｎ型の分離トランジスタ１１４及び１１６は、ただ単にディジット線１１０及び１１２が、それぞれ、最大レベルの電圧（Ｖ_CC−Ｖ_TN）に到達することを可能にするだけである。ここで、Ｖ_TNはｎ型トランジスタの閾値電圧である。したがって、ＩＳＯ−Ａ及びＩＳＯ−ＢはＶ_CCまで上昇させられ、Ｖ_CCよりも高い電圧までは“汲み上げ(pump)”されない。本発明においては、Ｖ_CCは約１Ｖであり、また、Ｖ_TNは０．３７５Ｖである。これによって、メモリセルに蓄積される最大電圧がＶ_CCに達することはない。同様に、ｐ型の分離トランジスタ１１５及び１１７は、メモリセルに蓄積された最小電圧を高くするのに使用される。これらのｐ型分離トランジスタは、（Ｖ_SS ＋Ｖ_TP）に等しい電圧レベルまでディジット線１１０及び１１２を引っ張ることができる。ここで、Ｖ_TPはｐ型トランジスタの閾値電圧である。本発明においては、Ｖ_SSは約０Ｖであり、また、Ｖ_TPは０．３７５Ｖである。これによって、メモリセルに蓄積される最小電圧は約０．３７５Ｖとなる。隣接するメモリセル間の電圧差を低減させることによって、より大きな電圧差のためにセル間の絶縁酸化物が破壊されることなくメモリセルの高密度化を達成することができることはこの分野に精通する者には明らかなことである。センスアンプの数はメモリセルよりもはるかに少ないので、センスアンプ１１８及び１２０に対する配置要件又は間隔要件はメモリセルの配置要件又は間隔要件ほど厳しいものではない。したがって、センスアンプはより大きな間隔又は間隔で配置されてもよく、また、より高い電圧で動作させてもよい。メモリセルの電圧を低減するためには、メモリセルにおけるリーク電流の低減の必要性が強調されるところである。図３は、図１に示されるメモリ回路の断面を示す。ディジット線１１０はトランジスタ１０６（０）のドレイン１０７に接続される。メモリセル１０２（０）は、共通プレート１１１及び蓄積プレート１１３として形成される。この蓄積プレートがトランジスタ１０６（０）のソース１０５に接続される。メモリセルの性能を低下させるリーク電流には主に２つの種類がある。すなわち、接合リーク及び副閾値(sub-threshold)リークである。接合リークは、ソース１０５とｐ-ウェル又は基板１０９との間におけるリーク電流である。副閾値リークは、トランジスタ１０６（０）がオフのときのソース１０５とドレイン１０７との間におけるリーク電流である。何れのリーク電流もプロセス変量及び基板バイアスの影響を受けやすい。ｐ-ウェルバイアスをＶ_SS よりも高いレベルに上昇させると、接合リーク電流は低減するが副閾値リーク電流は増大する。それとは逆に、バイアスレベルをＶ_SSよりも低減すれば、副閾値リーク電流は低減するが接合リーク電流は増大する。その結果、ｐ-ウェルバイアスは、処理されたメモリ・デバイスのリーク特性に基づいて調整することができる。例えば、メモリ・デバイスの副閾値リークが小さく且つ接合リークが大きい場合には、ｐ-ウェルバイアスを上昇して接合リークを低減することができる。同様に、接合リークが小さくかつ副閾値リークが大きい場合には、ｐ-ウェルバイアスを低減して副閾値リークを低減させてもよい。異なった論理状態を記憶するメモリセル間の電圧差を低減させることと、基板バイアスを用いてリーク電流を低減させることとの組合せ、きわめて高密度のメモリセルから成るメモリ・デバイスを製造することを可能とする。電圧差を低減させることによって、絶縁酸化物を破壊することなく現在可能な間隔よりも密集した間隔でメモリセルを配置することができる。メモリセルに記憶されたデータは、基板バイアス・レベルの調整を通じてメモリセルのリーク電流を最小限にすることによって増大された時間間隔だけ長く保持することができる。上述の低電圧メモリ・デバイスの設計技術及び製造技術は、ＤＲＡＭ或は二重ディジット線を有するメモリに限定されるものではない。本発明は、単一ディジット線を有するメモリも含めてどのようなダイナミック・メモリ・デバイスにも含ませることが可能である。単一ディジット線メモリ・デバイス典型的には、ディジット線は金属線として形成され、この金属線は、使用することのできる比較的に広い領域を占有し、メモリ・デバイスの密度を増大させることの障害となる。それ故に、ディジット線の数を低減させることは有益なことである。図４は、単一ディジット線構造を用いた本発明によるセンス回路を示す。メモリアレイ１２３はキャパシタとして形成されたメモリセル１２６（０）〜１２６（ｎ）からなり、それらの一方のノードは共通セルプレート１２７に接続される。このセルプレートは、バイアス回路（図示しない）によってＶ_CC／２にバイアスされる。それぞれのメモリセル１２６の他方のプレートは、ｎ型のアクセス・トランジスタ１２８（０）〜１２８（ｎ）の対応する１つに接続される。このアクセス・トランジスタはディジット線１２４に接続され、それらのゲートはワード線１３０（０）〜１３０（ｎ）の対応する１つに接続される。分離トランジスタ１３２及び１３３が提供され、ｎ-センスアンプ１３６及びｐ-センスアンプ１３８の双方のノード１３５からディジット線１２４を選択的に分離する。同様に、ｎ型の分離／平衡トランジスタ１３４が、センスアンプのノード１３７とディジット線１２４との間に接続される。ｎ型の平衡トランジスタ１３９が提供され、センスアンプのノード１３５及び１３７を共通電圧に等化する。以下で説明するように、この共通電圧は、好ましくはＶ_CC／２にほぼ等しい。分離トランジスタ１３２及び１３３は、メモリセルに蓄積された電圧を調整するのに使用される。即ち、ｎ型の分離トランジスタ１３２は、ただ単にディジット線１２４が最大レベルの電圧（Ｖ_CC−Ｖ_TN）に到達することを可能にするだけである。ここで、Ｖ_TNはｎ型トランジスタの閾値電圧である。従って、ＩＳＯ− ＢはＶ_CCまで上昇され、Ｖ_CCよりも高い電圧には「汲み上げ」されない。本発明においては、Ｖ_CCは約１Ｖであり、また、Ｖ_TNは０．３７５Ｖである。これによって、メモリセルに蓄積される最大電圧がＶ_CCに達することはない。同様に、ｐ型の分離トランジスタ１３３は、メモリセルに蓄積された最小電圧を高くするのに使用される。このｐ型分離トランジスタは、（Ｖ_SS＋Ｖ_TP）に等しい電圧レベルまでディジット線１２４を引っ張ることができる。ここで、Ｖ_TP はｐ型トランジスタの閾値電圧である。本発明においては、Ｖ_SSは約０Ｖであり、また、Ｖ_TPは０．３７５Ｖである。これによって、メモリセルに蓄積された最小電圧は約０．３７５Ｖとなる。上述したように、メモリセル間の電圧差を低減させることによって、セル間の絶縁酸化物を破壊することなくメモリセルの密度を増加させることができる。しかしながら、センスアンプ１３６及び１３８の間隔要件又は配置要件はメモリセルの間隔要件又は配置要件のように厳しいものではなく、より高い電圧で動作させることができる。メモリセル１３０は、図３を参照して説明したものと同じように形成される。接合リーク電流及び副閾値リーク電流の両方が図４に示されるメモリ・デバイスに影響を及ぼし、また、それらはプロセス変量と基板バイアスとの影響を受けやすい。二重ディジット線構造を用いた場合のように、もしｐ-ウェルバイアスをＶ_SSよりも高いレベルに上昇されると、接合リーク電流は低減するが副閾値リーク電流は増大する。もしバイアスレベルをＶ_SSよりも低いレベルに低減されると、副閾値リーク電流は低減するが接合リーク電流は増大する。その結果、ｐ-ウェルバイアスは、処理されたメモリ・デバイスのリーク特性に基づいて調整することができる。例えば、メモリ・デバイスの副閾値リークが小さく且つ接合リークが大きい場合には、ｐ-ウェル・バイアスを上昇させて接合リークを低減させてもよい。同様に、接合リークが小さく且つ副閾値リークが大きい場合には、ｐ- ウェルバイアスを下げて副閾値リークを低減させてもよい。図５を参照すると、メモリセル１２６に記憶されたデータを検出するために、ディジット線１２４とセンスアンプのノード１３５及び１３７が、トランジスタ１３９（ＥＱ）のゲートを起動することによって等化される。そして、トランジスタ１３４は、それのゲート電圧（ＩＳＯ−Ｅｑｕｉｌ）を下げることによってオフとなる。記憶されたデータを検出するのに先立って、平衡トランジスタ１３９がオフにされ、ノード１３７が平衡電圧に保持される。アクセス・トランジスタ１２８（０）〜１２８（ｎ）の１つが、対応するワード線１３０（０）〜１３０（ｎ）の電圧を上昇することによって選択的に起動される。メモリセルに蓄積された電荷が、ディジット線及びセンスアンプ・ノード１３５によって共有される。ディジット線における電圧の変化量は、メモリセルに蓄積された電荷に対応し、上述したようにこの電圧差は、典型的には約±１２５ｍＶである。この電荷がディジット線に結合された後に、分離トランジスタ１３２及び１３３がオフにされ、選択されたディジット線からノード１３５を分離する。ディジット線１２４からノード１３５を分離することによって、ディジット線１２４のキャパシタンスが除去される。そして、この分野に精通する者に良く知られているように、ＮＬａｔ及びＰＬａｔを用いて、センスアンプがストローブされてノード１３５を適切な供給電圧レベルに駆動する。即ち、もしノード１３５が平衡レベルよりも高ければこのノードはＶ_CCまで駆動され、もしノード１３５が平衡レベルよりも低ければそれはグラウンドに駆動される。そして、分離トランジスタ１３２及び１３３が再起動され、その結果として、ディジット線１２４の全体が適切な電源レベルになり、且つ、メモリセルがリフレッシュされる。ワード線１３０が低いレベルに戻った後、センスアンプの両方のノード及びディジット線が等化されることを保証するために平衡トランジスタが再起動され得る。センスアンプが起動されるとともにトランジスタ１３９を介してノード１３５と１３７とが接続されることによって、センスアンプに交差電流が生じる。この交差電流は比較的に大きく経済的に好ましくないかもしれない。一方のセンスアンプ・ノードが最初はＶ_CCであり他方のセンスアンプ・ノードがグラウンドである場合には、結果として得られる平衡レベルはほぼＶ_CC／２となることがわかる。あるいは、ノード１３７を強制的に反対の状態にすることによってセンスアンプを平衡させるために、トランジスタ１３４を用いてノード１３７をディジット線１２４に選択的に接続してもよい。即ち、まず最初にノード１３５をディジット線１２４から分離し、それから、トランジスタ１３４を起動することによって、センスアンプは強制的にディジット線の電圧の状態を変えることができる。例えば、トランジスタ１３４が起動されたときにディジット線が“１”であれば、ディジット線の電圧は、ｎ-センスアンプによって強制的に低いレベルに遷移させられる。ノード１３５を一定に保持することによって、そして、トランジスタ１３４を用いることによって交差電流が回避されることがわかる。Ｖ_CC／２に近いレベルの電圧をラッチするために、トリガー回路またはトラッキング回路（図示しない）が使用されてもよい。１つの実施例では、平衡トランジスタ１３９をオンにし、また、センスアンプ１３６及び１３８をオフにするためにタイミング回路が使用されることになるであろう。結論以上、低い供給電圧で動作するメモリ・デバイス、それ故に高いメモリセル密度で形成することのできるメモリ・デバイスについて説明が為された。このメモリ・デバイスは、二重ディジット線構造或は単一ディジット線構造を用いて設計することができる。メモリ・デバイスは、センスアンプとメモリセルとの間に配置されたｎ型の分離トランジスタと、センスアンプとメモリセルとの間に配置されたｐ型の分離トランジスタとの両方を有する。この２つの分離トランジスタは、メモリセルに蓄積された低い電圧及び高い電圧の両方を「クランプ(clamp)」するのに使用される。隣接するメモリセル間の電圧差を低減させることによって、セル間の絶縁酸化物のストレスを低減させる。基板のバイアス電圧を調整することによって、メモリセルにおけるリーク電流を低減させることができるので、この低い電圧レベルは過度のリフレッシュ動作を必要としない。メモリは、ディジット線を２５０ｍＶだけスイングさせる１Ｖの電源供給で動作することができる。特定の実施例がここで説明されたが、同じ目的を達成するように意図されたあらゆる構成がここに示された特定の実施例の代わりに使用されてもよいことはこの分野に通常の知識を有する者には明らかである。本出願は本発明のどのような改造或は変形をも包含しようとするものである。例えば、単一ディジット線回路において異なった別の平衡回路が使用されてもよい。それ故に、本発明は請求の範囲及びそれに等価なものによってだけ限定されることを明白に意図するものである。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年１１月１２日（１９９７．１１．１２）【補正内容】明細書低電圧ダイナミックメモリ技術分野本発明は、一般的にはメモリ回路に関し、より詳細には低い供給電圧を用いたメモリ回路に関する。発明の背景集積回路メモリは、より大きな記憶容量の需要が増大するにつれてますます高密度化されている。製造技術及びデザインオプションは、デザイン作製の度に記憶容量を着実に増加させ続けることにはかなり成功してきたが、新しい高密度の回路がいまだに必要とされている。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・デバイスは、典型的には、個々のメモリセルの配列からなる。それぞれのメモリセルは、電荷を保持することのできるキャパシタとそのキャパシタ電荷にアクセスするアクセス・トランジスタとからなる。この電荷がデータ・ビットと呼ばれ、高い電圧か或は低い電圧の何れかである。このデータは、書き込みモード時にメモリセルに記憶され、あるいは、読み出しモード時にメモリセルから取り出すことができる。データはビット線またはディジット線と呼ばれる信号線上を内部的に転送され、これらの信号線はスイッチング・デバイスとして使用されるトランジスタを介して入力線／出力線に接続されている。メモリセル及びアクセス回路の大きさを低減させるために、独特の製造技術及び製造プロセスが開発されてきたが、信頼性及び消費電力が、ギガビットのメモリ・デバイスへ移行するための問題として残されたままである。これらの問題の解決法はより低い動作電圧であると考えられている。しかしながら、より低い動作電圧はさらなる問題を生じさせる。そのような問題の１つは、リーク電流のために、メモリ・リフレッシュ動作を増やさなければならないことである。例えば、米国特許第５，１７５，４５０号では通信線に印加されるプリチャージ電圧を低くすることによってリーク電流を低減するメモリの説明ある。上述の理由から、また、この分野に精通する者が本発明の明細書を読んで理解すれば明らかとなるその他の理由から、最小限のメモリセル・リークを有する高図１は、本発明に従ったメモリ・デバイスの一部分を示す図である。図２は、図１を説明するタイムチャートである。図３は、図１に示されるメモリセルの断面図である。図４は、本発明に従った別のメモリ・デバイスの一部分を示す図である。図５は、図４を説明するタイムチャートである。発明の詳細な説明以下の好ましい実施例の詳細な説明においては、この明細書の一部分をなす添付の図面が参照され、この図面には、本発明を実現することができる特定の好ましい実施例が例示目的で示される。これらの実施例は、この分野に精通する者が本発明を実施できる程度の詳しさで説明され、また、これと異なる実施例が用いられても良いことが理解されるべきであり、更に、本発明の範囲を逸脱することなく論理的、機械的、そして電気的な変更がなされても良いことが理解されるべきである。したがって、以下の詳細な説明は本発明を限定するものとして解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ定義されるものである。二重ディジット線メモリ・デバイス図１を参照すると、二重ディジット線あるいは折り返しディジット線を含んだ本発明によるメモリ・デバイスの一部分が示される。メモリ・アレイ１００は、複数のメモリセル１０２（０）〜１０２（ｎ）を有し、これらのメモリセル１０２（０）〜１０２（ｎ）は、共通セルプレート１０４として形成された一方の容量性プレートと、アクセス・トランジスタ１０６（０）〜１０６（ｎ）に接続された他方のプレートとを有するキャパシタとして形成される。それぞれのアクセス・トランジスタはｎ型のトランジスタであり、それらのゲートはワード線１０８（０）〜１０８（ｎ）に接続される。セルプレート１０４は、典型的には、バイアス電源（図示しない）によって電源電圧（Ｖ_CC）の１／２でバイアスされる。ディジット線１１０及び１１２は、メモリセルに選択的に結合するためのアクセス・トランジスタにそれぞれ接続される。アクセス・トランジスタ１０６が選択的に起動されると、それに対応するメモリセル１０２に蓄積された電荷がディジット線の１つに結合される。ｎ型の分離（又は絶縁）トランジスタ１１４及び請求の範囲１．集積メモリ回路であって、複数のメモリセル・キャパシタ（１０２）と、前記複数のメモリセル・キャパシタと通信線（１１０）との間に接続されて、それぞれが前記複数のメモリセル・キャパシタの内の１つを前記通信線に選択的に接続するための複数のアクセス・デバイス（１０６）と、センスアンプ回路（１１８）を備え、ｎ型分離トランジスタ（１１４）及びｐ型分離トランジスタ（１１５）が、前記センスアンプ回路と前記通信線との間に電気的に配置されており、前記集積メモリ回路が、高い方の供給電圧レベルよりも小さい最大の電荷を前記複数のメモリセルの１つに蓄積することができると共に、低い方の供給電圧レベルよりも大きい最小の電荷を前記複数のメモリセルの１つに蓄積することができることを特徴とする集積メモリ回路。２．前記複数のアクセス・デバイスが、前記複数のメモリセル・キャパシタの一方のプレートに接続されたソースと、前記通信線に接続されたドレインとを有するｎ型アクセス・トランジスタを含む、請求項１に記載の集積メモリ回路。３．前記ｎ型アクセス・トランジスタがｐ-ウェル（１０９）に形成されている、請求項２に記載の集積メモリ回路。４．前記ｐ-ウェルが零でない電圧レベルに電気的にバイアスされている、請求項３に記載の集積メモリ回路。５．前記ｎ型分離トランジスタが、高い方の供給線路（Ｖ_CC）か或は低い方の供給線路（Ｖ_SS）かの何れかに選択的に結合されるゲートを有する、請求項１に記載の集積メモリ回路。６．前記ｐ型分離トランジスタが、高い方の供給線路（Ｖ_CC）か或は低い方の供給線路（Ｖ_SS）かの何れかに選択的に結合されるゲートを有する、請求項１に記載の集積メモリ回路。７．前記複数のアクセス・デバイスが、前記複数のメモリセル・キャパシタの一方のプレートに接続されたソースと、前記通信線に接続されたドレインとを有するｎ型アクセス・トランジスタを含み、高い方の供給電圧レベル（Ｖ_CC− Ｖ_TN）よりも小さいｎ型トランジスタ閾値電圧である最大の電荷を前記メモリセルに蓄積することができると共に、低い方の供給電圧レベル（Ｖ_SS＋Ｖ_TP）よりも大きいｐ型トランジスタ閾値電圧である最小の電荷を前記メモリセルに蓄積することができることから成る、請求項１に記載の集積メモリ回路。８．前記ｎ型分離トランジスタが、前記センスアンプ回路に接続されたドレインと、前記ｐ型分離トランジスタのソースに接続されたソースとを有し、前記ｐ型分離トランジスタが、前記ディジット線に接続されたドレインを有する、請求項７に記載の集積メモリ回路。９．前記ｎ型アクセス・トランジスタが、零でない電圧レベルに電気的にバイアスされたｐ−ウェル（１０９）に形成されている、請求項８に記載の集積メモリ回路。１０．前記ｎ型分離トランジスタが、高い方の供給線路（Ｖ_CC）か或は低い方の供給線路（Ｖ_SS）かの何れかに選択的に結合されるゲートを有し、前記ｐ型分離トランジスタが、高い方の供給線路（Ｖ_CC）か或は低い方の供給線路（Ｖ_SS）かの何れかに選択的に結合されるゲートを有する、請求項７に記載の集積メモリ回路。１１．Ｖ_CCが約１Ｖであり、Ｖ_SSがグラウンドである、請求項１０に記載の集積メモリ回路。１２．集積メモリ・デバイスにデータを記憶させる方法であって、供給電圧よりも低いｎ-チャネル・トランジスタ（１１４）の閾値電圧レベルである低減された電圧を第１のメモリ・キャパシタ（１０２(ａ)）に蓄積する段階と、低い方の参照電圧よりも高いｐチャネル・トランジスタ（１１７）の閾値電圧レベルである上昇された電圧を第２のメモリ・キャパシタ（１０２(ｎ)）に蓄積する段階と、の諸段階を含むことを特徴とする方法。１３．基板バイアス電圧を調整して、リーク電流を最小限にする段階を更に含む、請求項１２に記載の方法。１４．前記基板バイアス電圧を調整する段階が、前記基板バイアス電圧を低減して、副閾値リーク電流を低減させる段階と、前記基板バイアス電圧を上昇して、接合リーク電流を低減させる段階と、を含む、請求項１３に記載の方法。１５．前記供給電圧が約１Ｖであり、前記低い方の参照電圧がグラウンドである、請求項１２に記載の方法。１６．低減された電圧を蓄積する前記段階が、約１ボルトの供給電圧をｎ- チャネル・トランジスタ（１１４）のソース及びゲートに提供して、該ｎ-チャネル・トランジスタのドレインを第１メモリセルに結合することによって、該第１メモリセルが、前記供給電圧よりも小さいｎ-チャネル・トランジスタ閾値電圧である電圧レベルまで充電され、増大された電圧を蓄積する前記段階が、ｐ-チャネル・トランジスタ（１１７）のドレイン及びゲートをグランドに接続して、該ｐ-チャネル・トランジスタのソースを第２メモリセルに結合することによって、該第２メモリセルが、前記グランドよりも大きいｐ-チャネル・トランジスタ閾値電圧レベルである電圧レベルまで充電される、請求項１２に記載の方法。１７．基板バイアス電圧を調整して、リーク電流を最小限にする段階を更にに含む、請求項１６に記載の方法。１８．前記基板バイアス電圧を調整する前記段階が、前記基板バイアス電圧を低減して、副閾値リーク電流を低減させる段階と、前記基板バイアス電圧を上昇して、接合リーク電流を低減させる段階と、を含む、請求項１７に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．集積メモリ回路であって、複数のメモリセル・キャパシタと、それぞれが複数のメモリセル・キャパシタと通信線との間に接続され、前記複数のメモリセル・キャパシタの内の１つを通信線に選択的に接続するための複数のアクセス・デバイスと、センスアンプ回路と、前記センスアンプ回路と前記通信線との間に電気的に配置されたｎ型分離トランジスタ及びｐ型分離トランジスタと、を備えて、高い方の供給電圧レベルよりも小さい最大の電荷を前記複数のメモリセルの１つに蓄積することができると共に、低い方の供給電圧レベルよりも大きい最小の電荷を前記複数のメモリセルの１つに蓄積することができる集積メモリ回路。２．前記複数のアクセス・デバイスが、前記複数のメモリセル・キャパシタの一方のプレートに接続されたソースと、前記通信線に接続されたドレインとを有するｎ型アクセス・トランジスタを含む、請求項１に記載の集積メモリ回路。３．前記ｎ型アクセス・トランジスタがｐ-ウェルに形成されている、請求項２に記載の集積メモリ回路。４．前記ｐ-ウェルが零でない電圧レベルに電気的にバイアスされている、請求項３に記載の集積メモリ回路。５．前記ｎ型分離トランジスタが、高い方の供給線路（Ｖ_CC）か或は低い方の供給線路（Ｖ_SS）かの何れかに選択的に結合されるゲートを有する、請求項１に記載の集積メモリ回路。６．前記ｐ型分離トランジスタが、高い方の供給線路（Ｖ_CC）か或は低い方の供給線路（Ｖ_SS）かの何れかに選択的に結合されるゲートを有する、請求項１に記載の集積メモリ回路。７．集積メモリ回路であって、ディジット線に接続されたドレインを有するｎ型アクセス・トランジスタのソースに接続された一方のプレートを有する複数のメモリセル・キャパシタと、センスアンプ回路と、前記センスアンプ回路と前記ディジット線との間に電気的に配置されたｎ型分離トランジスタ及びｐ型分離トランジスタと、を備え、高い方の供給電圧レベル（Ｖ_CC−Ｖ_TN）よりも小さいｎ型トランジスタ閾値電圧である最大の電荷を前記メモリセルに蓄積することができると共に、低い方の供給電圧レベル（Ｖ_SS＋Ｖ_TP）よりも大きいｐ型トランジスタ閾値電圧である最小の電荷を前記メモリセルに蓄積することができる集積メモリ回路。８．前記ｎ型分離トランジスタが、前記センスアンプ回路に接続されたドレインと、前記ｐ型分離トランジスタのソースに接続されたソースとを有し、前記ｐ型分離トランジスタが、前記ディジット線に接続されたドレインを有する、請求項７に記載の集積メモリ回路。９．前記ｎ型アクセス・トランジスタが、零でない電圧レベルに電気的にバイアスされたｐ-ウェルに形成されている、請求項８に記載の集積メモリ回路。１０．前記ｎ型分離トランジスタが、高い方の供給線路（Ｖ_CC）か或は低い方の供給線路（Ｖ_SS）かの何れかに選択的に結合されるゲートを有し、前記ｐ型分離トランジスタが、高い方の供給線路（Ｖ_CC）か或は低い方の供給線路（Ｖ_SS）かの何れかに選択的に結合されるゲートを有する、請求項７に記載の集積メモリ回路。１１．Ｖ_CCが約１ＶでありＶ_SSがグラウンドである、請求項１０に記載の集積メモリ回路。１２．集積メモリ・デバイスにデータを記憶させる方法であって、供給電圧よりも低いｎチャネル・トランジスタ閾値電圧レベルである低減された電圧を第１のメモリ・キャパシタに蓄積する段階と、低い方の参照電圧よりも高いｐチャネル・トランジスタ閾値電圧レベルである上昇された電圧を第２のメモリ・キャパシタに蓄積する段階と、の諸段階を含む方法。１３．基板バイアス電圧を調整して、リーク電流を最小限にする段階を更に含む、請求項１２に記載の方法。１４．前記基板バイアス電圧を調整する段階が、前記基板バイアス電圧を下げて副閾値リーク電流を低減させる段階と、前記基板バイアス電圧を上昇して接合リーク電流を低減させる段階と、を含む、請求項１３に記載の方法。１５．前記供給電圧が約１Ｖであり、前記低い方の参照電圧がグラウンドである、請求項１２に記載の方法。１６．メモリ・デバイスにデータを記憶させる方法であって、約１Ｖである供給電圧をｎチャネル・トランジスタのソース及びゲートに供給する段階と、前記供給電圧よりも低いｎチャネル・トランジスタ閾値電圧レベルに等しい電圧レベルまで第１のメモリセルが充電されるように、前記ｎチャネル・トランジスタのドレインを前記第１のメモリセルに結合する段階と、ｐチャネル・トランジスタのドレイン及びゲートをグラウンドに結合する段階と、グラウンドよりも高い前記ｐチャネル・トランジスタ閾値電圧レベルに等しい電圧レベルまで第２のメモリセルが充電されるように、前記ｐチャネル・トランジスタのソースを前記第２のメモリセルに結合する段階と、の諸段階を含む方法。１７．前記基板バイアス電圧を調整して、リーク電流を最小限にする段階を更にに含む、請求項１６に記載の方法。１８．基板バイアス電圧を調整する段階が、前記基板バイアス電圧を下げて、副閾値リーク電流を低減させる段階と、前記基板バイアス電圧を上昇して、接合リーク電流を低減させる段階と、を含む、請求項１７に記載の方法。