JP2000507002A - 電子デバイス及びその製造 - Google Patents

Abstract

(57)【要約】 フラットパネルディスプレイ又は他の大面積電子デバイスにおいて、マトリクスの各セルが各列導体(CC)と各セル電極(C_LC)との間に接続された薄膜スイッチングトランジスタ(T1)を具える。各セルは隣のセルの行導体(RR(n-1);l4b)と下側導電膜部分(11c)とからなる蓄積キャパシタ(Cs)も有する。前記下側導電膜部分(11c)と隣の列導体(CC)との間に行導体(RR)により形成される寄生薄膜トランジスタ(T2,T3)の影響を低減するために、寄生トランジスタのチャネル領域の寸法を、その幅(W;W1)より大きい長さ(L)を有するように定める。更に、寄生トランジスタのチャネル領域の幅(W;W1)は蓄積キャパシタ(Cs)の部分における行導体(RR;14b)及び半導体膜パターン(12)の幅(W2)より小さくするのが好ましい。

Description

【発明の詳細な説明】 電子デバイス及びその製造 本発明は、各セルが薄膜トランジスタ（以後ＴＦＴという）を有するセルマト リクスを具える電子デバイスに関するものである。このデバイスは、フラットパ ネルディスプレイ（例えば、アクティブマトリクス液晶ディスプレイ）、又は他 のタイプの大面積電子デバイス（例えば、大面積イメージセンサ又はタッチセン サ、又は薄膜データストア又はメモリデバイス）とすることができる。本発明は このようなデバイスを製造する方法及びレイアウトのも関するものである。 大面積電子デバイス用の絶縁基板上にＴＦＴ及び／又は他の薄膜半導体回路素 子を有する薄膜回路デバイスを開発することに大いに関心が持たれている。アモ ルファス又は多結晶半導体膜の一部分で製造されるこれらの回路素子はセルマト リクス内、例えば米国特許明細書ＵＳ−Ａ５，１３０，８２９号に記載されてい るフラットパネルディスプレイ内のスイッチング素子を構成するものとすること ができる。 トップゲートＴＦＴの製造におけるフォトリソグラフィ工程の数を減少させる ためには、１９８７年にJ．Non-Crystalline Solids Vol.97&98(1987)の第2997f fに公表されたM．le Contellec等の論文”Very simple a-Si:H TFT fabrication process for LCD-TV application”に記載されている”２−マスクステップ” 技術（以後”２−ＭＳ”という）のような簡単なプロセスを使用するのが有利で ある。同様の２−ＭＳ技術が米国特許明細書ＵＳ−Ａ５，２３８，８６１号に記 載されている。このJ．Non-Crystalline Solids 1987論文及びＵＳ−Ａ５，２３ ８，８６１号の内容は参考資料としてここに含まれているものとする。この技術 をマトリクスのトップゲートスイッチングＴＦＴの製造に使用すると、代表的に はａ−Ｓｉ：Ｈ（水素添加アモルファスシリコン）の半導体薄膜パターンがＴＦ Ｔのチャネル領域を与えるのみならず、マトリクスの行導体を提供する各ゲート ラインの下にも延在する（各ゲートラインと同一のレイアウトパターンを有する ）。従って、各行導体は半導体薄膜パターンの上の（ゲート絶縁膜も提供する） 絶縁薄膜パターンの上の高導電性の（代表的にはアルミニウムの）トップゲート 薄膜パターンを具える。 ＵＳ−Ａ５，２３８，８６１号に記載されたディスプレイデバイスでは、各セ ルがキャパシティブライン又は隣のセルの行導体の下に存在する下側導電膜部分 からなる蓄積キャパシタも具える。これらの蓄積キャパシタは画素の電荷保存時 間を増大し、スイッチングＴＦＴと関連するリーク電流による放電を抑えるため に設けられる。蓄積キャパシタの下側導電膜部分はキャパシティブライン又は隣 のセルの行導体の絶縁膜パターン及び半導体膜パターンの下に存在する。 本発明は、請求項１に記載されているように、行導体及び列導体を有するセル マトリクスを具え、各セルが各別の列導体と各別のセルデバイスとの間に接続さ れたソース及びドレイン電極を有する薄膜スイッチングトランジスタを具え、行 導体が半導体膜パターン上の絶縁膜パターン上に位置する導電膜パターンを具え 、前記半導体膜パターンの部分が前記スイッチングトランジスタのチャネル領域 を与え、前記導電膜パターンの部分が各別の行導体に接続された前記スイッチン グトランジスタのゲート電極を与え、且つ各セルが隣のセルの行導体と、該導体 の絶縁膜パターン及び半導体膜パターンの下に存在する下側導電膜部分とからな る蓄積キャパシタを有する電子デバイスにおいて、行導体が前記下側導電膜部分 と隣の列導体との間に寄生薄膜トランジスタを形成し、これらの寄生トランジス タが前記半導体膜パターンの部分により与えられるチャネル領域を有し、該チャ ネル領域がその幅より大きい長さを有するようにしたことを特徴とする。 本発明者は、２−ＭＳのようなＴＦＴ技術を使用すると、寄生トランジスタチ ャネルが行導体の下に、前記下側導電膜部分と隣の列導体との間に存在し、且つ 本発明の定寸手段を講じない場合には、行信号が隣の行導体に印加されたとき、 この寄生チャネルが蓄積キャパシタと隣の列導体との不所望な接続をもたらすこ とを確かめた。本発明の定寸手段を講じない場合には、この不所望な接続の結果 としてディスプレイのグレイスケール精度が低下するとともに、不所望なセル間 クロストークが発生し、従ってタイプ表示画像の歪みが発しうる。しかし、この 寄生トランジスタの悪影響は、寄生トランジスタチャネルの長さＬをその幅Ｗよ り大きくする、即ち寄生ＴＦＴチャネル領域のＷ／Ｌ比を１より小さくすること により許容レベルまで低減することができる。 各行導体の寄生トランジスタのチャネル領域の幅は蓄積キャパシタの部分にお ける行導体及び半導体膜パターンの幅より小さくすることができる。このように すると、蓄積キャパシタのキャパシタンス値を増大しながら寄生トランジスタの 影響を最小にすることができる。寄生トランジスタの部分における行導体のこの 小さい幅は行導体が隣の列導体と交差する部分でも維持して交点にける容量結合 を低減するのが好ましい。 各寄生ＴＦＴに対し、そのチャネル領域のＷ／Ｌ比は１より小さくし、その最 適値はＴＦＴ抵抗値と列ラインの抵抗値との比に依存する。列ラインの抵抗値は 寄生ＴＦＴのチャネル抵抗値の数桁小さい。代表的には、寄生チャネル領域のＷ ／Ｌ比は例えば１／２以下とする。しかし、幅Ｗは行ラインの抵抗値を不所望に 増大するほど幅狭にすべきではない。従って、代表的には各寄生トランジスタの チャネル領域の長さＬはその幅の２〜３倍にすることができる。 各セルのセル電極は隣のセルの行導体の下に位置して蓄積キャパシタを形成す る延長部を有するものとすることができる。しかし、各セルのセル電極は蓄積キ ャパシタの下側導電膜部分とは別個の導電膜とすると、膜材料及び厚さに対する 設計の自由度が増大し、この場合にはこの別個の導電膜は前記下側導電膜部分の 延長部に絶縁膜のバイアを経て電気的に接続することができる。 スイッチングトランジスタは行及び列導体の傍に位置させ、行及び列導体の横 方向延長部を具えるものとすることができる。セル電極に接続されるＴＦＴ（ド レイン）電極を列導体に接続されるＴＦＴ（ソース）電極により取り囲むのが好 ましい。このように、スイッチングトランジスタに対し、そのドレインをそのソ ース間に挟むＴＦＴ設計、例えば前記J．Non-Crystalline Solids 1987論文に開 示されている２ソース／１ドレインＴＦＴ設計を採用することにより寄生ＴＦＴ による充電エラーを阻止することができる。寄生キックバックが蓄積キャパシタ に発生するが、これはセル（画素）が次の行で再アドレスされるもの問題になら ない。フレーム時間中に寄生ＴＦＴが蓄積キャパシタから追加のリークを生じう るが、寄生ＴＦＴチャネルの低いＷ／Ｌ比のためにこの追加のリークはセル／画 素ＴＦＴのリークに比較して小さい。増大したキャパシティブ負荷が行に維持さ れ、これにより行ＲＣ定数が僅かに増大する。この影響がディスプレイの応用範 囲をある程度限定するが、ごく僅かである。行ＲＣ定数の２０−３０％の増大が 推定される。 スイッチングトランジスタに対して、ドレイン（セル電極に接続される）をソ ースで取り囲むとともにＸ及びＹ方向の両方向における僅かなミスアライメント に影響されないＴＦＴレイアウト幾何形状を選択するのが好ましい。このような レイアウト幾何形状の一例では、各スイッチングトランジスタはＸ及びＹ方向に 次のレイアウト幾何形状、即ち （i）Ｘ方向に、各列導体からのフォーク状ソースフィンガ延長部間にドレイ ンフィンガを具え、 （ii）ソースフィンガ延長部が、トランジスタのチャネル領域及びゲート電極 を形成する各行導体からのフィンガ延長部とＹ方向に交差し、 （iii）ドレイン及びソースフィンガの遊端がトランジスタのチャネル領域及 びゲート電極により覆われる部分を越えて延在するものとする。 他の例では、各スイッチングトランジスタはＸ及びＹ方向に次のレイアウト幾 何形状、即ち （i）Ｘ方向に、各列導体からのフォーク状ソースフィンガ延長部間にドレイ ンフィンガを具えるとともに、 (ii)行導体からＸ方向に延在し、トランジスタの平行絶縁ゲート電極部分の下 側に平行チャネル領域を形成するフォーク状フィンガパターンを具え、 （iii）ドレイン及びソースフィンガの長手方向側縁がそれぞれのゲート電極 部分と部分的にオーバラップするものとする。 本発明のこれらの特徴及び他の特徴は図面を参照して以下に例示的に説明する 本発明の実施例の詳細な記載から明らかになる。図面において、 図１は本発明ディスプレイマトリクスの画素の回路図であり、 図２は図１の画素の一実施例の平面図であって、２つのマスクレイアウトパタ ーンを示し、 図３は図２の実施例のスイッチングＴＦＴ Ｔ₁及び蓄積キャパシタＣ_sに使用 しうるゲートラインレイアウトの変形例の平面図であり、 図４は図３の線Ａ−Ａに沿うデバイス基板上のスイッチングＴＦＴ₁の断面図 であり、 図５は図２の線Ｂ−Ｂに沿う、即ちデバイス基板上の薄膜回路構造の行ライン （トップゲートライン）に沿う断面図であり、 図６は画素電極Ｃ_1cが第３マスクステップで規定される上レベル薄膜パターン である図２の画素レイアウトの変形例の平面図である。 これらの図は概略図であって、一定の尺度で描いてない点に注意されたい。こ れらの図の種々の部分の相対的寸法及び比率は図の明瞭化のため及び図示の都合 上適宜拡大又は縮小してある。 図１〜図６のフラットパネルマトリクスディスプレイデバイスでは、マトリク スの各セルが各列導体ＣＣと各画素電極Ｃ_LCとの間に接続されたトップゲート薄 膜スイッチングトランジスタＴ１を具える。このＴＦＴのソース及びドレイン、 列導体ＣＣ，及びセル電極Ｃ_LCはすべてデバイスの絶縁基板１０上の、例えばＩ ＴＯ（酸化インジウム錫）膜パターン１１の部分として形成することができる。 図１〜図６のマトリクスは２−ＭＳ薄膜技術を用いて形成され、それらの行導体 ＲＲは半導体膜パターン１２（例えばａ−ＳｉＨ）上の絶縁膜パターン１３（例 えば窒化シリコン）の上に導電膜パターン１４（例えばＡｌ）を具える。半導体 膜パターン１２の部分１２ａはスイッチングトランジスタＴ１のチャネル領域を 与え、導電膜パターン１４の部分１４ａは各行導体ＲＲに接続されたスイッチン グトランジスタＴ１のゲート電極を与える。２−ＭＳプロセスでは、第１マスク が膜１１にパターンを規定し、第２マスクが膜１２、１３及び１４にパターンを 規定する。 当該技術分野においてはこれらの構成部分を示すのに他の用語がしばしば使わ れる点に注意されたい。例えば、マトリクスの行及び列導体はラインとしても知 られている（例えば、行導体はアドレスライン及び／又は行ライン及び／又はゲ ートラインとも呼ばれている）。画素電極はセル電極とも呼ばれる。ＴＦＴソー ス及びドレインはソース電極及びドレイン電極、及び／又はソース及びドレイン フィンガ（細長幾何学形状又はストライプ幾何学形状の時）とも呼ばれる。以下 の記載において、列導体ＣＣに接続されるＴＦＴ電極をソース、画素（又はセル ）電極Ｃ_LCに接続されるＴＦＴ電極をドレインという。列導体ＣＣを（本例では ）ソースラインともいう。しかし、当該分野では、列電極ＣＣに接続されるＴＦ Ｔ電極を”ドレイン”として示すことも既知であり、この場合には画素（又はセ ル）電極に接続されるＴＦＴ電極はソースとなる。 各セルは、絶縁膜パターン１３及び半導体膜パターン１２の下に下側導電膜部 分１１ｃを含めることにより隣のセルの行導体ＲＲ（ｎ−１）；１４ｂで形成さ れる蓄積キャパシタＣ_Sも有する。隣のセルの行導体ＲＲ（ｎ−１）；１４ｂの 絶縁膜１３がこのキャパシタＣ_Sの誘電体を与える。 図１〜図６のマトリクスでは、行導体ＲＲにより蓄積キャパシタＣ_Sの下側導 電膜部分１１ｃと隣の列導体ＣＣとの間に寄生薄膜トランジスタＴ２，Ｔ３が形 成される。これらの寄生薄膜トランジスタＴ２，Ｔ３の影響を低減するために、 本発明では行導体ＲＲのセルレイアウトに特別の寸法手段を講じ、この寸法手段 に従って、寄生トランジスタのチャネル領域（半導体膜パターン１２の部分１２ ｐにより与えられる）の寸法を、それらの幅Ｗ；Ｗ１より大きい長さＬを有する ように定める。 このような構成のマトリクスセル（蓄積キャパシタＣ_S及び本発明に従って低 減された寄生ＦＥＴ Ｔ２及びＴ３を有する）は、例えば前記J．Non-Crystalli ne Solids 1987論文及び／又はＵＳ−Ａ５，１３０，８２９号の図１及び／又は ＵＳ−Ａ５，２３８，８６１号の図１１に示されているようなディスプレイマト リクスの変形として組み込むことができる。 図１及び図２に例示するように、前行ラインＲＲ（ｎ−１）に結合された蓄積 キャパシタＣ_Sが存在する場合、前行パルス中に寄生ＴＦＴ Ｔ２及びＴ３の直 列対が隣の列ＣＣｍ，ＣＣ（ｍ＋１）間でアクティブになる。列抵抗はそのキャ パシティブ負荷のために比較的低いため、これらの（低Ｗ／Ｌの）寄生ＴＦＴＴ ２及びＴ３が意味のある負荷を生ずることはない。Ｔ２及びＴ３のａ−Ｓｉ：Ｈ チャネル領域の幅Ｗはマトリクスの行導体（即ちゲートライン）の幅である。図 ２に示すレイアウトでは、Ｔ３のａ−Ｓｉ：Ｈチ.ャネルの長さは蓄積キャパシ タＣ_Sと次の列導体ＣＣ（ｍ＋１）との間の隙間を覆う行導体ＲＲの長さＬであ り、Ｔ２のａ−Ｓｉ：Ｈチャネルの長さは蓄積キャパシタＣ_Sと前列導体ＣＣｍ 又は画素スイッチングＴＦＴ Ｔ１のソース電極との間の隙間を覆う行導体ＲＲ の長さＬであり、どちらかが短くてもよい。寄生ＴＦＴ Ｔ２及びＴ３の各々に 対し、そのａ−Ｓｉ：Ｈチャネル領域のＷ／Ｌ比は列ラインの抵抗値に依存して １より小さくし、例えば１／２以下にする。列ラインの抵抗値は寄生ＴＦＴ Ｔ ２及びＴ３のチャネル抵抗値より代表的に数桁小さい。 マトリクスＴＦＴ Ｔ１のチャネル領域は例えばａ−Ｓｉ：Ｈの半導体膜パタ ーン１２により与えられる。図１〜図６のマトリクスでは、均一な半導体材料の この膜パターン１２は行（トップゲート）ライン１４及び中間絶縁体（例えばＳ ｉＮゲート誘電体）の下側を延在する（且つ行ラインと同一のレイアウトパター ンを有する）。従って、４層膜構造１１、１２、１３、１４が、図１〜図６のマ トリクス内の幾つかの回路素子、即ち、交差する行及び列ラインＲＲ及びＣＣ、 スイッチングトランジスタＴ１、蓄積キャパシタＣ_S、及び列（ソース）ライン ＣＣと中間蓄積キャパシタＣ_Sとの間の行ライン（ＲＲ）のこの膜構造１１、１ ２、１３、１４に存在する不所望な寄生ＴＦＴ Ｔ２及びＴ３を与える。特定の 断面構造の例を図４及び図５に示す。寄生ＴＦＴ Ｔ２及びＴ３のレイアウト幾 何学構成は、これらの寄生ＴＦＴ Ｔ２及びＴ３のチャネル領域がその長さより 小さい幅を有するように設計する。代表的には、長さＬは幅Ｗより、例えば２〜 ３倍大きくする。特定のレイアウト例を図２、３及び６に示す。更に、これらの 寄生ＴＦＴ Ｔ２及びＴ３のチャネル領域１２ｐの幅Ｗは蓄積キャパシタＣ_Sを 形成する行（トップゲート）ラインＲＲの部分の幅Ｗ２より小さい幅１にするこ とができる。この特定の例を図３に示す。大きい幅Ｗ２によりＣ_sの増大キャパ シタンス値を得ることができる。小さい幅Ｗ１は図３に示すように行導体ＲＲと 列導体ＣＣとの交点でも維持することができる。 本発明の有利な一形態では、ディスプレイマトリクスの交差導体ＲＲ及びＣＣ と、トップゲートＴＦＴ Ｔ１と、蓄積キャパシタＣ_Sと、画素電極Ｃ_LC（又は 他のタイプの大面積電子デバイスの他のマトリクスセル電極Ｃ_LC）とを具え、順 次の各セル行ｎの画素／セル電極Ｃ_LCが前セル行（ｎ−１）のスイッチングＴＦ Ｔ Ｔ１のトップゲートラインＲＲ（ｎ−１）の下側に位置する膜部分１１ｃを 与える延長部を有している簡単なマトリクス集積構造とする。この延長部は前ト ップゲートラインＲＲ（ｎ−１）の下側に蓄積キャパシタＣ_sを形成する。その 特定の実施例を図２及び図３に示す。 本発明の他の有利な形態では、交差導体ＲＲ及びＣＣと、蓄積キャパシタＣ_S と、ディスプレイマトリクス又は他の大面積電子デバイスのトップゲートＴＦＴ Ｔ１とを具え、順次の各セル行ｎの蓄積キャパシタＣ_sを、前セル行（ｎ−１ ）のスイッチングＴＦＴ Ｔ１の前トップゲートラインＲＲ（ｎ−１）の下側に 位置する延長電極部分１１ｃにより前トップゲートラインＲＲ（ｎ−１）の下側 に形成し、該延長電極部分にマトリクスセル電極Ｃ_LCを（例えば中間絶縁膜のバ イアＺ２を経て）電気的に接続した簡単なマトリクス集積構造とする。その特定 の例を図６に示す。本例では画素／セル電極Ｃ_LCを、第３マスクステップでパタ ーン化され且つＴＦＴ Ｔ１のドレインフィンガ１１ｄに（バイアＺ１を経て） 及び前行ラインｎ−１の蓄積キャパシタＣ_sの下側電極１１ｃの延長部に（バイ アＺ２を経て）電気的に接続された上レベルパターン（例えばディスプレイ画素 の場合にはＩＴＯ）とすることができる。上レベル電極Ｃ_LCを有するこの図６の 構成は、下側導電膜１１ｃが不透明材料（例えばクロム及び／又はモリブデンの 合金）であるディスプレイに使用することができる。また、種々のセル電極Ｃ_LC を有する他のマトリクスデバイス（例えばタッチセンサ）にも特に好適である。 各スイッチングＴＦＴ Ｔ１はソースラインＣＣの延長部（例えばフィンガ） としる２つのソース電極１１ｓ間に挟まれたドレイン電極１１ｄを有するものと することができる。この場合、ドレイン電極１１ｄを次の行ｎの蓄積キャパシタ Ｃ_sの電極部分からスイッチングＴＦＴ Ｔ１のチャネル領域１２ａ及び寄生Ｔ ＦＴ Ｔ２及びＴ３により分離することができる。このドレイン電極１１ｄは画 素／セル電極Ｃ_LCの延長部（例えばフィンガ）とすることができ、さもなければ これに電気的に接続することができる。従って、１つの行ｎ−１のこの画素／セ ル電極Ｃ_LCを次の行ｎの画素／セル電極Ｃ_LCの蓄積キャパシタ延長部１１ｃから スイッチングＴＦＴ Ｔ１のチャネル領域１２ａ及び寄生ＴＦＴ Ｔ２及びＴ３ により分離することができる。その特定の実施例が図２、図３、図４及び図６に 示されている。 図２（及び図６）と図３にそれぞれ示すスイッチングＴＦＴ Ｔ１に対するＴ ＦＴレイアウトは、本発明の他の特徴に従って、Ｙ方向（列方向）及びＸ方向（ 行方向）の両方向にある程度のアライメント公差を有する２つの異なる例である 。 更に、図２、図３、図４及び図６のこれらのＴＦＴ Ｔ１はソース及びゲート ライン（列及び行ライン）ＣＣ及びＲＲの傍に位置し、マトリクスのこれらのラ インの下に位置しない。 図３のレイアウトは、低い寄生（オーバラップ）キャパシタンスを有する結果 とし動作時にキックバックが発生しにくい点において、Ｔ１に対する図２のレイ アウトより一般に好適である。しかし、図２のＴＦＴは図３のものより簡単な幾 何学構成を有する。 大形の高解像度ＡＭＬＣＤにおいては、各画素をアドレスするのに使用するス イッチングＴＦＴ Ｔ１のキックバック電圧が重要な問題となる。これは減少さ せる必要があり、特にディスプレイ表面に沿う変化を最小にする必要がある。キ ックバック変化の重要な原因は、全マトリクス面積をブロック単位で逐次露光す る際における隣接する露光ブロックのアライメント状態に応じて発生する。種々 のブロックにおける上部マスクパターンと下部マスクパターンとの間のミスアラ イメントがキックバック電荷の急激な変化を生じ、表示画像に眼に見えるアーチ ファクトを生ずる。これは、例えばエッチング速度変化により生ずるディスプレ イ表面に沿うゆるやかなキックバック電荷の変化より目につく。従って、Ｔ１に 対しては、特にディスプレイを個別の露光ブロックから製造するときは、キック バック電荷が通常のミスアライメントに不感応になるＴＦＴ設計とするのが好ま しい。このようにすると、高品質の大形ディスプレイをアライメントトレラント ＴＦＴレイアウトを用いて容易に製造することができる。 従って、本発明の一つの好適な形態では、スイッチングＴＦＴ Ｔ１はＸ方向 及びＹ方向の両方向における僅かなミスアライメントに感応しないトップゲート ＴＦＴ幾何学構成を有するものとし、この幾何学構成は（例えば図３及びず４の レイアウトに示すように）、 （i）Ｘ方向に、２つの相互接続されたソース電極部分１１ｓ（例えばフィン ガ）間にドレイン電極１１ｄを具えるとともに、 (ii)同様にＸ方向に、フォーク状２部分（例えば２フィンガ）半導体膜パター ン１２を具え、該半導体膜パターンが同一のフォーク状レイアウトパターンの２ つの平行絶縁ゲート部分１４ａ（例えばストリップ）の下側に２つの平行ＴＦＴ チャネル１２ａ（例えばストリップ）を形成し、 （iii）２つの絶縁ゲート部分１４ａの下の各ＴＦＴチャネル１２ａがそれぞ れのドレイン及びソースフィンガ１１ｄ及び１１ｓの長手側縁と部分的にオーバ ラップしているものとする。 この好適なトップゲートＴＦＴ幾何学構成は２つ以上のこのようなドレイン電 極１１ｄ、３つ以上のこのようなソース電極部分１１ｓ、及び絶縁ゲート部分１ ４ａの下側の３つ以上のこのようなＴＦＴチャネル１２ａを具えることもできる 。従って、ＴＦＴ Ｔ１は絶縁ゲート部分１４ａの下にＴＦＴチャネルストライ プ１２ａを形成するインターディジタル構造の半導体膜パターンにより部分的に オーバラップされるインターディジタル構造のソース及びドレイン電極１１ｓ及 び１１ｄを有するものとすることができる。 他の形態（例えば図２及び図６のＴ１に対するレイアウト）では、スイッチン グＴＦＴ Ｔ１はＸ及びＹの両方向における僅かなミスアライメントに感応しな いトップゲートＴＦＴ幾何学構成を有し、この幾何学構成は、 （i）Ｘ方向に、２つの相互接続されたソース電極部分１１ｓ（例えばフィン ガ）間にドレイン電極１１ｄを具え、 (ii)これらの電極をＹ方向に半導体膜パターンが横切り、該半導体膜パターン が同一のレイアウトパターンの絶縁ゲート部分１４ａ（例えばストライプ）の下 にＴＦＴチャネル部分１２ａ（例えばストライプ）を形成し、 （iii）ドレイン及びソース部分（ストライプ）の遊端がチャネル／ゲート12a ,14aにより覆われる部分を越えて位置するものとする。 この有利なトップゲートＴＦＴ幾何学構成は２以上のこのようなドレイン電極 １１ｄ、３以上のこのようなソース電極部分１１ｓ、及び絶縁ゲート部分１４ａ の下の３以上のこのようなＴＦＴチャネル１２ａを具えることもできる。 図１〜図６に示す本発明の実施例はアクティブマトリクス液晶ディスプレイに 関するものであるが、本発明は、２−ＭＳ薄膜技術を用いて製造する際に、他の タイプの表示媒体を有するフラットパネルディスプレイ及び他の大面積マトリク スデバイス内の行導体と関連する寄生ＴＦＴを低減するのに適用することもでき る。これらの他の電子デバイスは、例えば大面積イメージセンサ又はタッチセン サ、又は薄膜データストア又はメモリデバイスとすることができる。このような デバイスは各セルが各別の列導体と各別のセル電極との間に接続されたスイッチ ングＴＦＴを有するセルマトリクスを具え、このようなデバイスではセル電極及 びセル構造の幾何形状及びタイプにより形成されるデバイスのタイプが決まる。 他の変更や変形が当業者に明らかである。これらの変更及び変形には、アクテ ィブマトリクス液晶ディスプレイ及び他の大面積電子デバイス、ＴＦＴ，キャパ シタ及び他の薄膜回路素子及び回路、及び他の半導体デバイスの設計及び製造に おいて既知の特徴であって、上述した特徴に代えて、又は加えて使用しうる他の 特徴が含まれる。特許請求の範囲は構成要件の組合せとして記載されているが、 本発明が解決すべき技術的問題の一部又は全部を解決する、しないかかわらず、 本明細書に開示された敷きな構成又は構成要素の組合せも本発明の範囲に含まれ るものである。

Claims (1)

1. 【特許請求の範囲】 １．行導体及び列導体を有するセルマトリクスを具え、各セルが各別の列導体と 各別のセルデバイスとの間に接続されたソース及びドレイン電極を有する薄膜 スイッチングトランジスタを具え、行導体が半導体膜パターン上の絶縁膜パタ ーン上に位置する導電膜パターンを具え、前記半導体膜パターンの部分が前記 スイッチングトランジスタのチャネル領域を与え、前記導電膜パターンの部分 が各別の行導体に接続された前記スイッチングトランジスタのゲート電極を与 え、且つ各セルが隣のセルの行導体と、該導体の絶縁膜パターン及び半導体膜 パターンの下に存在する下側導電膜部分とからなる蓄積キャパシタを有する電 子デバイスにおいて、行導体が前記下側導電膜部分と隣の列導体との間に寄生 薄膜トランジスタを形成し、これらの寄生トランジスタが前記半導体膜パター ンの部分により与えられるチャネル領域を有し、該チャネル領域がその幅より 大きい長さを有することを特徴とする電子デバイス。 ２．各行導体の寄生トランジスタのチャネル領域の幅は蓄積キャパシタの部分に おける行導体及び半導体膜パターンの幅より小さいことを特徴とする請求項１ 記載の電子デバイス。 ３．寄生トランジスタの部分における行導体のこの小さい幅が行導体が隣の列導 体と交差する部分でも維持されていることを特徴とする請求項２記載の電子デ バイス。 ４．各寄生トランジスタのチャネル領域の長さがその幅の２〜３倍であることを 特徴とする請求項１〜３の何れかに記載の電子デバイス。 ５．各セルのセル電極が蓄積キャパシタの下側導電膜部分とは別個の導電膜であ り、且つ前記下側導電膜部分の延長部に絶縁膜のバイアを経て電気的に接続さ れていることを特徴とする請求項１〜４の何れかに記載の電子デバイス。 ６．各セルのセル電極は隣のセルの行導体の下に位置して蓄積キャパシタを形成 する延長部を有することを特徴とする請求項１〜４の何れかに記載の電子デバ イス。 ７．スイッチングトランジスタが行及び列導体の傍に位置するとともに、行及び 列導体の横方向延長部を具えることを特徴とする請求項１〜６の何れかに記載 の電子デバイス。 ８．各スイッチングトランジスタがＸ及びＹ方向に次のレイアウト幾何学構成、 即ち （i）Ｘ方向に、各列導体からのフォーク状ソースフィンガ延長部間にドレ インフィンガを具え、 （ii）ソースフィンガ延長部が、トランジスタのチャネル領域及びゲート電 極を形成する各行導体からのフィンガ延長部とＹ方向に交差し、 （iii）ドレイン及びソースフィンガの遊端がトランジスタのチャネル領域 及びゲート電極により覆われる部分を越えて位置するレイアウト構成、 を有することを特徴とする請求項７記載の電子デバイス。 ９．各スイッチングトランジスタがＸ及びＹ方向に次のレイアウト幾何学構成、 即ち （i）Ｘ方向に、各列導体からのフォーク状ソースフィンガ延長部間にドレ インフィンガを具えるとともに、 （ii）行導体からＸ方向に延在し、トランジスタの平行絶縁ゲート電極部分 の下側に平行チャネル領域を形成するフォーク状フィンガパターンを具え、 （iii）ドレイン及びソースフィンガの長手方向側縁がそれぞれのゲート電 極部分と部分的にオーバラップするレイアウト構成、 を有することを特徴とする請求項７記載の電子デバイス。 10．フラットパネルディスプレイの形態をなし、セル電極がディスプレイマトリ クスの透明画素電極であることを特徴とする請求項１〜９の何れかに記載の電 子デバイス。